JP3495152B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JP3495152B2 JP3495152B2 JP22306195A JP22306195A JP3495152B2 JP 3495152 B2 JP3495152 B2 JP 3495152B2 JP 22306195 A JP22306195 A JP 22306195A JP 22306195 A JP22306195 A JP 22306195A JP 3495152 B2 JP3495152 B2 JP 3495152B2
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- Japan
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- signal
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- address signal
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は時分割動作する半
導体メモリに関し、特に動作周波数を向上させるデコー
ド系周辺回路に関する。
導体メモリに関し、特に動作周波数を向上させるデコー
ド系周辺回路に関する。
【０００２】
【従来の技術】半導体メモリにおいてデータの出し入れ
を高速化する一手段としてパイプライン方式がある。パ
イプライン方式はメモリアクセスを時分割動作させる手
法で、メモリアクセスを２から３段のパイプラインステ
ージに分割して、高い周波数でのデータ転送を実現す
る。
を高速化する一手段としてパイプライン方式がある。パ
イプライン方式はメモリアクセスを時分割動作させる手
法で、メモリアクセスを２から３段のパイプラインステ
ージに分割して、高い周波数でのデータ転送を実現す
る。
【０００３】図１６は外部クロックを用いた従来のアド
レス信号カウントアップのタイミングチャートである。
外部からクロックを取り込み内部でアドレス信号を生成
するタイプであり、外部クロックをここではリードイネ
ーブル信号／ＲＥ（信号ＲＥの反転信号あるいは立下が
りの信号）と呼ぶ。図は例として３ビットのアドレス信
号を示している。
レス信号カウントアップのタイミングチャートである。
外部からクロックを取り込み内部でアドレス信号を生成
するタイプであり、外部クロックをここではリードイネ
ーブル信号／ＲＥ（信号ＲＥの反転信号あるいは立下が
りの信号）と呼ぶ。図は例として３ビットのアドレス信
号を示している。
【０００４】図１７は図１６の信号が与えられる必要構
成部分を抜き出して示すカラム系デコード手段の回路図
である。カラムゲート105 はアドレスバッファ内に構成
されるアドレスレジスタ101 〜103 の出力に応じて動作
されるデコーダ104 を介して制御される。カラムゲート
105 の電流通路の一端はメモリセルのデータを保持して
おくデータレジスタ106 に、他端はデータの入出力端Ｉ
／Ｏに繋がる。
成部分を抜き出して示すカラム系デコード手段の回路図
である。カラムゲート105 はアドレスバッファ内に構成
されるアドレスレジスタ101 〜103 の出力に応じて動作
されるデコーダ104 を介して制御される。カラムゲート
105 の電流通路の一端はメモリセルのデータを保持して
おくデータレジスタ106 に、他端はデータの入出力端Ｉ
／Ｏに繋がる。
【０００５】図１６、図１７を参照しながら以下説明す
る。アドレスレジスタ101 〜103 の保持するアドレス信
号（Ａ2 ，Ａ1 ，Ａ0 ）は、信号／ＲＥの周期Ｔ1 中に
おいて、（Ａ2 ，Ａ1 ，Ａ0 ）を（０，０，０）から
（０，０，１）へとインクリメントする。（Ａ2 ，Ａ1
，Ａ0 ）はアドレスバッファが保持しているアドレス
信号であり、（Ａ2d，Ａ1d，Ａ0d）はデコーダの受ける
アドレス信号である。
る。アドレスレジスタ101 〜103 の保持するアドレス信
号（Ａ2 ，Ａ1 ，Ａ0 ）は、信号／ＲＥの周期Ｔ1 中に
おいて、（Ａ2 ，Ａ1 ，Ａ0 ）を（０，０，０）から
（０，０，１）へとインクリメントする。（Ａ2 ，Ａ1
，Ａ0 ）はアドレスバッファが保持しているアドレス
信号であり、（Ａ2d，Ａ1d，Ａ0d）はデコーダの受ける
アドレス信号である。
【０００６】すなわち、アドレスレジスタが保持するア
ドレス信号の変化に対し、デコーダ104 は信号／ＲＥの
立下がりでそのアドレス信号を受ける。つまり、実際の
アドレス信号出力は周期Ｔ2 に入ってからであり、この
周期Ｔ2 でアドレス信号（０，０，１）のセルの選択、
選択されたセルのデータをデータレジスタへラッチする
動作が行われ、周期Ｔ3 で図示しない出力バッファから
データ出力される。このように、アドレス信号のカウン
トアップを１周期先取りしてこれに要する時間を節約し
た構成となっている。これにより、アドレス信号に応じ
たメモリの読み出し動作が短い周期で可能になる。
ドレス信号の変化に対し、デコーダ104 は信号／ＲＥの
立下がりでそのアドレス信号を受ける。つまり、実際の
アドレス信号出力は周期Ｔ2 に入ってからであり、この
周期Ｔ2 でアドレス信号（０，０，１）のセルの選択、
選択されたセルのデータをデータレジスタへラッチする
動作が行われ、周期Ｔ3 で図示しない出力バッファから
データ出力される。このように、アドレス信号のカウン
トアップを１周期先取りしてこれに要する時間を節約し
た構成となっている。これにより、アドレス信号に応じ
たメモリの読み出し動作が短い周期で可能になる。
【０００７】上述したように、アドレス信号は実際に周
期Ｔ2 になってからデコーダへ向かって出力される。よ
って、アドレスバッファ（アドレスレジスタ）からデコ
ーダに至るまでの遅延時間ＤＴが周期Ｔ2 のサイクルに
加わることになる。すなわち、周期Ｔ2 では、指定され
たアドレス信号に対応したデコード動作を経てからデー
タレジスタ106 を介して対応するメモリセル内のアドレ
スにアクセスするといった実質的なメモリアクセス動作
が行われるのが現状である。
期Ｔ2 になってからデコーダへ向かって出力される。よ
って、アドレスバッファ（アドレスレジスタ）からデコ
ーダに至るまでの遅延時間ＤＴが周期Ｔ2 のサイクルに
加わることになる。すなわち、周期Ｔ2 では、指定され
たアドレス信号に対応したデコード動作を経てからデー
タレジスタ106 を介して対応するメモリセル内のアドレ
スにアクセスするといった実質的なメモリアクセス動作
が行われるのが現状である。
【０００８】よって、周期Ｔ2 はビット線やデータ線に
電位が伝達される等のアナログ動作領域を含む回路を動
作させ、メモリアクセス動作の中で最も時間のかかるク
リティカルパスを有する。従って周期Ｔ2 で実質的にメ
モリデバイスの動作周波数が律速される。このような周
期Ｔ2 に遅延時間ＤＴが含まれていることは、今後クロ
ックの周期を極力短くする等のさらなる動作高速化が極
めて困難になる。
電位が伝達される等のアナログ動作領域を含む回路を動
作させ、メモリアクセス動作の中で最も時間のかかるク
リティカルパスを有する。従って周期Ｔ2 で実質的にメ
モリデバイスの動作周波数が律速される。このような周
期Ｔ2 に遅延時間ＤＴが含まれていることは、今後クロ
ックの周期を極力短くする等のさらなる動作高速化が極
めて困難になる。
【０００９】また、メモリデバイスには、不良メモリセ
ル救済用のリダンダンシ回路を備えたデバイスがよく知
られている。リダンダンシ回路は不良メモリセルに対応
するアドレス信号が入力されたことを検知して該当の不
良メモリセルへのアクセスを中止し、これに代わるリダ
ンダンシセル（予備のメモリセル）の選択を行う回路で
ある。このリダンダンシ回路が上記のような同期型のメ
モリデバイスに設けられるとすれば、クリティカルパス
を持つ周期Ｔ2 のパイプラインステージで動作させるこ
とになる。リダンダンシ回路は不良メモリセルを指定す
るアドレス信号であるか否かの判定動作を含むから、ク
リティカルパスはさらに長くなり、最大動作周波数を向
上させる妨げになる。
ル救済用のリダンダンシ回路を備えたデバイスがよく知
られている。リダンダンシ回路は不良メモリセルに対応
するアドレス信号が入力されたことを検知して該当の不
良メモリセルへのアクセスを中止し、これに代わるリダ
ンダンシセル（予備のメモリセル）の選択を行う回路で
ある。このリダンダンシ回路が上記のような同期型のメ
モリデバイスに設けられるとすれば、クリティカルパス
を持つ周期Ｔ2 のパイプラインステージで動作させるこ
とになる。リダンダンシ回路は不良メモリセルを指定す
るアドレス信号であるか否かの判定動作を含むから、ク
リティカルパスはさらに長くなり、最大動作周波数を向
上させる妨げになる。
【００１０】
【発明が解決しようとする課題】従来では読み出し動作
の周期になってからデコーダに向かってアドレス信号を
出力している。このような構成ではアドレスバッファか
らデコーダに至るまでの遅延時間が、読み出し動作一連
のサイクル（クリティカルパス）に加わることになり、
動作マージンが損われる。さらに、リダンダンシ回路を
付加する場合もクリティカルパスに加わることになり、
メモリの最大周波数の向上を妨げ、メモリのさらなる動
作高速化ができない。
の周期になってからデコーダに向かってアドレス信号を
出力している。このような構成ではアドレスバッファか
らデコーダに至るまでの遅延時間が、読み出し動作一連
のサイクル（クリティカルパス）に加わることになり、
動作マージンが損われる。さらに、リダンダンシ回路を
付加する場合もクリティカルパスに加わることになり、
メモリの最大周波数の向上を妨げ、メモリのさらなる動
作高速化ができない。
【００１１】この発明は上記のような事情を考慮してな
されたものであり、その目的は、上記のような動作マー
ジンを損う遅延時間やリダンダンシ回路の動作時間がク
リティカルパスに影響しないようにカラム系デコード周
辺の回路を構成する半導体メモリを提供することにあ
る。
されたものであり、その目的は、上記のような動作マー
ジンを損う遅延時間やリダンダンシ回路の動作時間がク
リティカルパスに影響しないようにカラム系デコード周
辺の回路を構成する半導体メモリを提供することにあ
る。
【００１２】
【課題を解決するための手段】この発明の半導体メモリ
は、動作周期を規定するクロック信号のカウントアップ
動作周期の前半において、前記クロック信号により順次
カウントアップされるアドレス信号を発生し、前記カウ
ントアップ動作周期の後半において、前記アドレス信号
を出力するアドレス信号発生回路と、前記クロック信号
が供給され、このクロック信号に同期して前記カウント
アップ動作周期の次の周期において、予め前記アドレス
信号発生回路から伝達されているアドレス信号をデコー
ドし、データ線をアクセスするための信号を出力するデ
コーダと、前記デコーダの出力信号によりアクセスされ
る複数のメモリセルを有するメモリセルアレイとを具備
し、前記アドレス信号発生回路は、前の周期に発生され
たアドレス信号を前記デコーダがデコードしていると
き、次周期のためのアドレス信号を発生し前記デコーダ
に伝達することを特徴とする。
は、動作周期を規定するクロック信号のカウントアップ
動作周期の前半において、前記クロック信号により順次
カウントアップされるアドレス信号を発生し、前記カウ
ントアップ動作周期の後半において、前記アドレス信号
を出力するアドレス信号発生回路と、前記クロック信号
が供給され、このクロック信号に同期して前記カウント
アップ動作周期の次の周期において、予め前記アドレス
信号発生回路から伝達されているアドレス信号をデコー
ドし、データ線をアクセスするための信号を出力するデ
コーダと、前記デコーダの出力信号によりアクセスされ
る複数のメモリセルを有するメモリセルアレイとを具備
し、前記アドレス信号発生回路は、前の周期に発生され
たアドレス信号を前記デコーダがデコードしていると
き、次周期のためのアドレス信号を発生し前記デコーダ
に伝達することを特徴とする。
【００１３】
【００１４】この発明の構成によれば、動作マージンを
損うアドレス信号伝達遅延時間がメモリアクセス動作の
周期に加わらない。デコーダの選択動作のための信号と
アドレス信号を動かす信号を同期させているために、常
に正しいアドレスが選択される。また、リダンダンシ回
路を設ける場合、アドレス信号のリダンダンシ判定動作
は、メモリアクセス動作のパイプラインステージ以前の
パイプラインステージで行われるからクリティカルパス
を悪化させない。メモリの動作周期をさらに短くする、
半導体メモリの動作高速化が期待される。
損うアドレス信号伝達遅延時間がメモリアクセス動作の
周期に加わらない。デコーダの選択動作のための信号と
アドレス信号を動かす信号を同期させているために、常
に正しいアドレスが選択される。また、リダンダンシ回
路を設ける場合、アドレス信号のリダンダンシ判定動作
は、メモリアクセス動作のパイプラインステージ以前の
パイプラインステージで行われるからクリティカルパス
を悪化させない。メモリの動作周期をさらに短くする、
半導体メモリの動作高速化が期待される。
【００１５】
【発明の実施の形態】図１はこの発明の第１の実施形態
における半導体メモリに係るカラム系デコード手段の要
部の回路図である。３ビットのアドレス信号出力手段
は、前記読み出し信号／ＲＥの反転信号ＰＵＬにより制
御されるアドレスレジスタ101 ，102 ，103 により構成
されている。すなわち、アドレスレジスタ101 は前記信
号ＰＵＬの入力によりアドレス信号Ａ0 を出力する。ア
ドレスレジスタ102 はアドレス信号Ａ0 と信号ＰＵＬと
の２入力ＡＮＤゲート95の出力が供給されることにより
アドレス信号Ａ1 を出力する。アドレスレジスタ103 は
アドレス信号Ａ1 及びＡ2と信号ＰＵＬとの３入力ＡＮ
Ｄゲート96の出力が供給されることにより、アドレス信
号Ａ2 を出力する。
における半導体メモリに係るカラム系デコード手段の要
部の回路図である。３ビットのアドレス信号出力手段
は、前記読み出し信号／ＲＥの反転信号ＰＵＬにより制
御されるアドレスレジスタ101 ，102 ，103 により構成
されている。すなわち、アドレスレジスタ101 は前記信
号ＰＵＬの入力によりアドレス信号Ａ0 を出力する。ア
ドレスレジスタ102 はアドレス信号Ａ0 と信号ＰＵＬと
の２入力ＡＮＤゲート95の出力が供給されることにより
アドレス信号Ａ1 を出力する。アドレスレジスタ103 は
アドレス信号Ａ1 及びＡ2と信号ＰＵＬとの３入力ＡＮ
Ｄゲート96の出力が供給されることにより、アドレス信
号Ａ2 を出力する。
【００１６】アドレスレジスタ101 ，102 ，103 はそれ
ぞれ同様構成であり次のように構成される。入力される
信号ＩＮとインバータ81を介した反転信号／ＩＮでゲー
ト制御されるＣＭＯＳ型のトランスファーゲート83，8
4，85，86が直列接続されている。トランスファーゲー
ト83，86においては、ＰチャネルＭＯＳトランジスタが
信号／ＩＮによりゲート制御され、ＮチャネルＭＯＳト
ランジスタが信号ＩＮによりゲート制御されるように構
成されている。トランスファーゲート84，85において
は、ＮチャネルＭＯＳトランジスタが信号／ＩＮにより
ゲート制御され、ＰチャネルＭＯＳトランジスタが信号
ＩＮによりゲート制御されるように構成されている。ト
ランスファーゲート86はインバータ87に入力され、イン
バータ87の出力はトランスファーゲート83に入力され
る。
ぞれ同様構成であり次のように構成される。入力される
信号ＩＮとインバータ81を介した反転信号／ＩＮでゲー
ト制御されるＣＭＯＳ型のトランスファーゲート83，8
4，85，86が直列接続されている。トランスファーゲー
ト83，86においては、ＰチャネルＭＯＳトランジスタが
信号／ＩＮによりゲート制御され、ＮチャネルＭＯＳト
ランジスタが信号ＩＮによりゲート制御されるように構
成されている。トランスファーゲート84，85において
は、ＮチャネルＭＯＳトランジスタが信号／ＩＮにより
ゲート制御され、ＰチャネルＭＯＳトランジスタが信号
ＩＮによりゲート制御されるように構成されている。ト
ランスファーゲート86はインバータ87に入力され、イン
バータ87の出力はトランスファーゲート83に入力され
る。
【００１７】また、トランスファーゲート84の電流通路
に並列してインバータ88，89が直列接続されラッチ回路
を構成するようにし、トランスファーゲート86の電流通
路に並列してインバータ90，91が直列接続されラッチ回
路を構成するようにしている。インバータ88，90それぞ
れの入力ノードにはリセット用のトランジスタ92，93が
接続されトランジスタ92，93の両ゲートはリセット信号
ＲＳＥＴにより制御される。インバータ87の出力はイン
バータ94に入力されインバータ94の出力ＯＵＴがアドレ
ス信号出力となる。このような構成によれば、入力ＩＮ
がハイレベル（“Ｈ”）になった後、ロウレベル
（“Ｌ”）に下がると、出力ＯＵＴは反転する。すなわ
ち、アドレスレジスタ101 〜103 は信号ＰＵＬによりア
ドレス信号Ａ0，Ａ1 ，Ａ2 が切換わるバイナリカウン
タとなる。
に並列してインバータ88，89が直列接続されラッチ回路
を構成するようにし、トランスファーゲート86の電流通
路に並列してインバータ90，91が直列接続されラッチ回
路を構成するようにしている。インバータ88，90それぞ
れの入力ノードにはリセット用のトランジスタ92，93が
接続されトランジスタ92，93の両ゲートはリセット信号
ＲＳＥＴにより制御される。インバータ87の出力はイン
バータ94に入力されインバータ94の出力ＯＵＴがアドレ
ス信号出力となる。このような構成によれば、入力ＩＮ
がハイレベル（“Ｈ”）になった後、ロウレベル
（“Ｌ”）に下がると、出力ＯＵＴは反転する。すなわ
ち、アドレスレジスタ101 〜103 は信号ＰＵＬによりア
ドレス信号Ａ0，Ａ1 ，Ａ2 が切換わるバイナリカウン
タとなる。
【００１８】図２にこの発明の図１の構成によるアドレ
スカウントアップのタイミングチャートを示す。これは
従来例の図１６に対応している。信号ＰＵＬは上述のよ
うに読み出し信号／ＲＥに同期させている。これによ
り、信号／ＲＥが“Ｌ”の間にアドレスレジスタ内のア
ドレス（Ａ0 ，Ａ1 ，Ａ2 ）のカウントアップが済み、
信号／ＲＥが“Ｈ”になったところで次のアドレス，す
なわち、上記カウントアップしたアドレス（Ａ0 ，Ａ1
，Ａ2 ）に相当する（Ａ0d，Ａ1d，Ａ2d）が出力さ
れ、デコーダ104 （図１に示す）に伝達される。
スカウントアップのタイミングチャートを示す。これは
従来例の図１６に対応している。信号ＰＵＬは上述のよ
うに読み出し信号／ＲＥに同期させている。これによ
り、信号／ＲＥが“Ｌ”の間にアドレスレジスタ内のア
ドレス（Ａ0 ，Ａ1 ，Ａ2 ）のカウントアップが済み、
信号／ＲＥが“Ｈ”になったところで次のアドレス，す
なわち、上記カウントアップしたアドレス（Ａ0 ，Ａ1
，Ａ2 ）に相当する（Ａ0d，Ａ1d，Ａ2d）が出力さ
れ、デコーダ104 （図１に示す）に伝達される。
【００１９】さらに、デコーダ104 においてもアドレス
レジスタ101 〜103 を動作させるのと同じ信号ＰＵＬが
入力される。これにより、信号／ＲＥが“Ｌ”になった
時点でメモリセルアレイ107 内で選択されたセルのデー
タを保持しているデータレジスタ106 からカラムゲート
105 を介してデータがチップ内のＩ／Ｏバスに転送され
る。
レジスタ101 〜103 を動作させるのと同じ信号ＰＵＬが
入力される。これにより、信号／ＲＥが“Ｌ”になった
時点でメモリセルアレイ107 内で選択されたセルのデー
タを保持しているデータレジスタ106 からカラムゲート
105 を介してデータがチップ内のＩ／Ｏバスに転送され
る。
【００２０】上記構成によれば、データを読出す信号
（／ＲＥ）とアドレス信号を動かす信号（ＰＵＬ）を同
期させているために、常に正しいアドレスが選択され
る。また、図２を参照してわかるように、アドレスバッ
ファからデコーダに至るまでの遅延時間ＤＴを読み出し
動作に入る前のサイクル（周期Ｔ1 ）内でとるため、読
み出し動作の周期においてマージンが増えることにな
る。これにより、メモリの動作周期をさらに短くでき、
半導体メモリの動作高速化に寄与する。
（／ＲＥ）とアドレス信号を動かす信号（ＰＵＬ）を同
期させているために、常に正しいアドレスが選択され
る。また、図２を参照してわかるように、アドレスバッ
ファからデコーダに至るまでの遅延時間ＤＴを読み出し
動作に入る前のサイクル（周期Ｔ1 ）内でとるため、読
み出し動作の周期においてマージンが増えることにな
る。これにより、メモリの動作周期をさらに短くでき、
半導体メモリの動作高速化に寄与する。
【００２１】図３はこの発明の第２の実施形態であり、
リダンダンシ回路を備えたカラム系デコード手段の回路
図である。図１と同様の箇所には同一符号を付してい
る。メモリデバイスには、不良メモリセル救済用のリダ
ンダンシ回路を備えたデバイスがよく知られている。リ
ダンダンシ回路はリダンダンシアドレス判定回路111
と、この判定回路を動作制御する信号／ＰＲを、正しい
アドレス信号がこの判定回路に到達するまで所定時間遅
延させるための遅延回路112 と、判定回路の判定信号で
制御される予備のデコーダ104Rと、予備のデコーダによ
り選択される予備のメモリセル（リダンダンシセル）及
びそのリダンダンシセルのデータを保持するデータレジ
スタが配置されているリダンダンシメモリセルエリア10
7Rより構成される。
リダンダンシ回路を備えたカラム系デコード手段の回路
図である。図１と同様の箇所には同一符号を付してい
る。メモリデバイスには、不良メモリセル救済用のリダ
ンダンシ回路を備えたデバイスがよく知られている。リ
ダンダンシ回路はリダンダンシアドレス判定回路111
と、この判定回路を動作制御する信号／ＰＲを、正しい
アドレス信号がこの判定回路に到達するまで所定時間遅
延させるための遅延回路112 と、判定回路の判定信号で
制御される予備のデコーダ104Rと、予備のデコーダによ
り選択される予備のメモリセル（リダンダンシセル）及
びそのリダンダンシセルのデータを保持するデータレジ
スタが配置されているリダンダンシメモリセルエリア10
7Rより構成される。
【００２２】上記リダンダンシアドレス判定回路111 は
アドレス信号を検知し、リダンダンシ回路を選択するか
否か決定する回路である。この発明のカラム系デコード
手段を適用する場合、このリダンダンシアドレス判定回
路111 は従来の構成では正常に動作しないので変更する
必要がある。これについて、以下説明する。
アドレス信号を検知し、リダンダンシ回路を選択するか
否か決定する回路である。この発明のカラム系デコード
手段を適用する場合、このリダンダンシアドレス判定回
路111 は従来の構成では正常に動作しないので変更する
必要がある。これについて、以下説明する。
【００２３】図４はこの発明の前提となるリダンダンシ
アドレス判定回路の構成を示す回路図である。プリチャ
ージ信号／ＰＲによりノードＮ1 をハイレベルにするＰ
チャネルトランジスタ21、ノードＮ1 のレベルを出力Ｏ
ＵＴに導く直列接続のインバータ22，23、インバータ2
2，23の直列接続点にゲートが接続され、ノードＮ1 の
レベルをフィードバックするＰチャネルトランジスタ2
4、ゲートに所定のアドレス（ここでは、Ａ0 ，／Ａ0
，Ａ1 ，／Ａ1 ）が供給される並列接続のＮ型トラン
スファーゲート25〜28、このトランスファーゲート25〜
28の各ソースに一端が接続されたフューズ素子29〜32、
フューズ素子29〜32の他端と接地との間に信号／ＰＲに
よりゲート制御されるＮチャネルＭＯＳトランジスタ33
から構成されている。
アドレス判定回路の構成を示す回路図である。プリチャ
ージ信号／ＰＲによりノードＮ1 をハイレベルにするＰ
チャネルトランジスタ21、ノードＮ1 のレベルを出力Ｏ
ＵＴに導く直列接続のインバータ22，23、インバータ2
2，23の直列接続点にゲートが接続され、ノードＮ1 の
レベルをフィードバックするＰチャネルトランジスタ2
4、ゲートに所定のアドレス（ここでは、Ａ0 ，／Ａ0
，Ａ1 ，／Ａ1 ）が供給される並列接続のＮ型トラン
スファーゲート25〜28、このトランスファーゲート25〜
28の各ソースに一端が接続されたフューズ素子29〜32、
フューズ素子29〜32の他端と接地との間に信号／ＰＲに
よりゲート制御されるＮチャネルＭＯＳトランジスタ33
から構成されている。
【００２４】図５はアドレス信号入力に対する図４各部
の波形である。図４において、例えばアドレス（Ａ0 ，
Ａ1 ）＝（０，１）に不良があった場合はフューズ30と
31が切断される。いま、アドレス信号（Ａ0 ，Ａ1 ）＝
（０，１）が入力されることを考える。ノードＮ１は信
号／ＰＲによるトランジスタ21のオンによりハイレベル
にプリチャージされる。アドレス信号（Ａ0 ，Ａ1 ）＝
（０，１）が入力されると、オンできるトランジスタ2
6，27はフューズ（30，31）が切断されているため、信
号／ＰＲが“Ｈ”に戻ってもノードＮ1 はハイレベルの
ままである。これによりトランジスタ24のオンを伴い、
出力ＯＵＴはハイレベル（“Ｈ”）となる。この“Ｈ”
信号を用い、通常のデコーダを非選択にし、予備のデコ
ーダを選択する。これにより、不良セルに換え、正常に
動作するリダンダンシセルを選ぶことができる。
の波形である。図４において、例えばアドレス（Ａ0 ，
Ａ1 ）＝（０，１）に不良があった場合はフューズ30と
31が切断される。いま、アドレス信号（Ａ0 ，Ａ1 ）＝
（０，１）が入力されることを考える。ノードＮ１は信
号／ＰＲによるトランジスタ21のオンによりハイレベル
にプリチャージされる。アドレス信号（Ａ0 ，Ａ1 ）＝
（０，１）が入力されると、オンできるトランジスタ2
6，27はフューズ（30，31）が切断されているため、信
号／ＰＲが“Ｈ”に戻ってもノードＮ1 はハイレベルの
ままである。これによりトランジスタ24のオンを伴い、
出力ＯＵＴはハイレベル（“Ｈ”）となる。この“Ｈ”
信号を用い、通常のデコーダを非選択にし、予備のデコ
ーダを選択する。これにより、不良セルに換え、正常に
動作するリダンダンシセルを選ぶことができる。
【００２５】上記以外のアドレス信号が入力されるとき
は、信号／ＰＲの“Ｌ”（プリチャージ）から“Ｈ”の
変化で、トランスファゲート（25〜28）とフューズ素子
（29〜32）の接地への直流パスが構成される。よって、
ノードＮ1 は放電し、出力ＯＵＴはロウレベル
（“Ｌ”）となる。この“Ｌ”信号により、予備のデコ
ーダを非選択にし、通常のデコーダを選択するようにし
ている。因みに不良セルが全くないときはフューズ素子
を切らずにおけばよく、この場合、いずれのアドレス信
号が入力されても出力ＯＵＴは“Ｌ”となる。
は、信号／ＰＲの“Ｌ”（プリチャージ）から“Ｈ”の
変化で、トランスファゲート（25〜28）とフューズ素子
（29〜32）の接地への直流パスが構成される。よって、
ノードＮ1 は放電し、出力ＯＵＴはロウレベル
（“Ｌ”）となる。この“Ｌ”信号により、予備のデコ
ーダを非選択にし、通常のデコーダを選択するようにし
ている。因みに不良セルが全くないときはフューズ素子
を切らずにおけばよく、この場合、いずれのアドレス信
号が入力されても出力ＯＵＴは“Ｌ”となる。
【００２６】図４の構成は前記図１６の読み出し信号／
ＲＥの立下がりから立ち上がりまでの期間をプリチャー
ジ信号／ＰＲに同期させて用いる。つまり、前記図１６
のようにメモリの１動作周期（Ｔ2 ）中にアドレス信号
選択、セル選択を行うメモリ動作サイクルの場合は何等
動作の障害とはならない。
ＲＥの立下がりから立ち上がりまでの期間をプリチャー
ジ信号／ＰＲに同期させて用いる。つまり、前記図１６
のようにメモリの１動作周期（Ｔ2 ）中にアドレス信号
選択、セル選択を行うメモリ動作サイクルの場合は何等
動作の障害とはならない。
【００２７】しかし、この発明では図２に示されるよう
に、高速化のためメモリの２動作周期にまたがり、周期
Ｔn でアドレス信号ｎのアドレス信号出力を行い、周期
Ｔn+1 でアドレス信号ｎに対応するのセルのデータ選択
を行うタイミングである。さらに、図６のタイミングチ
ャートに詳述するように、リダンダンシアドレス判定回
路におけるアドレス信号ｎのプリチャージのタイミング
とアドレス信号ｎ−１のセル選択のタイミングを同時に
行おうとする場合、図４の構成ではプリチャージのタイ
ミングでリダンダンシ回路の選択、非選択の判断が不可
能となる。
に、高速化のためメモリの２動作周期にまたがり、周期
Ｔn でアドレス信号ｎのアドレス信号出力を行い、周期
Ｔn+1 でアドレス信号ｎに対応するのセルのデータ選択
を行うタイミングである。さらに、図６のタイミングチ
ャートに詳述するように、リダンダンシアドレス判定回
路におけるアドレス信号ｎのプリチャージのタイミング
とアドレス信号ｎ−１のセル選択のタイミングを同時に
行おうとする場合、図４の構成ではプリチャージのタイ
ミングでリダンダンシ回路の選択、非選択の判断が不可
能となる。
【００２８】図７はこの発明の半導体メモリに係る図３
中のリダンダンシアドレス判定回路111 の具体的な回路
図である。プリチャージ信号／ＰＲによりノードＮ1 を
ハイレベルにするＰチャネルトランジスタ21、リダンダ
ンシアドレス信号を決めるトランスファーゲート25〜2
8、フューズ素子29〜32、フューズ素子29〜32と接地間
に設けられ、信号／ＰＲによりゲート制御されるＮチャ
ネルＭＯＳトランジスタ33は前記図４と同様構成とす
る。ノードＮ1 が信号／ＰＲ及びインバータ35による／
ＰＲの反転信号ＰＲでゲート制御されるＣＭＯＳ型のト
ランスファーゲート36，37を直列に介し出力ＯＵＴに接
続されると共に、トランスファーゲート36と37の接続点
と出力ＯＵＴとの間には直列接続のインバータ38，39が
接続されラッチ回路を構成するようになっている。トラ
ンスファーゲート36においては、ＮチャネルＭＯＳトラ
ンジスタが信号／ＰＲによりゲート制御され、Ｐチャネ
ルＭＯＳトランジスタが信号ＰＲによりゲート制御され
るように構成され、トランスファーゲート37において
は、ＰチャネルＭＯＳトランジスタが信号／ＰＲにより
ゲート制御され、ＮチャネルＭＯＳトランジスタが信号
ＰＲによりゲート制御されるように構成されている。
中のリダンダンシアドレス判定回路111 の具体的な回路
図である。プリチャージ信号／ＰＲによりノードＮ1 を
ハイレベルにするＰチャネルトランジスタ21、リダンダ
ンシアドレス信号を決めるトランスファーゲート25〜2
8、フューズ素子29〜32、フューズ素子29〜32と接地間
に設けられ、信号／ＰＲによりゲート制御されるＮチャ
ネルＭＯＳトランジスタ33は前記図４と同様構成とす
る。ノードＮ1 が信号／ＰＲ及びインバータ35による／
ＰＲの反転信号ＰＲでゲート制御されるＣＭＯＳ型のト
ランスファーゲート36，37を直列に介し出力ＯＵＴに接
続されると共に、トランスファーゲート36と37の接続点
と出力ＯＵＴとの間には直列接続のインバータ38，39が
接続されラッチ回路を構成するようになっている。トラ
ンスファーゲート36においては、ＮチャネルＭＯＳトラ
ンジスタが信号／ＰＲによりゲート制御され、Ｐチャネ
ルＭＯＳトランジスタが信号ＰＲによりゲート制御され
るように構成され、トランスファーゲート37において
は、ＰチャネルＭＯＳトランジスタが信号／ＰＲにより
ゲート制御され、ＮチャネルＭＯＳトランジスタが信号
ＰＲによりゲート制御されるように構成されている。
【００２９】図７の回路動作を説明する。信号／ＰＲが
ロウレベルになると、ノードＮ1 は電源電位までプリチ
ャージされる。このとき出力ＯＵＴはトランスファゲー
ト36のオフによりノードＮ1 と切り離される。一方、ト
ランスファゲート37のオンによりラッチ回路が作用し、
前のサイクルで得たリダンダンシアドレス信号判定のデ
ータが出力ＯＵＴに保たれる。その後、信号／ＰＲがハ
イレベルになると、ノードＮ1 は電源と切り離され、図
４の構成と同様に予備のデコーダ非選択の場合、ノード
Ｎ1 は接地レベルに放電され、予備のデコーダ選択の場
合、ノードＮ1はハイレベルを維持し、このレベルが出
力ＯＵＴに伝達される。
ロウレベルになると、ノードＮ1 は電源電位までプリチ
ャージされる。このとき出力ＯＵＴはトランスファゲー
ト36のオフによりノードＮ1 と切り離される。一方、ト
ランスファゲート37のオンによりラッチ回路が作用し、
前のサイクルで得たリダンダンシアドレス信号判定のデ
ータが出力ＯＵＴに保たれる。その後、信号／ＰＲがハ
イレベルになると、ノードＮ1 は電源と切り離され、図
４の構成と同様に予備のデコーダ非選択の場合、ノード
Ｎ1 は接地レベルに放電され、予備のデコーダ選択の場
合、ノードＮ1はハイレベルを維持し、このレベルが出
力ＯＵＴに伝達される。
【００３０】上記構成のリダンダンシアドレス判定回路
111 の出力と、デコーダ104 及び予備のデコーダ104Rと
の接続は図示しないが、例えば次のような構成が考えら
れる。通常及び予備の各デコーダを構成するＡＮＤゲー
トに制御入力を追加する。例えば、図１のデコーダ104
に示されるような４入力のＡＮＤゲートを５入力にす
る。この新たな制御入力をここではＳ５とする。そし
て、信号ＰＵＬを一方入力とするＡＮＤゲートを設け
る。このＡＮＤゲートの他方入力はリダンダンシアドレ
ス判定回路111 の出力ＯＵＴとする。このＡＮＤゲート
の出力を予備のデコーダ104Rの制御入力Ｓ５とし、この
ＡＮＤゲートの出力を反転させた出力をデコーダ104 の
制御入力Ｓ５とする。
111 の出力と、デコーダ104 及び予備のデコーダ104Rと
の接続は図示しないが、例えば次のような構成が考えら
れる。通常及び予備の各デコーダを構成するＡＮＤゲー
トに制御入力を追加する。例えば、図１のデコーダ104
に示されるような４入力のＡＮＤゲートを５入力にす
る。この新たな制御入力をここではＳ５とする。そし
て、信号ＰＵＬを一方入力とするＡＮＤゲートを設け
る。このＡＮＤゲートの他方入力はリダンダンシアドレ
ス判定回路111 の出力ＯＵＴとする。このＡＮＤゲート
の出力を予備のデコーダ104Rの制御入力Ｓ５とし、この
ＡＮＤゲートの出力を反転させた出力をデコーダ104 の
制御入力Ｓ５とする。
【００３１】上記構成によれば、リダンダンシアドレス
判定回路のプリチャージ中にもセルの選択動作が進行す
る。よって、セル選択の前の周期でリダンダンシアドレ
ス信号判定の信号を出力することができるので、この発
明を適用するカラム系デコード手段の回路に組み込むこ
とができ、もってメモリ動作を高速化することができ
る。
判定回路のプリチャージ中にもセルの選択動作が進行す
る。よって、セル選択の前の周期でリダンダンシアドレ
ス信号判定の信号を出力することができるので、この発
明を適用するカラム系デコード手段の回路に組み込むこ
とができ、もってメモリ動作を高速化することができ
る。
【００３２】図７のリダンダンシアドレス判定回路は信
号／ＰＲにより駆動制御されるが、信号／ＰＲの到達時
以前に正しいアドレス信号が確定していないと誤動作す
る恐れがある。そのために図３に示されるように遅延回
路112 が設けられているが、遅延時間が長すぎると、そ
の後のデコーダによるセルの選択動作においてマージン
が減り、メモリ動作周期の高速化を妨げる。従って、図
３における遅延回路は最適な遅延時間を持たせる必要が
ある。
号／ＰＲにより駆動制御されるが、信号／ＰＲの到達時
以前に正しいアドレス信号が確定していないと誤動作す
る恐れがある。そのために図３に示されるように遅延回
路112 が設けられているが、遅延時間が長すぎると、そ
の後のデコーダによるセルの選択動作においてマージン
が減り、メモリ動作周期の高速化を妨げる。従って、図
３における遅延回路は最適な遅延時間を持たせる必要が
ある。
【００３３】図８はこの発明の半導体メモリに係る図３
中の遅延回路112 の具体的な回路図である。例えばアド
レス信号レジスタ102 と同様の素子構成であり、アドレ
ス信号レジスタと同等の遅延時間を得るようにしてい
る。すなわち、信号ＰＵＬとハイレベルの２入力ＮＡＮ
Ｄゲート61、インバータ62を直列に介したノードの信号
Ｓ1 及びインバータ63によるＳ1 の反転信号／Ｓ1 でゲ
ート制御されるＣＭＯＳ型のトランスファーゲート64，
65，66，67を直列に介してインバータ68の入力に接続さ
れている。トランスファーゲート64，65においては、Ｐ
チャネルＭＯＳトランジスタが信号Ｓ1 によりゲート制
御され、ＮチャネルＭＯＳトランジスタが信号／Ｓ1 に
よりゲート制御されるように構成されている。トランス
ファーゲート66，67においては、ＮチャネルＭＯＳトラ
ンジスタが信号Ｓ1 によりゲート制御され、Ｐチャネル
ＭＯＳトランジスタが信号／Ｓ1 によりゲート制御され
るように構成されている。トランスファーゲート64の電
流通路に並列してインバータ69，70が直列接続されてい
る。インバータ69の入力と接地との間にはゲート，ソー
ス間が接続されたＮチャネルＭＯＳトランジスタ71の電
流通路が接続されている。トランスファーゲート65と66
の接続点と、トランスファーゲート67とインバータ68の
接続点との間にはインバータ72，73が直列接続されてい
る。インバータ72の入力と接地との間にはゲート，ソー
ス間が接続されたＮチャネルＭＯＳトランジスタ74の電
流通路が接続されている。また、インバータ68の出力に
はインバータ75の入力が接続されている。インバータ68
と75の接続点には動作不能のトランジスタ接続部76が設
けられている。インバータ75の出力は遅延回路の出力Ｏ
ＵＴとなるが、その途中にデコーダの容量と同等の容量
77が付加される。
中の遅延回路112 の具体的な回路図である。例えばアド
レス信号レジスタ102 と同様の素子構成であり、アドレ
ス信号レジスタと同等の遅延時間を得るようにしてい
る。すなわち、信号ＰＵＬとハイレベルの２入力ＮＡＮ
Ｄゲート61、インバータ62を直列に介したノードの信号
Ｓ1 及びインバータ63によるＳ1 の反転信号／Ｓ1 でゲ
ート制御されるＣＭＯＳ型のトランスファーゲート64，
65，66，67を直列に介してインバータ68の入力に接続さ
れている。トランスファーゲート64，65においては、Ｐ
チャネルＭＯＳトランジスタが信号Ｓ1 によりゲート制
御され、ＮチャネルＭＯＳトランジスタが信号／Ｓ1 に
よりゲート制御されるように構成されている。トランス
ファーゲート66，67においては、ＮチャネルＭＯＳトラ
ンジスタが信号Ｓ1 によりゲート制御され、Ｐチャネル
ＭＯＳトランジスタが信号／Ｓ1 によりゲート制御され
るように構成されている。トランスファーゲート64の電
流通路に並列してインバータ69，70が直列接続されてい
る。インバータ69の入力と接地との間にはゲート，ソー
ス間が接続されたＮチャネルＭＯＳトランジスタ71の電
流通路が接続されている。トランスファーゲート65と66
の接続点と、トランスファーゲート67とインバータ68の
接続点との間にはインバータ72，73が直列接続されてい
る。インバータ72の入力と接地との間にはゲート，ソー
ス間が接続されたＮチャネルＭＯＳトランジスタ74の電
流通路が接続されている。また、インバータ68の出力に
はインバータ75の入力が接続されている。インバータ68
と75の接続点には動作不能のトランジスタ接続部76が設
けられている。インバータ75の出力は遅延回路の出力Ｏ
ＵＴとなるが、その途中にデコーダの容量と同等の容量
77が付加される。
【００３４】上記構成によれば、入力信号ＰＵＬがロウ
レベルに下がると、出力ＯＵＴはアドレス信号の伝達速
度と同等の遅延時間で立ち上がる。すなわち、アドレス
信号と同等の寄生負荷を経る信号でリダンダンシアドレ
ス判定回路を駆動することができる。さらに、この遅延
回路のチップ内レイアウトに注意すると、例えば図９の
ようにすればよい。すなわち、遅延回路112 のブロック
112Bはチップ115 中でアドレス信号レジスタ（101 〜10
3 ）のブロック100Bの隣で、リダンダンシアドレス判定
回路111 のブロック111Bから最も距離をおいて配置す
る。これにより、アドレス信号が配線を通ることによっ
て与えられる信号遅延を遅延回路の持つ遅延時間に含ま
せることができる。
レベルに下がると、出力ＯＵＴはアドレス信号の伝達速
度と同等の遅延時間で立ち上がる。すなわち、アドレス
信号と同等の寄生負荷を経る信号でリダンダンシアドレ
ス判定回路を駆動することができる。さらに、この遅延
回路のチップ内レイアウトに注意すると、例えば図９の
ようにすればよい。すなわち、遅延回路112 のブロック
112Bはチップ115 中でアドレス信号レジスタ（101 〜10
3 ）のブロック100Bの隣で、リダンダンシアドレス判定
回路111 のブロック111Bから最も距離をおいて配置す
る。これにより、アドレス信号が配線を通ることによっ
て与えられる信号遅延を遅延回路の持つ遅延時間に含ま
せることができる。
【００３５】従って、遅延回路112 からリダンダンシア
ドレス判定回路111 へ駆動信号（プリチャージ信号／Ｐ
Ｒ）が供給されたときは必ずアドレス信号は確定してい
る。また、この遅延回路112 は温度、トランジスタのし
きい値電圧、電源電圧等が変動してもアドレス信号の遅
延と同じだけの遅延を得ることになるので、遅延時間設
定に余分なマージンを取る必要がなく、この発明の半導
体メモリの高速動作実現に寄与する。
ドレス判定回路111 へ駆動信号（プリチャージ信号／Ｐ
Ｒ）が供給されたときは必ずアドレス信号は確定してい
る。また、この遅延回路112 は温度、トランジスタのし
きい値電圧、電源電圧等が変動してもアドレス信号の遅
延と同じだけの遅延を得ることになるので、遅延時間設
定に余分なマージンを取る必要がなく、この発明の半導
体メモリの高速動作実現に寄与する。
【００３６】リダンダンシアドレス判定回路111 への駆
動信号（プリチャージ信号）について、さらに配慮する
点をあげる。図７において、リダンダンシ選択用のアド
レス信号が与えられても、プリチャージ信号／ＰＲのハ
イレベル期間（放電期間）が必要以上に長いと、トラン
ジスタ25〜28のジャンクションリーク等により、放電し
ないはずのノードＮ1 の電位が下がってしまう。これは
プリチャージ信号／ＰＲの周期、すなわち図２の読み出
し信号／ＲＥの周期が必要以上に長く設定された場合に
起こり、リダンダンシ回路選択、非選択の正しい判断が
できなくなる。
動信号（プリチャージ信号）について、さらに配慮する
点をあげる。図７において、リダンダンシ選択用のアド
レス信号が与えられても、プリチャージ信号／ＰＲのハ
イレベル期間（放電期間）が必要以上に長いと、トラン
ジスタ25〜28のジャンクションリーク等により、放電し
ないはずのノードＮ1 の電位が下がってしまう。これは
プリチャージ信号／ＰＲの周期、すなわち図２の読み出
し信号／ＲＥの周期が必要以上に長く設定された場合に
起こり、リダンダンシ回路選択、非選択の正しい判断が
できなくなる。
【００３７】このような危惧を解消するために図１０の
信号制御回路を提供する。入力ＩＮと入力ＩＮより直列
５段のインバータ41〜45を介した信号とを２入力とする
ＮＡＮＤゲート46の出力をインバータ47に入力しインバ
ータ47の出力をＯＵＴとする。信号遅延用として、イン
バータ42と43の接続点と接地との間にはキャパシタ48、
インバータ43と44の接続点と接地との間にはキャパシタ
49が設けられている。さらに、ノードリセット用とし
て、インバータ42と43の接続点と接地との間にＮチャネ
ルＭＯＳトランジスタ51、インバータ44と45の接続点と
接地との間にＮチャネルＭＯＳトランジスタ52、インバ
ータ43と44の接続点と電源との間にＰチャネルＭＯＳト
ランジスタ53、インバータ45とＮＡＮＤゲート46の接続
点と電源との間にＰチャネルＭＯＳトランジスタ54が設
けられている。上記トランジスタ51，52は入力ＩＮから
インバータ55を介してゲート制御される。上記トランジ
スタ53，54は入力ＩＮからインバータ55，56を直列に介
してゲート制御される。
信号制御回路を提供する。入力ＩＮと入力ＩＮより直列
５段のインバータ41〜45を介した信号とを２入力とする
ＮＡＮＤゲート46の出力をインバータ47に入力しインバ
ータ47の出力をＯＵＴとする。信号遅延用として、イン
バータ42と43の接続点と接地との間にはキャパシタ48、
インバータ43と44の接続点と接地との間にはキャパシタ
49が設けられている。さらに、ノードリセット用とし
て、インバータ42と43の接続点と接地との間にＮチャネ
ルＭＯＳトランジスタ51、インバータ44と45の接続点と
接地との間にＮチャネルＭＯＳトランジスタ52、インバ
ータ43と44の接続点と電源との間にＰチャネルＭＯＳト
ランジスタ53、インバータ45とＮＡＮＤゲート46の接続
点と電源との間にＰチャネルＭＯＳトランジスタ54が設
けられている。上記トランジスタ51，52は入力ＩＮから
インバータ55を介してゲート制御される。上記トランジ
スタ53，54は入力ＩＮからインバータ55，56を直列に介
してゲート制御される。
【００３８】図１１は図１０の回路動作を示すタイミン
グチャートである。同図（ａ）に示すように、信号ＩＮ
の立ち上がり時はＮＡＮＤゲート46の２入力は共に
“Ｈ”になり、出力ＯＵＴは“Ｈ”。信号ＩＮの周期が
短い場合、直列５段のインバータ41〜45の出力ノード57
は、入力の変化が伝わらず、信号ＩＮの“Ｌ”時のトラ
ンジスタ51〜54の作用によって“Ｈ”に固定される。
グチャートである。同図（ａ）に示すように、信号ＩＮ
の立ち上がり時はＮＡＮＤゲート46の２入力は共に
“Ｈ”になり、出力ＯＵＴは“Ｈ”。信号ＩＮの周期が
短い場合、直列５段のインバータ41〜45の出力ノード57
は、入力の変化が伝わらず、信号ＩＮの“Ｌ”時のトラ
ンジスタ51〜54の作用によって“Ｈ”に固定される。
【００３９】一方、同図（ｂ）に示すように信号ＩＮの
周期が長い場合、信号ＩＮの“Ｈ”の期間が長くなるの
で、直列５段のインバータ41〜45の出力ノード57に
“Ｌ”が伝達される。このとき、出力ＯＵＴは“Ｌ”に
なる。やがてＮＡＮＤゲート46の２入力は共に“Ｌ”、
このときも出力ＯＵＴは“Ｌ”が続く。
周期が長い場合、信号ＩＮの“Ｈ”の期間が長くなるの
で、直列５段のインバータ41〜45の出力ノード57に
“Ｌ”が伝達される。このとき、出力ＯＵＴは“Ｌ”に
なる。やがてＮＡＮＤゲート46の２入力は共に“Ｌ”、
このときも出力ＯＵＴは“Ｌ”が続く。
【００４０】図１２はこの発明の第３の実施形態であ
り、上記図１０の回路を図３の構成に追加した回路図で
ある。遅延回路からリダンダンシアドレス判定回路に至
る経路に図１０のような信号制御回路を設けることによ
って、信号周期に関係なく一定時間内のディスチャージ
期間をリダンダンシアドレス判定回路に与えることがで
きる。これにより、リダンダンシアドレス判定回路にお
いてアドレス信号判定が正しく行える。なお、図１０の
ような信号制御回路をリダンダンシアドレス判定回路内
に組み込んでもよい。図７、図８や図１０の構成はパイ
プライン方式のメモリ動作の適用に限らず、別のメモリ
動作にも適用でき、動作マージンを損なわない回路構成
を提供することができる。
り、上記図１０の回路を図３の構成に追加した回路図で
ある。遅延回路からリダンダンシアドレス判定回路に至
る経路に図１０のような信号制御回路を設けることによ
って、信号周期に関係なく一定時間内のディスチャージ
期間をリダンダンシアドレス判定回路に与えることがで
きる。これにより、リダンダンシアドレス判定回路にお
いてアドレス信号判定が正しく行える。なお、図１０の
ような信号制御回路をリダンダンシアドレス判定回路内
に組み込んでもよい。図７、図８や図１０の構成はパイ
プライン方式のメモリ動作の適用に限らず、別のメモリ
動作にも適用でき、動作マージンを損なわない回路構成
を提供することができる。
【００４１】図１３はこの発明の第４の実施形態におけ
る半導体メモリに係るカラム系デコード手段の要部の回
路ブロック図であり、クロック信号に同期して外部から
アドレス信号を取り込むタイプのメモリデバイスにこの
発明の図６の特徴的メモリアクセス構成を適用したもの
である。リダンダンシ回路におけるリダンダンシアドレ
スの判定回路211 の動作は、メモリセルＭＣ（図示しな
いがリダンダンシセルも含む）へのアクセスのためにデ
コーダが動作するパイプラインステージ以前のパイプラ
インステージで行われるように、デコーダ204 （204R）
とリダンダンシアドレス判定回路211 の間にラッチ（Ｆ
／Ｆ）212 が設けられている。
る半導体メモリに係るカラム系デコード手段の要部の回
路ブロック図であり、クロック信号に同期して外部から
アドレス信号を取り込むタイプのメモリデバイスにこの
発明の図６の特徴的メモリアクセス構成を適用したもの
である。リダンダンシ回路におけるリダンダンシアドレ
スの判定回路211 の動作は、メモリセルＭＣ（図示しな
いがリダンダンシセルも含む）へのアクセスのためにデ
コーダが動作するパイプラインステージ以前のパイプラ
インステージで行われるように、デコーダ204 （204R）
とリダンダンシアドレス判定回路211 の間にラッチ（Ｆ
／Ｆ）212 が設けられている。
【００４２】図１４は図１３内のリダンダンシアドレス
判定回路とラッチ（Ｆ／Ｆ）の構成を示す回路例であ
る。リダンダンシアドレス判定の回路動作は上記図７と
同様である。すなわち、プログラムフューズはリダンダ
ンシアドレスに対応するアドレス信号（Ｘ0 〜Ｘ5 及び
これらの反転信号／Ｘ0 〜／Ｘ5 ）が入力されると、信
号／ＣＥによるＰチャネルＭＯＳトランジスタ121 のオ
ンで供給されるプリチャージ電位を保つように設定され
ている。これにより、リダンダンシアドレスに対応する
アドレス信号が入力された場合は信号ＳＰＨＩＴは
“Ｈ”レベル、リダンダンシアドレス以外は信号ＳＰＨ
ＩＴは“Ｌ”レベルとなる。
判定回路とラッチ（Ｆ／Ｆ）の構成を示す回路例であ
る。リダンダンシアドレス判定の回路動作は上記図７と
同様である。すなわち、プログラムフューズはリダンダ
ンシアドレスに対応するアドレス信号（Ｘ0 〜Ｘ5 及び
これらの反転信号／Ｘ0 〜／Ｘ5 ）が入力されると、信
号／ＣＥによるＰチャネルＭＯＳトランジスタ121 のオ
ンで供給されるプリチャージ電位を保つように設定され
ている。これにより、リダンダンシアドレスに対応する
アドレス信号が入力された場合は信号ＳＰＨＩＴは
“Ｈ”レベル、リダンダンシアドレス以外は信号ＳＰＨ
ＩＴは“Ｌ”レベルとなる。
【００４３】信号ＳＰＨＩＴはクロックＣＫの立上りに
同期してラッチ（Ｆ／Ｆ）212 に取り込まれる。このラ
ッチ動作はトランスファーゲート126 の導通による。こ
のラッチ動作と共に、このラッチ（Ｆ／Ｆ）ではトラン
スファーゲート131 の導通により、ひとつ前の周期のク
ロックＣＫでラッチされていた信号ＳＰＨＩＴを信号Ｃ
ＳＬＳＰとして出力維持する。次のクロックＣＫの立下
がりに同期してラッチ（Ｆ／Ｆ）のトランスファーゲー
ト127 ，130 が導通し、今回の周期で取り込んでいた信
号ＳＰＨＩＴが信号ＣＳＬＳＰとして新しく更新され出
力される。
同期してラッチ（Ｆ／Ｆ）212 に取り込まれる。このラ
ッチ動作はトランスファーゲート126 の導通による。こ
のラッチ動作と共に、このラッチ（Ｆ／Ｆ）ではトラン
スファーゲート131 の導通により、ひとつ前の周期のク
ロックＣＫでラッチされていた信号ＳＰＨＩＴを信号Ｃ
ＳＬＳＰとして出力維持する。次のクロックＣＫの立下
がりに同期してラッチ（Ｆ／Ｆ）のトランスファーゲー
ト127 ，130 が導通し、今回の周期で取り込んでいた信
号ＳＰＨＩＴが信号ＣＳＬＳＰとして新しく更新され出
力される。
【００４４】図１３の回路中に示されているラッチ（Ｆ
／Ｆ）213 〜217 は図１４に示したラッチ（Ｆ／Ｆ）21
2 の回路構成と同様である。すなわち、ラッチ（Ｆ／
Ｆ）はクロックＣＫの立上りに同期して信号を取り込み
ラッチすると共に、ひとつ前の周期のクロックＣＫでラ
ッチされていた信号を出力維持し、次のクロックＣＫの
立下がりに同期して今回の周期で取り込んでいた信号を
新しく更新出力する。
／Ｆ）213 〜217 は図１４に示したラッチ（Ｆ／Ｆ）21
2 の回路構成と同様である。すなわち、ラッチ（Ｆ／
Ｆ）はクロックＣＫの立上りに同期して信号を取り込み
ラッチすると共に、ひとつ前の周期のクロックＣＫでラ
ッチされていた信号を出力維持し、次のクロックＣＫの
立下がりに同期して今回の周期で取り込んでいた信号を
新しく更新出力する。
【００４５】図１３の回路動作を図１５の波形図を参照
して説明する。ここで、読み出したいセルデータに対応
するカラムアドレスが入力される以前に、ロウデコーダ
２０１によりロウ線ＲＬが決定され、センスアンプ／ラ
ッチ回路２０８ 内の各センスアンプ（Ｓ／Ａ）でセル
データがセンス増幅されているものとする。
して説明する。ここで、読み出したいセルデータに対応
するカラムアドレスが入力される以前に、ロウデコーダ
２０１によりロウ線ＲＬが決定され、センスアンプ／ラ
ッチ回路２０８ 内の各センスアンプ（Ｓ／Ａ）でセル
データがセンス増幅されているものとする。
【００４６】周期Ｔ1 において、クロックＣＫの立上り
でカラムのアドレス信号ＡＣの（Ｃ）がＦ／Ｆ 213によ
り取り込まれ、クロックＣＫの立下がりでＦ／Ｆ 213の
出力はアドレス信号（Ｂ）から（Ｃ）に更新される。こ
こでは、このアドレス信号（Ｃ）は不良のメモリセルが
存在するカラムのアドレスである。
でカラムのアドレス信号ＡＣの（Ｃ）がＦ／Ｆ 213によ
り取り込まれ、クロックＣＫの立下がりでＦ／Ｆ 213の
出力はアドレス信号（Ｂ）から（Ｃ）に更新される。こ
こでは、このアドレス信号（Ｃ）は不良のメモリセルが
存在するカラムのアドレスである。
【００４７】一方、カラム活性化信号／ＣＥのＦ／Ｆ 2
14によるラッチ出力は常に“Ｈ”レベルとなる。周期Ｔ
1 において、この他のＦ／Ｆ 212，215 ，216 ではそれ
ぞれアドレス信号ＡＣの（Ａ）に関する信号から（Ｂ）
に関する信号へと更新される。また、Ｆ／Ｆ 217はクロ
ックＣＫの立下がりでアドレス信号ＡＣの（Ａ）に対応
するメモリセルのアドレスデータが出力される。
14によるラッチ出力は常に“Ｈ”レベルとなる。周期Ｔ
1 において、この他のＦ／Ｆ 212，215 ，216 ではそれ
ぞれアドレス信号ＡＣの（Ａ）に関する信号から（Ｂ）
に関する信号へと更新される。また、Ｆ／Ｆ 217はクロ
ックＣＫの立下がりでアドレス信号ＡＣの（Ａ）に対応
するメモリセルのアドレスデータが出力される。
【００４８】さらに、この周期Ｔ1 において、クロック
ＣＫの立下がりでアドレス信号ＡＣの（Ｃ）がリダンダ
ンシアドレス判定回路211 に供給される。リダンダンシ
アドレス判定回路211 では信号／ＣＥによりプリチャー
ジ電位が供給されているが、前のアドレス信号（Ｂ）の
入力によって信号ＳＰＨＩＴは“Ｌ”になっている。ク
ロックＣＫの立下がりでリダンダンシアドレス判定回路
211 にアドレス信号ＡＣの（Ｃ）が供給されることによ
り、信号ＳＰＨＩＴは“Ｈ”になる。このとき、信号Ｃ
ＳＬＳＰは前のアドレス信号（Ｂ）の判定結果である
“Ｌ”がラッチ出力されている。信号ＳＰＨＩＴの
“Ｈ”レベルによってインバータ218 の出力は“Ｌ”レ
ベルとなり、ＡＮＤゲート219 の一方入力は“Ｌ”レベ
ルとなる。これにより、ＡＮＤゲート218 の出力ＣＥ1
は“Ｌ”レベルになる。
ＣＫの立下がりでアドレス信号ＡＣの（Ｃ）がリダンダ
ンシアドレス判定回路211 に供給される。リダンダンシ
アドレス判定回路211 では信号／ＣＥによりプリチャー
ジ電位が供給されているが、前のアドレス信号（Ｂ）の
入力によって信号ＳＰＨＩＴは“Ｌ”になっている。ク
ロックＣＫの立下がりでリダンダンシアドレス判定回路
211 にアドレス信号ＡＣの（Ｃ）が供給されることによ
り、信号ＳＰＨＩＴは“Ｈ”になる。このとき、信号Ｃ
ＳＬＳＰは前のアドレス信号（Ｂ）の判定結果である
“Ｌ”がラッチ出力されている。信号ＳＰＨＩＴの
“Ｈ”レベルによってインバータ218 の出力は“Ｌ”レ
ベルとなり、ＡＮＤゲート219 の一方入力は“Ｌ”レベ
ルとなる。これにより、ＡＮＤゲート218 の出力ＣＥ1
は“Ｌ”レベルになる。
【００４９】続く周期Ｔ2 において、クロックＣＫの立
上りで、アドレス信号の（Ｃ）がプレデコーダ203 を通
ってＦ／Ｆ 215に取り込まれる。Ｆ／Ｆ 215は次のクロ
ックＣＫの立下りまでは、ひとつ前のアドレス信号の
（Ｂ）が出力されている。クロックＣＫの立下がりでＦ
／Ｆ 215の出力はアドレス信号（Ｂ）から（Ｃ）に更新
される。
上りで、アドレス信号の（Ｃ）がプレデコーダ203 を通
ってＦ／Ｆ 215に取り込まれる。Ｆ／Ｆ 215は次のクロ
ックＣＫの立下りまでは、ひとつ前のアドレス信号の
（Ｂ）が出力されている。クロックＣＫの立下がりでＦ
／Ｆ 215の出力はアドレス信号（Ｂ）から（Ｃ）に更新
される。
【００５０】この周期Ｔ2 において、Ｆ／Ｆ 212ではク
ロックＣＫの立上りで、信号ＳＰＨＩＴの“Ｈ”レベル
が取り込まれる。Ｆ／Ｆ 212は次のクロックＣＫの立下
りまでは、ひとつ前のアドレス信号（Ｂ）の判定結果で
ある信号ＳＰＨＩＴの“Ｌ”レベルに対応した信号ＣＳ
ＬＳＰの“Ｌ”レベルが出力されている。クロックＣＫ
の立下がりでＦ／Ｆ 212はアドレス信号（Ｃ）に関する
信号ＣＳＬＳＰの“Ｈ”レベルを出力する。
ロックＣＫの立上りで、信号ＳＰＨＩＴの“Ｈ”レベル
が取り込まれる。Ｆ／Ｆ 212は次のクロックＣＫの立下
りまでは、ひとつ前のアドレス信号（Ｂ）の判定結果で
ある信号ＳＰＨＩＴの“Ｌ”レベルに対応した信号ＣＳ
ＬＳＰの“Ｌ”レベルが出力されている。クロックＣＫ
の立下がりでＦ／Ｆ 212はアドレス信号（Ｃ）に関する
信号ＣＳＬＳＰの“Ｈ”レベルを出力する。
【００５１】この周期Ｔ2 において、Ｆ／Ｆ 216ではク
ロックＣＫの立上りで、信号ＣＥ1の“Ｌ”レベルが取
り込まれる。Ｆ／Ｆ 216は次のクロックＣＫの立下りま
では、ひとつ前のアドレス信号（Ｂ）に関する信号ＣＥ
2 の“Ｈ”レベルが出力されている。クロックＣＫの立
下がりでＦ／Ｆ 216はアドレス信号（Ｃ）に関する信号
ＣＥ1 の“Ｌ”レベルを信号ＣＥ2 として出力する。
ロックＣＫの立上りで、信号ＣＥ1の“Ｌ”レベルが取
り込まれる。Ｆ／Ｆ 216は次のクロックＣＫの立下りま
では、ひとつ前のアドレス信号（Ｂ）に関する信号ＣＥ
2 の“Ｈ”レベルが出力されている。クロックＣＫの立
下がりでＦ／Ｆ 216はアドレス信号（Ｃ）に関する信号
ＣＥ1 の“Ｌ”レベルを信号ＣＥ2 として出力する。
【００５２】この周期Ｔ2 のクロックの立下りで、アド
レス信号（Ｃ）に関するデコーダの選択動作が始まる。
信号ＣＥ2 の“Ｌ”レベルにより、正規のデコーダ204
は活性化されない。その代りに信号ＣＳＬＳＰの“Ｈ”
レベルが予備のデコーダ204Rを活性化させ、正規のメモ
リセルアレイのアドレスに代ってリダンダンシセルエリ
ア207R からのアドレスデータが、対応するデータレジ
スタ206Rからデータ線ＤＱ、／ＤＱ、センスアンプ220
を通ってＦ／Ｆ 217に伝達され、周期Ｔ3 のクロックＣ
Ｋの立上りでＦ／Ｆ 217に取り込まれる（Ｄout ）。Ｆ
／Ｆ 217はクロックＣＫの立下がりでＤout を出力し、
図示しないバッファを介して外部にアドレス信号（Ｃ）
に関するアドレスデータが出力される。
レス信号（Ｃ）に関するデコーダの選択動作が始まる。
信号ＣＥ2 の“Ｌ”レベルにより、正規のデコーダ204
は活性化されない。その代りに信号ＣＳＬＳＰの“Ｈ”
レベルが予備のデコーダ204Rを活性化させ、正規のメモ
リセルアレイのアドレスに代ってリダンダンシセルエリ
ア207R からのアドレスデータが、対応するデータレジ
スタ206Rからデータ線ＤＱ、／ＤＱ、センスアンプ220
を通ってＦ／Ｆ 217に伝達され、周期Ｔ3 のクロックＣ
Ｋの立上りでＦ／Ｆ 217に取り込まれる（Ｄout ）。Ｆ
／Ｆ 217はクロックＣＫの立下がりでＤout を出力し、
図示しないバッファを介して外部にアドレス信号（Ｃ）
に関するアドレスデータが出力される。
【００５３】周期Ｔ2 において、この他のＦ／Ｆの動き
について説明すると、Ｆ／Ｆ 213はカラムアドレス信号
ＡＣの（Ｄ）を取り込み、クロックＣＫの立下りでラッ
チ出力する。リダンダンシアドレス判定回路にて信号Ｓ
ＰＨＩＴの“Ｌ”を得る。これにより、信号ＣＥ1 は
“Ｈ”レベルになる。また、Ｆ／Ｆ 217はクロックＣＫ
の立下がりでアドレス信号ＡＣの（Ｂ）に対応するメモ
リセルのアドレスデータが出力される。
について説明すると、Ｆ／Ｆ 213はカラムアドレス信号
ＡＣの（Ｄ）を取り込み、クロックＣＫの立下りでラッ
チ出力する。リダンダンシアドレス判定回路にて信号Ｓ
ＰＨＩＴの“Ｌ”を得る。これにより、信号ＣＥ1 は
“Ｈ”レベルになる。また、Ｆ／Ｆ 217はクロックＣＫ
の立下がりでアドレス信号ＡＣの（Ｂ）に対応するメモ
リセルのアドレスデータが出力される。
【００５４】また、周期Ｔ3 において、Ｆ／Ｆ 217以外
のＦ／Ｆの動きについて説明すると、Ｆ／Ｆ 213はＣＫ
の立上りで、カラムアドレス信号ＡＣの（Ｅ）を取り込
む。Ｆ／Ｆ 215，212 ，216 は、ＣＫの立上りで、それ
ぞれカラムアドレス信号ＡＣの（Ｄ）、このアドレス信
号（Ｄ）に関するＳＰＨＩＴの“Ｌ”レベル、信号ＣＥ
1 の“Ｈ”レベルを取り込む。これらＦ／Ｆそれぞれは
ＣＫの立下がりで上記論理レベルをラッチ出力し、これ
によりアドレス信号（Ｄ）に関するデコーダの選択動作
が始まる。デコーダ204 が活性化され、対応するメモリ
セルアレイ内のデータレジスタ206 を選択し、周期Ｔ3
の次の周期のクロックＣＫの立上りまでに、アドレスデ
ータがデータ線ＤＱ、／ＤＱ、センスアンプ220 を通っ
てＦ／Ｆ217までアドレスデータが伝達されている。
のＦ／Ｆの動きについて説明すると、Ｆ／Ｆ 213はＣＫ
の立上りで、カラムアドレス信号ＡＣの（Ｅ）を取り込
む。Ｆ／Ｆ 215，212 ，216 は、ＣＫの立上りで、それ
ぞれカラムアドレス信号ＡＣの（Ｄ）、このアドレス信
号（Ｄ）に関するＳＰＨＩＴの“Ｌ”レベル、信号ＣＥ
1 の“Ｈ”レベルを取り込む。これらＦ／Ｆそれぞれは
ＣＫの立下がりで上記論理レベルをラッチ出力し、これ
によりアドレス信号（Ｄ）に関するデコーダの選択動作
が始まる。デコーダ204 が活性化され、対応するメモリ
セルアレイ内のデータレジスタ206 を選択し、周期Ｔ3
の次の周期のクロックＣＫの立上りまでに、アドレスデ
ータがデータ線ＤＱ、／ＤＱ、センスアンプ220 を通っ
てＦ／Ｆ217までアドレスデータが伝達されている。
【００５５】上記構成によれば、メモリ動作のクリティ
カルパスとなっている、アナログ動作領域を含む、カラ
ム線をアクセスしアドレスデータを伝達するパイプライ
ンステージステージにおいて、その動作マージンを減ら
すようなリダンダンシ回路のアドレス判定に関する一連
の動作を設けないようにするために、ひとつ前のパイプ
ラインステージにおいてリダンダンシ回路のアドレス判
定に関する一連の動作を完了させる。つまり、メモリセ
ルアレイとリダンダンシアドレス判定回路との間にステ
ージを分けるためのラッチ回路（Ｆ／Ｆ）を設ける。こ
の結果、リダンダンシ回路を配備してもなお、メモリの
動作周期の短縮化が可能であり、メモリデバイスの動作
高速化に寄与する。
カルパスとなっている、アナログ動作領域を含む、カラ
ム線をアクセスしアドレスデータを伝達するパイプライ
ンステージステージにおいて、その動作マージンを減ら
すようなリダンダンシ回路のアドレス判定に関する一連
の動作を設けないようにするために、ひとつ前のパイプ
ラインステージにおいてリダンダンシ回路のアドレス判
定に関する一連の動作を完了させる。つまり、メモリセ
ルアレイとリダンダンシアドレス判定回路との間にステ
ージを分けるためのラッチ回路（Ｆ／Ｆ）を設ける。こ
の結果、リダンダンシ回路を配備してもなお、メモリの
動作周期の短縮化が可能であり、メモリデバイスの動作
高速化に寄与する。
【００５６】
【発明の効果】以上説明したようにこの発明によれば、
動作マージンを損う遅延時間が読み出し動作の周期に加
わらないカラム系デコード周辺の回路を構成したことに
より、メモリの動作周期をさらに短くでき、これに伴
い、リダンダンシ回路を変更することにより、リダンダ
ンシ回路を配備してなお動作高速化に寄与する半導体メ
モリが提供できる。
動作マージンを損う遅延時間が読み出し動作の周期に加
わらないカラム系デコード周辺の回路を構成したことに
より、メモリの動作周期をさらに短くでき、これに伴
い、リダンダンシ回路を変更することにより、リダンダ
ンシ回路を配備してなお動作高速化に寄与する半導体メ
モリが提供できる。
【図１】この発明の第１実施形態における半導体メモリ
に係るカラム系デコード手段の要部の回路図。
に係るカラム系デコード手段の要部の回路図。
【図２】図１の構成によるアドレス信号カウントアップ
のタイミングチャート。
のタイミングチャート。
【図３】この発明の第２実施形態であり、リダンダンシ
回路を備えてこの発明を適用するカラム系デコード手段
の回路図。
回路を備えてこの発明を適用するカラム系デコード手段
の回路図。
【図４】この発明の前提となるリダンダンシアドレス判
定回路の構成を示す回路図。
定回路の構成を示す回路図。
【図５】アドレス信号入力に対する図４各部の波形図。
【図６】この発明の半導体メモリの特徴である、２動作
周期の読み出し制御のタイミングチャート。
周期の読み出し制御のタイミングチャート。
【図７】この発明の半導体メモリに係る図３中のリダン
ダンシアドレス判定回路の具体的な回路図。
ダンシアドレス判定回路の具体的な回路図。
【図８】この発明の半導体メモリに係る図３中の遅延回
路の具体的な回路図。
路の具体的な回路図。
【図９】この発明の半導体メモリに係る各回路ブロック
のチップ内のレイアウト平面図。
のチップ内のレイアウト平面図。
【図１０】この発明の半導体メモリに係る信号制御回路
の構成を示す回路図。
の構成を示す回路図。
【図１１】図１０の回路動作を示すタイミングチャー
ト。
ト。
【図１２】この発明の第３実施形態であり、図１０の回
路を図３の構成に追加した回路図。
路を図３の構成に追加した回路図。
【図１３】この発明の第４実施形態における半導体メモ
リに係るカラム系デコード手段の要部の回路図。
リに係るカラム系デコード手段の要部の回路図。
【図１４】図１３の一部の要部の構成を示す回路図。
【図１５】図１３の回路動作を示す波形図。
【図１６】外部クロックを用いた従来のアドレス信号カ
ウントアップのタイミングチャート。
ウントアップのタイミングチャート。
【図１７】図１６の信号が与えられる必要構成部分を抜
き出して示す従来のカラム系デコード手段の回路図。
き出して示す従来のカラム系デコード手段の回路図。
101 ，102 ，103 …アドレス信号レジスタ、104 …デコ
ーダ、105 …カラムゲート、 106…データレジスタ、10
7 …メモリセルアレイ、111 …リダンダンシアドレス判
定回路、112 …遅延回路
ーダ、105 …カラムゲート、 106…データレジスタ、10
7 …メモリセルアレイ、111 …リダンダンシアドレス判
定回路、112 …遅延回路
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 佐藤 勝彦
神奈川県川崎市幸区小向東芝町１番地
株式会社東芝研究開発センター内
(72)発明者 矢部 友章
神奈川県川崎市幸区小向東芝町１番地
株式会社東芝研究開発センター内
(56)参考文献 特開 平２−141993（ＪＰ，Ａ)
特開 平３−237680（ＪＰ，Ａ)
特開 平５−74167（ＪＰ，Ａ)
特開 平４−48498（ＪＰ，Ａ)
Claims (17)
- 【請求項１】 動作周期を規定するクロック信号のカウ
ントアップ動作周期の前半において、前記クロック信号
により順次カウントアップされるアドレス信号を発生
し、前記カウントアップ動作周期の後半において、前記
アドレス信号を出力するアドレス信号発生回路と、 前記クロック信号が供給され、このクロック信号に同期
して前記カウントアップ動作周期の次の周期において、
予め前記アドレス信号発生回路から伝達されているアド
レス信号をデコードし、データ線をアクセスするための
信号を出力するデコーダと、 前記デコーダの出力信号によりアクセスされる複数のメ
モリセルを有するメモリセルアレイとを具備し、 前記アドレス信号発生回路は、前の周期に発生されたア
ドレス信号を前記デコーダがデコードしているとき、次
周期のためのアドレス信号を発生し前記デコーダに伝達
することを特徴とする半導体メモリ。 - 【請求項２】 前記メモリセルアレイ内に設けられる不
良メモリセル救済用の予備のメモリセルと、この予備の
メモリセルにアクセスするための予備のデコーダと、 前記アドレス信号発生回路からのアドレス信号が不良の
メモリセルを指定するリダンダンシアドレスであるか否
かによって前記デコーダ、前記予備のデコーダいずれで
デコード動作させるか判定するアドレス判定回路と、 前記アドレス信号発生回路からのアドレス信号が前記ア
ドレス判定回路に確実に供給されるまで前記アドレス判
定回路の判定動作を制御する遅延回路とをさらに具備し
たことを特徴とする請求項１記載の半導体メモリ。 - 【請求項３】 前記アドレス判定回路は前記遅延回路に
同期して判定結果をラッチすることを特徴とする請求項
２記載の半導体メモリ。 - 【請求項４】 前記アドレス判定回路は、第１ノードを
充電するプリチャージ回路と、充電期間後に前記リダン
ダンシアドレスか否かによって前記第１ノードを放電す
るか否か制御する判定回路と、充電期間中は第１ノード
と判定出力に繋がる第２ノードを切り離し、非充電期間
中は第１ノードと第２ノードとを導通させるトランスフ
ァ制御回路と、充電期間中は第２ノードの状態を維持す
るラッチ回路とを含むことを特徴とする請求項２記載の
半導体メモリ。 - 【請求項５】 前記遅延回路は、前記アドレス信号発生
回路の出力を活性化させる信号と同じ信号を入力し、前
記アドレス信号発生回路からのアドレスが前記リダンダ
ンシアドレス判定回路に至るまでに通る素子及び配線と
同等の経路を通るように回路構成されていることを特徴
とすることを特徴とする請求項２記載の半導体メモリ。 - 【請求項６】 前記アドレス判定回路の前記プリチャー
ジ回路を制御する信号周期が非充電期間を規定時間より
長くとる周期を有するときに前記第１ノードを非充電期
間から強制的に充電期間に変化させる信号制御回路をさ
らに具備することを特徴とする請求項４記載の半導体メ
モリ。 - 【請求項７】 動作周期を規定するクロック信号のカウ
ントアップ動作周期の前半の第１のレベルにおいて、前
記クロック信号により順次カウントアップされるアドレ
ス信号を発生し、前記カウントアップ動作周期の後半の
第２のレベルにおいて、前記アドレス信号を出力するア
ドレス信号発生回路と、 前記クロック信号が供給され、このクロック信号に同期
して前記カウントアップ動作周期の次の周期において、
予め前記アドレス信号発生回路から伝達されているアド
レス信号をデコードし、列線をアクセスするための信号
を出力するデコーダと、 前記デコーダの出力信号によりアクセスされる複数のメ
モリセルを有するメモリセルアレイとを具備し、 前記アドレス信号発生回路は、前の周期に発生されたア
ドレス信号を前記デコーダがデコードしているとき、次
周期のためのアドレス信号を発生し前記デコーダに伝達
することを特徴とする半導体メモリ。 - 【請求項８】 前記アドレス信号が不良のメモリセルを
指定するリダンダンシアドレスであるとき前記不良のメ
モリセルに代って予め用意されている予備のメモリセル
に対応した前記列線を選択するリダンダンシ回路手段を
さらに具備し、前記アドレス信号がリダンダンシアドレ
スか否かを判定する動作が前記カウントアップ動作周期
内で行われ、リダンダンシアドレスが検出されたときに
前記アドレス信号に対応する信号の伝達経路を前記リダ
ンダンシ回路手段側に切換える動作が、前記列線をアク
セスする動作周期になった時点では終了していることを
特徴とする請求項７記載の半導体メモリ。 - 【請求項９】 前記リダンダンシ回路手段は、前記アド
レス信号発生回路からのアドレス信号が前記リダンダン
シアドレスの判定動作時に確実に供給されるまで前記リ
ダンダンシアドレスの判定動作を制御する遅延回路と、
リダンダンシアドレスかどうかの判定結果を前記遅延回
路に同期してラッチするラッチ回路をさらに具備し、前
記動作周期の後半周期で前記ラッチ回路のラッチ動作が
働くことを特徴とする請求項８記載の半導体メモリ。 - 【請求項１０】 前記遅延回路は、前記アドレス信号発
生回路の出力を活性化させる信号と同じ信号を入力し、
前記アドレス信号発生回路からのアドレスが前記リダン
ダンシアドレス判定回路に至るまでに通る素子及び配線
と同等の経路を通るように回路構成されていることを特
徴とする請求項９記載の半導体メモリ。 - 【請求項１１】 前記リダンダンシ回路手段は、第１ノ
ードを充電するプリチャージ回路と、充電期間後に前記
リダンダンシアドレスか否かによって前記第１ノードを
放電するか否か制御する判定回路と、充電期間中は第１
ノードと判定出力に繋がる第２ノードを切り離し、非充
電期間中は第１ノードと第２ノードとを導通させるトラ
ンスファ制御回路と、充電期間中は第２ノードの状態を
維持するラッチ回路とを含むことを特徴とする請求項９
記載の半導体メモリ。 - 【請求項１２】 前記リダンダンシアドレス判定回路の
前記プリチャージ回路を制御する信号周期が非充電期間
を規定時間より長くとる周期を有するときに前記第１ノ
ードを非充電期間から強制的に充電期間に変化させる信
号制御回路をさらに具備することを特徴とする請求項１
１記載の半導体メモリ。 - 【請求項１３】 データを記憶する複数のメモリセルが
マトリクス状に配列されたメモリセルアレイと、 動作周期を規定するクロック信号に応じてアドレス信号
をラッチするラッチ手段を有し、前記クロック信号のカ
ウントアップ動作周期の前半において、前記クロック信
号により順次カウントアップされるアドレス信号を発生
し、前記カウントアップ動作周期の後半において、前記
アドレス信号を出力するアドレス信号発生回路と、 前記メモリセルアレイ内に設けられる不良メモリセル救
済用の予備のメモリセルと、 前記クロック信号が供給され、このクロック信号に同期
して前記カウントアップ動作の次の周期において、予め
前記アドレス発生回路から供給されるアドレス信号をデ
コードし、前記メモリセルアレイの前記データを選択す
るための信号を出力するデコーダとを具備し、 前記アドレス信号発生回路は、前の周期に発生されたア
ドレス信号を前記デコーダがデコードしているとき、次
周期のためのアドレス信号を発生し前記デコーダに伝達
し、 前記クロック信号が供給され、このクロック信号に同期
して動作して前記予備のメモリセルにアクセスするため
の予備のデコーダと、 前記クロック信号を遅延させる遅延回路と、 不良アドレスを記憶する不良アドレス記憶部と、この不
良アドレス記憶部に接続され、 前記アドレス信号発生回路から出力される前記アドレス
信号と前記不良アドレス記憶部に記憶された不良アドレ
スとを比較する比較回路と、この比較回路の比較結果を
出力する第１ノードをプリチャージするプリチャージ回
路と、前記第１ノードの電位を転送する転送回路とを有
し、前記プリチャージ回路は前記遅延回路から供給され
る前記クロック信号のカウントアップ動作周期の前半に
おいて、前記第１ノードをプリチャージし、前記転送回
路は前記遅延回路から供給される前記クロック信号のカ
ウントアップ動作周期の後半において、前記比較回路の
比較結果を出力し、この転送回路から出力される信号に
応じて前記デコーダと前記予備のデコーダのうちの一方
を動作させるアドレス判定回路とを具備することを特徴
とする半導体メモリ。 - 【請求項１４】 前記アドレス判定回路の前記不良アド
レス記憶部は複数のフューズ素子により構成され、前記
比較回路は電流通路の一端が前記フューズ素子に接続さ
れ、電流通路の他端が前記第１ノードに接続され、ゲー
トに前記アドレス信号発生回路から出力されたアドレス
信号が供給される複数のトランジスタにより構成され、
前記プリチャージ回路は電流通路の一端が電源に接続さ
れ、電流通路の他端が前記第１ノードに接続され、 ゲートに前記遅延回路から出力されたクロック信号が供
給されたトランジスタにより構成され、前記転送回路は
電流通路の一端が前記第１ノードに接続され、ゲートに
前記遅延回路から出力されたクロック信号が供給され、
前記トランジスタがオンの時オフし、前記トランジスタ
がオフの時オンするトランスファゲートと、前記トラン
スファゲート他端に接続され、前記トランスファゲート
の出力信号をラッチするラッチ回路とにより構成されて
いることを特徴とする請求項１３記載の半導体メモリ。 - 【請求項１５】 前記ラッチ回路は前記遅延回路の出力
信号に同期して判定結果をラッチすることを特徴とする
請求項１４記載の半導体メモリ。 - 【請求項１６】 前記遅延回路は、前記アドレス信号を
入力する制御信号と同じ信号を入力し前記アドレス信号
が前記リダンダンシアドレス判定回路に至るまでに通る
素子及び配線と同等の経路を通るように回路構成されて
いることを特徴とする請求項１３記載の半導体メモリ。 - 【請求項１７】 前記アドレス判定回路の前記プリチャ
ージ回路を制御する信号周期が非充電期間を規定時間よ
り長くとる周期を有するときに前記第１ノードを非充電
期間から強制的に充電期間に変化させる信号制御回路を
さらに具備することを特徴とする請求項１３記載の半導
体メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22306195A JP3495152B2 (ja) | 1994-09-09 | 1995-08-31 | 半導体メモリ |
| KR1019960036713A KR100209541B1 (ko) | 1995-08-31 | 1996-08-30 | 반도체 메모리 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-216308 | 1994-09-09 | ||
| JP21630894 | 1994-09-09 | ||
| JP22306195A JP3495152B2 (ja) | 1994-09-09 | 1995-08-31 | 半導体メモリ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003339877A Division JP3828530B2 (ja) | 1994-09-09 | 2003-09-30 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08129892A JPH08129892A (ja) | 1996-05-21 |
| JP3495152B2 true JP3495152B2 (ja) | 2004-02-09 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP22306195A Expired - Fee Related JP3495152B2 (ja) | 1994-09-09 | 1995-08-31 | 半導体メモリ |
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| Country | Link |
|---|---|
| JP (1) | JP3495152B2 (ja) |
-
1995
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| Publication number | Publication date |
|---|---|
| JPH08129892A (ja) | 1996-05-21 |
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