JP3281034B2

JP3281034B2 - 半導体記憶装置

Info

Publication number: JP3281034B2
Application number: JP13881492A
Authority: JP
Inventors: 形正明桑; 辺裕待渡
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-05-29
Filing date: 1992-05-29
Publication date: 2002-05-13
Anticipated expiration: 2017-05-13
Also published as: DE69329134D1; EP0572027B1; EP0572027A2; US5442587A; KR960009034B1; EP0572027A3; DE69329134T2; JPH05334897A; KR930024024A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に係
り、特に、不良セルをスペアセルで置き換えることによ
り救済する構造において、高速アクセスを行なわせるの
に好適な半導体記憶装置に関する。

【０００２】

【従来の技術】図２１は従来の半導体記憶装置のブロッ
ク図であり、特にシリアスアクセスサイクルにおいて、
スペア／ノーマル判別を行なう構成を例示するものであ
る。図２１に示すように、カウンタ１は、カウンタ出力
信号ＣＯを出力し、スペアデコーダ２とノーマルセレク
タ４とに与える。スペアデコーダ２は、カウンタ出力信
号ＣＯのアドレスがスペアアドレスかどうかの判定を行
ない、スペア／ノーマル判定信号ＳＮＪを出力し、これ
をスペアセレクタ３とノーマルセレクタ４とに与える。
スペアセレクタ３は、スペア／ノーマル判定信号ＳＮＪ
に基づいて、スペアカラム選択信号ＳＣＳＬを出力す
る。ノーマルセレクタ４は、スペア／ノーマル判定信号
ＳＮＪに基づいて、ノーマルカラム選択信号ＮＣＳＬを
出力する。これらのスペアカラム選択信号ＳＣＳＬ、ノ
ーマルカラム選択信号ＮＣＳＬは、図示しないメモリセ
ルに与えられ、スペアカラムまたはノーマルカラムの選
択が行なわれる。

【０００３】以上のような構成において、次にその動作
を説明する。

【０００４】図示しない手段からのクロック信号に基づ
いて動作するカウンタ１のカウンタ出力信号ＣＯが、ス
ペアアドレスとなったとする。この場合、スペアデコー
ダ２は、そのことを検出し、出力としてのスペア／ノー
マル判定信号ＳＮＪを、スペア判定アクティブとする。
その結果、スペアセレクタ３はスペアカラム選択信号Ｓ
ＣＳＬをアクティブとし、ノーマルセレクタ４はノーマ
ルカラム選択信号ＮＣＳＬを非アクティブとする。その
結果、メモリセル（図示せず）では不良カラムがスペア
カラムに置き換えられる。

【０００５】一方、図示しない手段からのクロック信号
に基づいて動作するカウンタ１のカウンタ出力信号ＣＯ
が、ノーマルアドレスとなったとする。この場合、スペ
アデコーダ２は、そのことを検出して、出力としてのス
ペア／ノーマル判定信号ＳＮＪを、ノーマル判定アクテ
ィブとする。その結果、スペアセレクタ３はスペアカラ
ム選択信号ＳＣＳＬを非アクティブとし、ノーマルセレ
クタ４はノーマルカラム選択信号ＮＣＳＬをアクティブ
とする。その結果、図示しないメモリセルではノーマル
カラムが選択され、使用されることになる。

【０００６】

【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されていた。このため、カウンタ１
によるカウンタ出力信号ＣＯの出力動作と、このカウン
タ出力信号ＣＯをスペアデコーダ２に与えてスペア／ノ
ーマル判定信号ＳＮＪを得るための動作と、このスペア
／ノーマル判定信号ＳＮＪに基づくスペアセレクタ３に
よるスペアカラム選択信号ＳＣＳＬの出力またはノーマ
ルセレクタ４によるノーマルカラム選択信号ＮＣＳＬの
出力動作との３段階の動作を必要とする。つまり、図示
しないメモリセルのアクセスに当たり、スペアカラムと
ノーマルカラムを選択するために時間がかかり、このた
め、メモリセルのアクセスの高速化の障害となってい
た。

【０００７】この発明の目的は、上記のような従来技術
の問題点を解消し、スペアセルとノーマルセルを有する
メモリのスペア／ノーマル判定にかかる時間を短縮し
て、高速動作を可能とした半導体記憶装置を提供するこ
とにある。

【０００８】

【課題を解決するための手段】本発明の半導体記憶装置
は、データを記憶するメモリセルの複数によりノーマル
アドレス部分とスペアカラムアドレス部分とが構成され
ており、カラムアドレス信号に基づくカラム選択信号に
よってカラムを選択するようにした半導体記憶装置にお
いて、カラムアドレス信号が設定され、クロック信号に
よって前記設定されたカラムアドレス信号が歩進される
同期式カウンタと、前記同期式カウンタの計数値がスペ
アカラムアドレスか否かによってスペア／ノーマルの判
定信号を出力するスペアデコーダと、前記スペアデコー
ダの判定信号がスペア状態の場合にはスペアカラム選択
信号を出力するスペアセレクタと、前記スペアデコーダ
の判定信号がノーマル状態の場合には前記同期式カウン
タの値をノーマルカラム選択信号として出力するノーマ
ルセレクタとからなり、前記同期式カウンタは複数の段
から構成され、前記各段は、前段からの桁上げ信号と各
段で生成された出力信号との論理をとりその論理の結果
の信号を後段に桁上げ信号として伝達する論理回路部
と、前記論理回路部の論理信号を受けて前記スペアデコ
ーダにアドレス信号として出力する第１のクロックドイ
ンバータと、前記第１のクロックドインバータの出力を
受けて前記ノーマルセレクタへアドレス信号として出力
すると共に前記出力信号として前記論理回路へ出力する
第２のクロックドインバータとからなるものとして構成
される。

【０００９】

【実施例】以下、図面を参照しながら本発明の実施例を
説明する。

【００１０】図１は本発明の一実施例に係る半導体記憶
装置のブロック図である。図１に示すように、スペア／
ノーマル判定回路５は、スペアセレクタ３からスペアカ
ラム選択信号ＳＣＳＬが出力されるより前のサイクル、
またはノーマルセレクタ４からノーマルカラム選択信号
ＮＣＳＬが出力されるより前のサイクルにおいて、スペ
ア／ノーマル判定信号ＳＮＪを出力する。

【００１１】以上述べたような構成において、次にその
動作を説明する。

【００１２】スペアセレクタ３がスペアカラム選択信号
ＳＣＳＬを出力するか、またはノーマルセレクタ４がノ
ーマルカラム選択信号ＮＣＳＬを出力するサイクルに入
る時点よりも前に、スペア／ノーマル判定回路５は、ス
ペア／ノーマル判定信号ＳＮＪを確定させておく。その
結果、スペア／ノーマル判定を行なう分の時間が短縮さ
れる。このため、カウンタ１からのカウンタ出力信号Ｃ
Ｏに基づいて、メモリアクセスの高速化を実現すること
ができる。

【００１３】図２は、図１に示した半導体記憶装置の具
体例のブロック図である。図２において、カラムアドレ
スバッファ６は、外部から入力されたカラムアドレスＡ
ｃを取り込む。同期式カウンタ７は、カラムアドレス確
定基準信号ＲＷＬに基づき、カラムアドレスバッファ６
よりカラムアドレスを取り込む。このカウンタ７は、シ
リアルサイクルにおいては、クロックＣＬＫおよびその
反転クロックＮＣＬＫに基づき、選択すべきカラムアド
レスをカウンタ出力信号ＣＯとして出力すると共にスペ
アデコーダ２に出力準備信号ＯＰを与える。

【００１４】図３は、図２における同期式カウンタ７の
うちのカウンタ１段分の構成を示すものである。図３に
示すように、前段の桁上げ信号を受け付けるノードＮ２
は、ナンド回路８とオア回路９とに接続される。ナンド
回路８の出力は、インバータ回路１０とナンド回路１１
とに与えられる。オア回路９の出力はナンド回路１１に
与えられる。ナンド回路１１の出力であるノードＮ６
は、クロックドインバータ１２に入力される。クロック
ドインバータ１２の出力であるノードＮ７は、クロック
ドインバータ１３に与えられる。クロックドインバータ
１３の出力は、インバータ１４を通じて、ノードＮ３、
つまりカウンタ当該段の出力に接続される。なお、イン
バータ１４の出力は、ナンド回路８とオア回路９とに与
えられる。また、インバータ回路１０の出力であるノー
ドＮ１は、後段への桁上げ信号を送出する。クロックド
インバータ１３にはクロックＣＬＫが与えられる。クロ
ックドインバータ１２にはクロックＣＬＫの反転信号で
あるクロックＮＣＬＫが与えられる。

【００１５】図３の構成を１段分とし、これをｎ個直列
に配置することにより、ｎ段の同期式カウンタ７を構成
することができ、クロックＣＬＫに同期して全ての段が
一斉にカウンタ動作をする同期式の動作を実現すること
ができる。つまり、クロックＣＬＫに基づいてカウンタ
出力信号ＣＯの１段分をノードＮ３に出力すると、前段
からの桁上げ信号であるノードＮ１の状態と自段の出力
であるノードＮ３の値とが確定する。そして、これらの
ノードＮ１、Ｎ３の値により、この同期式カウンタ７の
当該段が次のクロックＣＬＫで桁上げすべきがどうかを
判断する。つまり、ナンド回路８、オア回路９、ナンド
回路１１の排他的論理和構成に基づいて判断して、ノー
ドＮ６に、その判断結果を伝える。次に、クロックＮＣ
ＬＫが入ると、ノードＮ６の状態が、つまり同期式カウ
ンタ７中の当該段が次のカウンタ出力信号ＣＯに反映さ
れる信号が、ノードＮ７に伝達される。

【００１６】以上述べたような構成において、次にその
動作を説明する。

【００１７】当初、図２のカラムアドレス確定基準信号
ＲＷＬに基づいて、カラムアドレスバッファ６から、同
期式カウンタ７に、カラムアドレスがセットされる。こ
の動作は、図示しないが、図３のノードＮ６またはＮ７
を強制的にプリセットすることにより実施される。一
方、図３に示す構成のｎ段分を直列に配置して同期式カ
ウンタ７を構成する。この場合、それぞれの段のノード
Ｎ３のカウンタ出力信号ＣＯをノーマルセレクタ４に与
え、それぞれの段のノードＮ７の出力準備信号ＯＰをス
ペアデコーダ２に与える。その結果、この同期式カウン
タ７は、クロックＣＬＫでカウンタ出力信号ＣＯを確定
する。これに先立って、クロックＮＣＬＫで、カウンタ
出力信号ＣＯと全く同じ状態の信号が、出力準備信号Ｏ
Ｐとして出力されていることになる。つまり、同期式カ
ウンタ７からカウンタ出力信号ＣＯが出力される前に、
スペアデコーダ２には、出力準備信号ＯＰとしてカウン
タ出力信号ＣＯと全く同じアドレス信号が与えられる。
このため、スペアデコーダ２では、当該アドレスで、ス
ペアカラムを使用すべきか、ノーマルカラムを使用すべ
きかの判別を実施して、スペア／ノーマル判定信号ＳＮ
Ｊを、ノーマルセレクタ４とスペアセレクタ３とに与え
ておくことができる。そして、実際に、同期式カウンタ
７からカウンタ出力信号ＣＯとしてアドレスが出力され
る時点では、ノーマルカラム選択信号ＮＣＳＬをアクテ
ィブにするか、あるいはスペアカラム選択信号ＳＣＳＬ
をアクティブにするか、が決定されている。このため、
カウンタ出力信号ＣＯを見て、ノーマルアドレスか、ス
ペアアドレスか、を判断する場合に比べて、図示しない
メモリセルのアクセス時間を短縮することができる。ち
なみに、カラムアドレスバッファ６の出力を、出力準備
信号ＯＰとして、スペアデコーダ２に与えることによ
り、事前のスペアアドレスの判別を行なう。

【００１８】図４は、図２に示したスペアデコーダ２の
回路構成の一例を示す回路構成図である。図４において
示すように、電源レベルのノードＮ１５には、Ｐ型ＭＯ
Ｓトランジスタ１５のソースが接続されている。ノード
Ｎ１４にはドレインが接続される。なお、Ｐ型ＭＯＳト
ランジスタ１５のゲートには、ノードＮ１３が接続され
る。一方、ノードＮ１４には複数のヒューズ１７、１
９、２１、２３、２５が接続される。それぞれのヒュー
ズ１７、１９、２１、２３、２５にはＮ型ＭＯＳトラン
ジスタ１６、１８、２０、２２、２４のドレインが接続
される。Ｎ型ＭＯＳトランジスタ１６、１８、２０、２
２、２４のソースは接地レベルとなっており、それぞれ
のゲートにはノードＮ８〜Ｎ１２が接続される。そし
て、ノードＮ８〜ＮＮには、出力準備信号ＯＰに含まれ
るアドレスの各ビットであるＡ１と、Ａ１の反転信号で
あるＮＡ１と、Ａ２と、その反転信号であるＡＮ２と、
以下同様のＡＮと、ＡＮの反転信号であるＮＡＮまでが
接続される。そして、ヒューズ１７、１９、２１、２
３、…、２５のうち、図示しないメモリセルのスペアア
ドレスに対応するものは、予め切断しておく。

【００１９】以上述べたような構成において、次にその
動作を説明する。

【００２０】このスペアデコーダ２のノードＮ８〜ＮＮ
には同期式カウンタ７から出力準備信号ＯＰ、つまり図
３に示したノードＮ７の信号とその反転信号がＡ１、Ｎ
Ａ１、Ａ２、ＮＡ２、…、ＮＡＮとして入力される。こ
こで、ヒューズ１７、１９、２１、２３、…、２５のう
ち、スペアアドレスをゲート入力とするＮ型ＭＯＳトラ
ンジスタ１６、１８、２０、２２、…、２４のドレイン
につながるものだけを、予め切断しておく。そして、ノ
ードＮ１３にプリチャージ信号を入力し、ノードＮ１５
からノードＮ１４に電荷を供給する。この時に、ノード
Ｎ１４から接地レベルにつながるパスができなければノ
ードＮ１４は電源電圧にプリチャージされ、接地レベル
につながるパスがあればノードＮ１４は放電される。つ
まり、ノードＮ８〜ＮＮに与えられるアドレス信号に対
応して、Ｎ型ＭＯＳトランジスタ１６、１８、２０、２
２、…、２４は選択的にオンする。ここでオンしたトラ
ンジスタに対応するヒューズ１７、１９、２１、２３、
…、２５が切断されていれば、ノードＮ１４は電源電圧
にプリチャージされる。一方、オンしたトランジスタに
対応するヒューズ１７、１９、２１、２３、…、２５の
内で一本でも未切断状態にあれば、ノードＮ１４はこの
未切断のヒューズとそれに対応するトランジスタとを通
じて放電される。つまり、同期式カウンタ７からスペア
デコーダ２に与えられた出力準備信号ＯＰのアドレス
が、スペアアドレスに対応するものであった場合は、ノ
ードＮ１４から出力されるスペア／ノーマル判定信号Ｓ
ＮＪの状態は電源電圧となり、それ以外の場合は、スペ
ア／ノーマル判定信号ＳＮＪは接地レベルとなる。した
がって、ノードＮ８〜ＮＮに与えられている出力準備信
号ＯＰのアドレスが、スペアアドレスかあるいはそれ以
外のアドレスかによって、スペア／ノーマル判定信号Ｓ
ＮＪが確定する。このため、同期式カウンタ７から出力
されるカウンタ出力信号ＣＯのアドレスが、スペアアド
レスか否かを、事前に判別することができる。

【００２１】以上の動作を順を追って示したのが図５の
タイミングチャートである。図５において、（Ａ）は外
部から動作タイミングを定めるべく与えられるシステム
クロックＳＣＬＫ、（Ｂ）はこのメモリチップを選択す
るチップイネーブル信号ＣＥ、（Ｃ）はカラムアドレス
を確定するタイミングの基準となるカラムアドレス確定
基準信号ＲＷＬ、（Ｄ）はこのメモリセルに与えられる
アドレス、（Ｅ）は同期式カウンタ７の動作の基準とな
る内部クロックＩＣＬＫ、（Ｆ）は内部クロックＩＣＬ
Ｋに基づいて作られる同期式カウンタ７の駆動信号であ
るクロックＣＬＫ、（Ｇ）は同期式カウンタ７の出力信
号であるカウンタ出力信号ＣＯ、（Ｈ）はカウンタ出力
信号ＣＯに先立って同期式カウンタ７から出力される出
力準備信号ＯＰ、（Ｉ）はスペアセレクタ３、ノーマル
セレクタ４の駆動信号、（Ｊ）はカラムアドレス確定基
準信号ＲＷＬに基づいて作られるパルス、（Ｋ）はスペ
アデコーダ２に与えられるプリチャージ信号、（Ｌ）は
スペアデコーダ２から出力されるスペア／ノーマル判定
信号ＳＮＪ、（Ｍ）はノーマルセレクタ４から出力され
るノーマルカラム選択信号ＮＣＳＬ、（Ｎ）はスペアセ
レクタ３から出力されるスペアカラム選択信号ＳＣＳＬ
を、それぞれ示すものである。

【００２２】図５（Ｂ）に示すように、時刻ｔ０におい
て当該メモリチップを選択するチップイネーブル信号Ｃ
Ｅが入力されると、ロウアドレスを確定するタイミング
の基準が与えられることになる。次に、同図（Ｃ）に示
すように、時刻ｔ１で、カラムアドレスを確定するタイ
ミングの基準となるカラムアドレス確定基準信号ＲＷＬ
が与えられる。つまり、チップイネーブル信号ＣＥがレ
ベル“Ｌ”からレベル“Ｈ”に変化することによりロウ
アドレスが確定し、カラムアドレス確定基準信号ＲＷＬ
レベル“Ｈ”に変化することによりカラムアドレスが確
定することになる。そして、次に同図（Ａ）に示す最初
のシステムクロックＳＣＬＫの立ち上がりの時刻ｔ２よ
り、最初の１サイクルが始まる。そして、システムクロ
ックＳＣＬＫの立ち上り毎に次から次のサイクルに移行
する。

【００２３】さて、カラムアドレス確定基準信号ＲＷＬ
がレベル“Ｈ”になった後で、同図（Ｅ）に示すよう
に、システムクロックＳＣＬＫに同期した内部クロック
ＩＣＬＫを発生させる。そして、この内部クロックＩＣ
ＬＫの立ち上がり時刻ｔ２を利用して、同図（Ｆ）に示
すように、時刻ｔ２１に立ち下がる、同期式カウンタ７
を駆動するクロックＣＬＫを作る。そして、カラムアド
レス確定基準信号ＲＷＬをレベル“Ｈ”へと変化させた
時刻ｔ１に、カラムアドレス確定基準信号ＲＷＬに基づ
いて発生する同図（Ｊ）のパルス信号により、同期式カ
ウンタ７の出力準備ノードに、外部からのカラムアドレ
スを、取り込む。このアドレスＡＤ１は、図３における
ノードＮ３、ノードＮ６に伝達され、図５（Ｈ）に示す
ように、同期式カウンタ７から出力準備信号ＯＰとして
出力されるが、図３の回路を用いた場合にはインバータ
１３，１４の遅延後に、同図（Ｇ）に示すように、カウ
ンタ出力信号ＣＯとしても送出される。一方、同図
（Ｊ）に示すパルス信号に基づいて、同図（Ｋ）に示す
ように、図４のノードＮ１３に与えられるプリチャージ
信号が作られる。これにより同期式カウンタ７より出力
される出力準備信号ＯＰのアドレスが、ノーマルアドレ
スかあるいはスペアアドレスかの判定が、スペアデコー
ダ２により行なわれ、同図（Ｌ）に示すように、スペア
／ノーマル判定信号ＳＮＪが出力される。ちなみに、ス
ペア／ノーマル判定信号ＳＮＪは、プリチャージ信号が
レベル“Ｌ”になることにより確定し、プリチャージ信
号がレベル“Ｈ”になった場合はその状態を保持する。

【００２４】次に、図５（Ｆ）に示すように、時刻ｔ３
に、クロックＣＬＫがレベル“Ｌ”からレベル“Ｈ”に
なる。一方、図５に示されるように、内部クロック
（Ｆ）に基づいてスペアセレクタ／ノーマルセレクタの
駆動信号（Ｉ）が出力され、これに基づいて、プリチャ
ージ信号（Ｋ）を出力する。このプリチャージ信号
（Ｋ）に基づいて、スペア／ノーマル判定信号ＳＮＪを
確定させる。その結果、同図（Ｍ）、（Ｎ）に示すよう
に、出力準備信号ＯＰに基づき、これがノーマルアドレ
スの場合はノーマルカラム選択信号ＮＣＳＬがレベル
“Ｈ”となり、スペアアドレスの場合はスペアカラム選
択信号ＳＣＳＬがレベル“Ｈ”となる。一方、図５
（Ｆ）に示すように、時刻ｔ３に、クロックＣＬＫがレ
ベル“Ｌ”からレベル“Ｈ”になると、同期式カウンタ
７からの出力準備信号ＯＰのアドレス、つまり次のアド
レスＡＤ２が確定する。さらに、クロックＣＬＫがレベ
ル“Ｌ”からレベル“Ｈ”になるのに伴い、図５（Ｋ）
に示すように時刻ｔ３１で図４のノードＮ１３に与えら
れるプリチャージ信号が作られる。これにより、同期式
カウンタ７より出力される出力準備信号ＯＰのアドレス
ＡＤ２が、ノーマルアドレスかあるいはスペアアドレス
かの判定が、スペアデコーダ２により行なわれ、同図
（Ｌ）に示すように、スペア／ノーマル判定信号ＳＮＪ
が出力される。

【００２５】次に、時刻ｔ４で、システムクロックＳＣ
ＬＫが立ち上がると次のサイクルに入り、内部クロック
ＩＣＬＫが立ち上がり、これに伴い時刻ｔ４１でクロッ
クＣＬＫがレベル“Ｈ”からレベル“Ｌ”に遷移する。
これに伴い、同期式カウンタ７からのカウンタ出力信号
ＣＯは次のアドレスＡＤ２を出力する。これに先立つ時
刻ｔ３の時点で、つまりクロックＣＬＫがレベル“Ｌ”
からレベル“Ｈ”になった時点で、同期式カウンタ７か
らの出力準備信号ＯＰは、次のアドレスＡＤ２を出力し
ている。従って、スペアデコーダ２は、同図（Ｋ）に示
す時刻ｔ３１の時点で、レベル“Ｌ”となるプリチャー
ジ信号に基づき、同図（Ｌ）に示すように、スペア／ノ
ーマル判定信号ＳＮＪを出力している。このため、同期
式カウンタ７から時刻ｔ４のカウンタ出力信号ＣＯで、
アドレスＡＤ２が確定する。この時点では、このアドレ
スがノーマルアドレスかあるいはスペアアドレスかの判
定は終了している。そして、時刻ｔ５の時点、つまりク
ロックＣＬＫがレベル“Ｌ”からレベル“Ｈ”になった
時点で、同図（Ｍ）、（Ｎ）に示すように、ノーマルカ
ラム選択信号ＮＣＳＬまたはスペアカラム選択信号ＳＣ
ＳＬが出力される。

【００２６】さて、図５（Ｋ）に示すスペア／ノーマル
判定信号ＳＮＪを作るためのプリチャージ信号は、通常
状態では、同期式カウンタ７を駆動するクロックＣＬＫ
がレベル“Ｌ”からレベル“Ｈ”に変化する状態を受け
て作られる。しかし、最初は、カラムアドレス確定基準
信号ＲＷＬがレベル“Ｌ”からレベル“Ｈ”になったこ
とを条件として作られる。これは、カラムアドレス確定
基準信号ＲＷＬが与えられ、カラムアドレスバッファ６
から同期式カウンタ７に最初にカラムアドレスが与えら
れたときのアドレスが、ノーマルアドレスであるかある
いはスペアアドレスであるかを判定するためである。つ
まり、第１番目のサイクルでのスペア／ノーマル判定信
号ＳＮＪを作るためである。

【００２７】図６は、本発明の他の実施例の半導体記憶
装置のブロック図である。図６において、デコーダ４６
はチップイネーブル信号ＣＥにより確定するロウアドレ
スＲＡに基づいて、メモリルのアレイを選択するアレイ
選択信号ＡＳを発生する。スペアアドレス発生回路４７
は、デコーダ４６からのアレイ選択信号ＡＳに基づい
て、スペアアドレスＳＡとスペアアドレス使用信号ＳＵ
を発生する。ラッチ部４８は、スペアアドレス発生回路
４７からの信号をラッチする。比較回路４９は、同期式
カウンタ７からの出力準備信号ＯＰとラッチ部４８から
のスペアアドレスとを比較する。スペア／ノーマル判定
信号発生回路５０は、比較回路４９からの比較結果とラ
ッチ部４８からのスペアアドレス使用信号ＳＵとを受け
て、スペアアドレスＳＡを使用するかあるいはノーマル
アドレスを使用するかの、スペア／ノーマル判定信号Ｓ
ＮＪを発生する。

【００２８】以上のような構成において、次にその動作
を説明する。

【００２９】チップイネーブル信号ＣＥによりロウアド
レスＲＡが確定する。これをデコーダ４６によりデコー
ドすることにより、どのセルアレイが選択されるかが決
定される。これを示すのが、デコーダ４６から出力され
るアレイ選択信号ＡＳである。このアレイ選択信号ＡＳ
は、チップイネーブル信号ＣＥがレベル“Ｈ”に遷移し
てロウアドレスＲＡを確定した時点で、発生する。この
信号ＡＳによって選択されるセルアレイに対するスペア
アドレスＳＡおよびスペアアドレス使用信号ＳＵを、ス
ペアアドレス発生回路４７により、発生する。ここでス
ペアアドレスＳＡとは、当該アレイにおける不良アドレ
スであり、ヒューズカット等により信号として発生され
る。また、スペアアドレス使用信号ＳＵは、発生したス
ペアアドレスＳＡと同期式カウンタ７からの出力準備信
号ＯＰとが一致した場合に、スペアアドレスＳＡに置き
換えるかどうかの判定に用いる。この信号ＳＵは、不良
アドレスをスペアアドレスに置き換える必要のない場合
にも、スペアアドレス発生回路４７からは何らかのアド
レスが出力されており、同期式カウンタ７からの出力準
備信号ＯＰがたまたまこのアドレスと一致してしまった
場合に不必要なスペアアドレスＳＡへの置き換えを避け
るためのものである。そして、スペアアドレス使用信号
ＳＵがスペアアドレスＳＡを使用することを示し、且つ
同時に同期式カウンタ７からの出力準備信号ＯＰがスペ
アアドレスＳＡに一致した時のみ、スペアアドレスＳＡ
への置き換えを行なう。これにより、スペアカラムに不
良が存在して、スペアアドレスＳＡへの置き換えを行な
ってはならないような場合の不正な置き換えを防止する
ことができる。

【００３０】ラッチ部４８は、スペアアドレス発生回路
４７で発生したスペアアドレスＳＡおよびスペアアドレ
ス使用信号ＳＵを、必要な時間だけラッチする。そし
て、比較回路４９は、ラッチ部４８にラッチされたスペ
アアドレスＳＡと同期式カウンタ７から出力される出力
準備信号ＯＰのアドレスとを比較する。その比較結果
は、スペア／ノーマル判定信号発生回路５０に出力され
る。なお、カラムアドレスバッファ６から、同期式カウ
ンタ７に、アドレスを読み込んだ直後の第１番目のサイ
クルにおいては、カラムアドレス確定基準信号ＲＷＬが
レベル“Ｈ”になったことを条件として、カラムアドレ
スバッファ６からのカラムアドレスを、同期式カウンタ
７の出力準備信号ＯＰを出力するためのノードに取り込
む。これにより、事前にスペア／ノーマルの判定を実施
することができる。また、同期式カウンタ７が動作を開
始した２番目のサイクル以降は、図３のノードＮ６また
はＮ７の信号を用いることにより、事前に次のアドレス
を示す出力準備信号ＯＰを得ることができる。そして、
同期式カウンタ７からの出力準備信号ＯＰと、ラッチ部
４８からのスペアアドレスＳＡとを、比較回路４９にて
比較する。これにより、同期式カウンタ７からのノーマ
ルアドレスと、これに置き換えるべきスペアアドレスの
いずれを使用すべきかの判定が可能となる。

【００３１】比較回路４９における比較の結果、スペア
アドレスＳＡが出力準備信号ＯＰと一致し且つスペアア
ドレス使用信号ＳＵがスペアアドレスの使用を示してい
る時にのみ、スペア／ノーマル判定信号発生回路５０
は、必要なタイミングで、スペアアドレスを使用するこ
とを示す信号を、スペア／ノーマル判定信号ＳＮＪとし
て出力する。これに対して、スペアアドレスＳＡが出力
準備信号ＯＰと一致していなかった場合は、スペア／ノ
ーマル判定信号発生回路５０は、ノーマルアドレスを使
用することを示す信号を、スペア／ノーマル判定信号Ｓ
ＮＪとして、出力する。

【００３２】さて、スペア／ノーマル判定信号ＳＮＪが
ノーマルアドレスの使用を示している場合は、ノーマル
セレクタ４は、同期式カウンタ７からのカウンタ出力信
号ＣＯに応じて、ノーマルカラム選択信号ＮＣＳＬを出
力し、スペアセレクタ３はスペアカラム選択信号ＳＣＳ
Ｌを出力しない。一方、スペア／ノーマル判定信号ＳＮ
Ｊがスペアアドレスを示している場合は、ノーマルセレ
クタ４はノーマルカラム選択信号ＮＣＳＬを出力せず、
スペアセレクタ３からスペアカラム選択信号ＳＣＳＬが
出力される。

【００３３】図６におけるスペアアドレス発生回路４７
の具体的構成例を、図７に示す。図７において、ノード
Ｎａは充電用のＰ型ＭＯＳトランジスタ２６〜２９のゲ
ートに接続され、ノードＮｂは放電用のＮ型ＭＯＳトラ
ンジスタ３０のゲートに接続される。Ｐ型ＭＯＳトラン
ジスタ２６〜２９のドレインにはヒューズ３６〜３９が
接続され、ヒューズ３６〜３９の他端はＮ型ＭＯＳトラ
ンジスタ３０のドレインに接続される。なお、スペアア
ドレスＳＡはＰ型ＭＯＳトランジスタ２６〜２８のドレ
インから導出され、スペアアドレス使用信号ＳＵはＰ型
ＭＯＳトランジスタ２９のドレインから導出される。

【００３４】図７の構成の動作を図８のタイミングチャ
ートに従って説明する。ちなみに、図８（Ａ）はアレイ
選択信号ＡＳ、同図（Ｂ）はノードＮａの状態、同図
（Ｃ）はノードＮｂの状態、同図（Ｄ）はスペアアドレ
スＳＡ、スペアアドレス使用信号ＳＵの出力状態をそれ
ぞれ示すものである。最初、ノードＮａもノードＮｂも
レベル“Ｌ”となっており、スペアアドレスＳＡとスペ
アアドレス使用信号ＳＵのノードはレベル“Ｈ”に充電
されている。アレイ選択信号ＡＳが入力されると、選択
されたアレイに対応するヒューズ３６〜３９に対応する
Ｐ型ＭＯＳトランジスタ２６〜２９のゲートにつながる
ノードＮａをレベル“Ｈ”とする。続いて、Ｎ型ＭＯＳ
トランジスタ３０のゲートにつながるノードＮｂをレベ
ル“Ｈ”とする。その結果、ヒューズ３６〜３９のう
ち、カットされているものに対応するＰ型ＭＯＳトラン
ジスタ２６〜２９のドレインは放電されず、カットされ
ていないものに対応するＰ型ＭＯＳトランジスタ２６〜
２９のドレインは放電される。従って、スペアアドレス
ＳＡとスペアアドレス使用信号ＳＵは、ヒューズ３６〜
３９のカットの状態に応じた組み合わせで出力される。
ちなみに、ノードＮａをレベル“Ｈ”にするタイミング
とノードＮｂをレベル“Ｈ”にするタイミングとをずら
すことにより貫通電流の発生を防止することができる。

【００３５】ちなみに、図４の構成では、ノードＮ１３
をゲートとするＰ型ＭＯＳトランジスタ１５による充電
（プリチャージ）時には、ノードＮ８〜Ｎ１２の入力が
スペアアドレスでない場合に常に貫通電流が流れてい
た。これに対して、図７の構成では貫通電流を防止でき
るという利点がある。また、図４の構成では、スペアデ
コーダ２に入力するＮ個のアドレスラインに対して２Ｎ
個のヒューズが必要であった。これに対して、図７の構
成では（Ｎ＋１）個のヒューズでよい。このため、（Ｎ
−１）個のヒューズが節約できる。メモリチップ上でヒ
ューズの占めるチップ面積は大きい。このため、これに
よりチップ面積が削減され、製造コストを低減すること
ができる。また、使用できるヒューズの数を増やすこと
もできる。増した場合は、不良セルの救済率を向上でき
るので、半導体記憶装置の歩留まりが向上する。また、
シリアスアクセスにおいては、図４では、各サイクルご
とにヒューズを使用してスペア／ノーマルの判定のため
に貫通電流を流している。これに対して、図７の構成で
は、１つのロウアドレスに対してヒューズを使用するの
は１回であり、貫通電流も流れないので、電流の消費を
大幅に低減することができる。

【００３６】なお、図７では、トランジスタ３０を１つ
として各ビットで共通に使用している。しかし、トラン
ジスタ３０を各ビット毎に設けることもできる。この場
合において、各ビットの各トランジスタ３０のソースと
低圧側電源との間にそれぞれヒューズ３６〜３９を設け
ることもできる。この場合にも、図７と同様の機能が得
られる。

【００３７】なお、図９は、図６の構成におけるスペア
アドレス発生回路の他の例を示す回路構成図である。図
９において示すように、ノードＮａはＰ型ＭＯＳトラン
ジスタ３１のゲートに接続され、ノードＮｂはＮ型ＭＯ
Ｓトランジスタ３２〜３５のゲートに接続される。Ｐ型
ＭＯＳトランジスタ３１のドレインにはヒューズ３６〜
３９が接続され、各ヒューズ３６〜３９にはＮ型ＭＯＳ
トランジスタ３２〜３５のドレインが接続される。な
お、Ｎ型ＭＯＳトランジスタ３２〜３４のドレインから
はスペアアドレスＳＡが出力され、Ｎ型ＭＯＳトランジ
スタ３５のドレインからはスペアアドレス使用信号ＳＵ
が出力される。

【００３８】図９の構成の動作を図１０のタイミングチ
ャートに従って説明する。ちなみに、図１０（Ａ）はア
レイ選択信号ＡＳ、同図（Ｂ）はノードＮａの状態、同
図（Ｃ）はノードＮｂの状態、同図（Ｄ）はスペアアド
レスＳＡ、スペアアドレス使用信号ＳＵの出力状態をそ
れぞれ示すものである。最初、ノードＮａもノードＮｂ
もレベル“Ｈ”となっており、スペアアドレスＳＡとス
ペアアドレス使用信号ＳＵのノードはレベル“Ｌ”に放
電されている。アレイ選択信号ＡＳが入力されると、選
択されたアレイに対応するヒューズ３６〜３９に対応す
るＮ型ＭＯＳトランジスタ３２〜３５のゲートにつなが
るノードＮｂをレベル“Ｌ”とし、続いてＰ型ＭＯＳト
ランジスタ３１のゲートにつながるノードＮａをレベル
“Ｌ”とする。その結果、ヒューズ３６〜３９のうち、
カットされているものに対応するＮ型ＭＯＳトランジス
タ３２〜３５のドレインは充電されず、カットされてい
ないものに対応するＰ型ＭＯＳトランジスタ２６〜２９
のドレインは充電される。従って、スペアアドレスＳＡ
とスペアアドレス使用信号ＳＵは、ヒューズ３６〜３９
のカットの状態に応じた組み合わせで出力される。ちな
みに、ノードＮｂをレベル“Ｌ”にするタイミングとノ
ードＮａをレベル“Ｌ”にするタイミングとをずらすこ
とにより、貫通電流の発生を防止することができる。ち
なみに、図９の構成では、図７の構成と異なり、ヒュー
ズカットについて逆の信号を準備する必要がある。

【００３９】なお、図９では、トランジスタ３１を１つ
として各ビットで共通に使用している。しかし、トラン
ジスタ３１を各ビット毎に設けることもできる。この場
合において、高圧側電源と各ビットの各トランジスタ３
１のソースとの間にヒューズ３６〜３９を設けることも
できる。この場合にも、図９と同様の機能が得られる。

【００４０】ちなみに、図７、図９からわかるように、
スペアアドレスＳＡおよびスペアアドレス使用信号ＳＵ
のノードのうち、ヒューズカットされているものは、フ
ローティングとなる。このフローティング状態による信
号の不確定を避けるため、ノードＮａ、ノードＮｂへの
信号により得られたスペアアドレスＳＡおよびスペアア
ドレス使用信号ＳＵを、ラッチ部４８にラッチしてお
く。そして、ラッチ部４８においてラッチしたスペアア
ドレスＳＡを比較回路４９に入力し、スペアアドレス使
用信号ＳＵをスペア／ノーマル判定信号発生回路５０に
入力する。

【００４１】図１２は、ラッチ部４８および比較回路４
９の詳細な構成を示す回路ブロック図である。図１２に
おいて示すように、クロックドインバータ５１とインバ
ータ５２は、スペアアドレスＳＡを保持する機能を実現
している。ラッチ部４８にラッチされたスペアアドレス
ＳＡと、同期式カウンタ７からの出力準備信号ＯＰの各
ビットとは、共に、ナンド回路５３とノア回路５４に入
力される。ノア回路５４の出力はインバータ回路５５に
より反転されてナンド回路５６に入力され、ナンド回路
５３の出力はそのままナンド回路５６に入力される。

【００４２】以上のような構成において、ナンド回路５
３と、ノア回路５４と、インバータ回路５５と、ナンド
回路５６とが排他的論理和回路を構成しており、スペア
アドレスＳＡと出力準備信号ＯＰとが一致していると、
ナンド回路５６から、一致信号を、レベル“Ｈ”で出力
する。

【００４３】図１３は、ラッチ部４８および比較回路４
９の詳細な構成の他の例を示す回路ブロック図であり、
ノア回路５４とインバータ回路５５の直列回路を、オア
回路５７で、置き換えた構成を示しており、その作用は
図１２の構成と同じである。

【００４４】図１４は、ラッチ部４８および比較回路４
９の詳細な構成の別の例を示す回路ブロック図である。
図１４に示すように、出力準備信号ＯＰのビットは、Ｐ
型ＭＯＳトランジスタ５８とＮ型ＭＯＳトランジスタ５
９のゲートとに与えられる。一方、スペアアドレスＳＡ
は、ラッチ部４８でラッチされた反転のビットがＮ型Ｍ
ＯＳトランジスタ６１のゲートに入力され、ラッチ部４
８でラッチされた非反転のビットがＰ型ＭＯＳトランジ
スタ６０のゲートに入力される。

【００４５】以上のような構成において、スペアアドレ
スＳＡがレベル“Ｌ”の場合はＰ型ＭＯＳトランジスタ
６０とＮ型ＭＯＳトランジスタ６１が共にオンして出力
準備信号ＯＰをそのまま比較結果として出力する。つま
り、出力準備信号ＯＰがレベル“Ｌ”ならレベル“Ｌ”
を、出力準備信号ＯＰがレベル“Ｈ”ならばレベル
“Ｈ”を出力する。なお、出力準備信号ＯＰがレベル
“Ｈ”の場合はＮ型ＭＯＳトランジスタ５９がオンで、
Ｐ型ＭＯＳトランジスタ５８がオフであるが、この場
合、Ｎ型ＭＯＳトランジスタ５９を通じてレベル“Ｈ”
が判定結果に出力され、出力準備信号ＯＰがレベル
“Ｌ”の場合はＮ型ＭＯＳトランジスタ５９がオフで、
Ｐ型ＭＯＳトランジスタ５８がオンであるが、この場
合、Ｐ型ＭＯＳトランジスタ５８を通じてレベル“Ｌ”
が判定結果に出力される。これに対して、スペアアドレ
スＳＡがレベル“Ｈ”の場合は、Ｐ型ＭＯＳトランジス
タ６０とＮ型ＭＯＳトランジスタ６１が共にオフする。
なお、出力準備信号ＯＰがレベル“Ｈ”の場合は、Ｎ型
ＭＯＳトランジスタ５９がオンで、Ｐ型ＭＯＳトランジ
スタ５８がオフである。この場合、Ｎ型ＭＯＳトランジ
スタ５９を通じてレベル“Ｌ”が判定結果に出力され、
出力準備信号ＯＰがレベル“Ｌ”の場合はＮ型ＭＯＳト
ランジスタ５９がオフで、Ｐ型ＭＯＳトランジスタ５８
がオンであるが、この場合、Ｐ型ＭＯＳトランジスタ５
８を通じてレベル“Ｈ”が判定結果に出力される。つま
り、出力準備信号ＯＰとスペアアドレスＳＡが一致して
いる場合にはレベル“Ｌ”が、不一致の場合はレベル
“Ｈ”が比較結果として出力されることになる。

【００４６】図１５は、ラッチ部４８および比較回路４
９の詳細な構成の更に別の例を示す回路ブロック図であ
る。図１５において示すように、出力準備信号ＯＰのビ
ットは、Ｐ型ＭＯＳトランジスタ５８とＮ型ＭＯＳトラ
ンジスタ５９のそれぞれのゲートに与えられる。一方、
スペアアドレスＳＡは、ラッチ部４８でラッチされた反
転のビットがＰ型ＭＯＳトランジスタ６０のゲートに入
力され、ラッチ部４８でラッチされた非反転のビットが
Ｎ型ＭＯＳトランジスタ６１のゲートに入力される。

【００４７】以上のような構成において、スペアアドレ
スＳＡがレベル“Ｈ”の場合は、Ｐ型ＭＯＳトランジス
タ６０とＮ型ＭＯＳトランジスタ６１とが共にオンし
て、出力準備信号ＯＰをそのまま比較結果として出力す
る。つまり、出力準備信号ＯＰがレベル“Ｈ”ならレベ
ル“Ｈ”を、出力準備信号ＯＰがレベル“Ｌ”ならばレ
ベル“Ｌ”を出力する。なお、出力準備信号ＯＰがレベ
ル“Ｈ”の場合は、Ｎ型ＭＯＳトランジスタ５９がオン
で、Ｐ型ＭＯＳトランジスタ５８がオフである。この場
合、Ｎ型ＭＯＳトランジスタ５９を通じて、レベル
“Ｈ”が判定結果に出力される。出力準備信号ＯＰがレ
ベル“Ｌ”の場合は、Ｎ型ＭＯＳトランジスタ５９がオ
フで、Ｐ型ＭＯＳトランジスタ５８がオンである。この
場合、Ｐ型ＭＯＳトランジスタ５８を通じて、レベル
“Ｌ”が判定結果に出力される。これに対して、スペア
アドレスＳＡがレベル“Ｌ”の場合は、Ｐ型ＭＯＳトラ
ンジスタ６０とＮ型ＭＯＳトランジスタ６１とが共にオ
フする。なお、出力準備信号ＯＰがレベル“Ｈ”の場合
はＮ型ＭＯＳトランジスタ５９がオンで、Ｐ型ＭＯＳト
ランジスタ５８がオフである。この場合、Ｎ型ＭＯＳト
ランジスタ５９を通じて、レベル“Ｌ”が判定結果に出
力される。出力準備信号ＯＰがレベル“Ｌ”の場合は、
Ｎ型ＭＯＳトランジスタ５９がオフで、Ｐ型ＭＯＳトラ
ンジスタ５８がオンである。この場合、Ｐ型ＭＯＳトラ
ンジスタ５８を通じて、レベル“Ｈ”が判定結果に出力
される。つまり、出力準備信号ＯＰとスペアアドレスＳ
Ａが一致している場合にはレベル“Ｈ”が、不一致の場
合はレベル“Ｌ”が、比較結果として、出力されること
になる。

【００４８】以上の動作を順を追って示したのが図１１
のタイミングチャートである。図１１において、（Ａ）
は外部から動作タイミングを定めるべく与えられるシス
テムクロックＳＣＬＫ、（Ｂ）はこのメモリチップを選
択するチップイネーブル信号ＣＥ、（Ｃ）はカラムアド
レスを確定するタイミングの基準となるカラムアドレス
確定基準信号ＲＷＬ、（Ｄ）はこのメモリセルに与えら
れるロウアドレスＲＡおよびカラムアドレスＣＡ、
（Ｅ）は同期式カウンタ７の動作の基準となる内部クロ
ックＩＣＬＫ、（Ｆ）は内部クロックＩＣＬＫに基づい
て作られる同期式カウンタ７の駆動信号であるクロック
ＣＬＫ、（Ｇ）は同期式カウンタ７の出力信号であるカ
ウンタ出力信号ＣＯ、（Ｈ）はカウンタ出力信号ＣＯに
先立って同期式カウンタ７から出力される出力準備信号
ＯＰ、（Ｉ）はデコーダ４６からスペアアドレス発生回
路４７に与えられるアレイ選択信号ＡＳ、（Ｊ）はスペ
アアドレス発生回路４７から出力されラッチ部４８に与
えられるスペアアドレスＳＡおよびスペアアドレス使用
信号ＳＵ、（Ｋ）はラッチ部４８にラッチされ出力され
るスペアアドレスＳＡおよびスペアアドレス使用信号Ｓ
Ｕ、（Ｌ）はスペアセレクタ３、ノーマルセレクタ４の
駆動信号、（Ｍ）は比較回路４９の比較結果出力、
（Ｎ）はスペア／ノーマル判定信号発生回路５０から出
力されるスペア／ノーマル判定信号ＳＮＪ、（Ｏ）はノ
ーマルセレクタ４から出力されるノーマルカラム選択信
号ＮＣＳＬ、（Ｐ）はスペアセレクタ３から出力される
スペアカラム選択信号ＳＣＳＬを、それぞれ示すもので
ある。

【００４９】同図（Ｂ）に示すように、時刻ｔ０におい
て、当該メモリチップを選択するチップイネーブル信号
ＣＥが入力されると、これに基づき、同図（Ｉ）に示す
ように、デコーダ４６からスペアアドレス発生回路４７
に対して、アレイ選択信号ＡＳが出力される。その結
果、同図（Ｊ）に示すように、時刻ｔ０１でスペアアド
レス発生回路４７からスペアアドレスＳＡおよびスペア
アドレス使用信号ＳＵが出力される。更に、同図（Ｋ）
に示すように、時刻ｔ０２で、これらの信号がラッチ部
４８にラッチされ出力される。

【００５０】次に、同図（Ｃ）に示すように、時刻ｔ１
で、カラムアドレスを確定するタイミングの基準となる
カラムアドレス確定基準信号ＲＷＬが与えられる。つま
り、チップイネーブル信号ＣＥがレベル“Ｌ”からレベ
ル“Ｈ”に変化することによりロウアドレスが確定し、
カラムアドレス確定基準信号ＲＷＬレベルが“Ｈ”に変
化することによりカラムアドレスが確定することにな
る。そして、次にくる最初のシステムクロックＳＣＬＫ
の立ち上がりの時刻ｔ２より最初の１サイクルが始ま
る。そして、システムクロックＳＣＬＫの立ち上り毎
に、順次のサイクルに移行する。

【００５１】さて、カラムアドレス確定基準信号ＲＷＬ
がレベル“Ｈ”になった後で、システムクロックＳＣＬ
Ｋに同期した内部クロックＩＣＬＫを発生させる。そし
て、この内部クロックＩＣＬＫの立ち上がり時刻ｔ２を
利用して、時刻ｔ２１に、立ち下がる、同期式カウンタ
７を駆動するクロックＣＬＫを作る。そして、カラムア
ドレス確定基準信号ＲＷＬをレベル“Ｈ”へと変化させ
た時刻ｔ１に、カラムアドレス確定基準信号ＲＷＬに基
づいて、同期式カウンタ７の出力準備ノードに、カラム
アドレスバッファ６からのカラムアドレスを取り込む。
このアドレスＡＤ１は、図３において、ノードＮ３、ノ
ードＮ６に伝達され、図５（Ｈ）に示すように、同期式
カウンタ７から出力準備信号ＯＰとして出力される。そ
して、直ちに、同図（Ｇ）に示すように、カウンタ出力
信号ＣＯとしても送出される。これにより、同期式カウ
ンタ７より出力される出力準備信号ＯＰのアドレスが、
ノーマルアドレスかあるいはスペアアドレスかの判定
が、比較回路４９により行なわれる。そして、同図
（Ｍ）に示すように、比較結果が得られ、スペア／ノー
マル判定信号発生回路５０に与えられる。そして、同図
（Ｎ）に示すように、スペア／ノーマル判定信号発生回
路５０からは、比較回路４９からの比較結果と、スペア
アドレス発生回路４７からのスペアアドレス使用信号Ｓ
Ｕとに基づいて、スペア／ノーマル判定信号ＳＮＪが出
力される。

【００５２】次に、図１１（Ｆ）に示すように、時刻ｔ
３にクロックＣＬＫがレベル“Ｌ”からレベル“Ｈ”に
なると、同図（Ｌ）に示すように、スペアセレクタ３、
ノーマルセレクタ４において、スペア／ノーマル判定信
号ＳＮＪを確定する信号が出力される。その結果、同図
（Ｏ）、（Ｐ）に示すように、出力準備信号ＯＰに基づ
き、これがノーマルアドレスの場合はノーマルカラム選
択信号ＮＣＳＬがレベル“Ｈ”となり、スペアアドレス
の場合はスペアカラム選択信号ＳＣＳＬがレベル“Ｈ”
となる。

【００５３】一方、図１１（Ｆ）に示すように、時刻ｔ
３にクロックＣＬＫがレベル“Ｌ”からレベル“Ｈ”に
なると、同期式カウンタ７からの出力準備信号ＯＰのア
ドレス、つまり次のアドレスＡＤ２が確定する。これに
より同期式カウンタ７より出力される出力準備信号ＯＰ
のアドレスＡＤ２が、ノーマルアドレスかあるいはスペ
アアドレスかの判定が、比較回路４９とスペア／ノーマ
ル判定信号発生回路５０とにより行なわれ、同図（Ｎ）
に示すように、スペア／ノーマル判定信号ＳＮＪが出力
されることになる。

【００５４】次に、時刻ｔ４でシステムクロックＳＣＬ
Ｋが立ち上がると、次のサイクルに入り、内部クロック
ＩＣＬＫが立ち上がり、これに伴い同図（Ｆ）に示すよ
うに、時刻ｔ４１でクロックＣＬＫがレベル“Ｈ”から
レベル“Ｌ”に遷移する。これに伴い、同期式カウンタ
７からのカウンタ出力信号ＣＯは、次のアドレスＡＤ２
を出力する。これに先立つ時刻ｔ３の時点で、つまり、
クロックＣＬＫがレベル“Ｌ”からレベル“Ｈ”になっ
た時点で、同期式カウンタ７からの出力準備信号ＯＰは
次のアドレスＡＤ２を出力している。従って、スペア／
ノーマル判定信号発生回路５０は、同図（Ｎ）に示す時
刻ｔ３１の時点で、スペア／ノーマル判定信号ＳＮＪを
出力している。このため、同期式カウンタ７から時刻ｔ
４に基づくカウンタ出力信号ＣＯがアドレスＡＤ２が確
定した時点では、このアドレスがノーマルアドレスかあ
るいはスペアアドレスかの判定は終了している。そし
て、時刻ｔ５の時点で、クロックＣＬＫがレベル“Ｌ”
からレベル“Ｈ”になった時点で、同図（Ｏ）、（Ｐ）
に示すように、ノーマルカラム選択信号ＮＣＳＬまたは
スペアカラム選択信号ＳＣＳＬが出力される。

【００５５】図１６は、図６の構成の詳細な構成例を示
すブロック図であり、４ＭのＤＲＡＭを１６個のセルア
レイに分割した構成を例示しており、チップ全体の半分
におけるスペアとノーマルの判別を行なっている。同図
１６において示すように、比較回路前段部４９１と比較
回路後段部４９２とは、両方で、図６の比較回路４９の
機能を実現する。

【００５６】同図１６の構成において、２系統のロウア
ドレスＲＡにより、図では２つ、チップ全体では４つの
セルアレイが選択される。そして、各アレイに１つづつ
スペアアドレス発生回路４７が設けられており、スペア
アドレスＳＡ１〜ＳＡ９とスペアアドレス使用信号ＳＵ
を発生する。そして、比較回路前段部４９１による比較
結果に、比較回路後段部４９２によるスペアアドレス使
用信号ＳＵを加味した判別による比較結果を、スペア／
ノーマル判定信号発生回路５０に出力する。その結果、
スペア／ノーマル判定信号発生回路５０から、スペア／
ノーマル判定信号ＳＮＪを得ることができる。ちなみ
に、図１６の構成の場合、スペアアドレス発生回路４７
に必要な全ヒューズの数は１６０個となる。

【００５７】図１７は、図６の構成の詳細な構成の他の
例を示すブロック図であり、図１６と同様に４ＭのＤＲ
ＡＭを１６個のセルアレイに分割した構成を例示してお
り、チップ全体の半分におけるスペアとノーマルの判別
を行なっている。同図において示すように、比較回路前
段部４９１と比較回路後段部４９２とは、両方で、図６
の比較回路４９の機能を実現する。

【００５８】同図１７の構成において、２系統のロウア
ドレスＲＡにより、図では２つ、チップ全体では４つの
セルアレイが選択される。そして、２つのアレイに共通
のスペアアドレス発生回路４７が２つづつあり、スペア
アドレスＳＡ１〜ＳＡ９とスペアアドレス使用信号ＳＵ
を発生する。そして、比較回路前段部４９１による比較
結果に、比較回路後段部４９２によるスペアアドレス使
用信号ＳＵを加味した判別による比較結果を、スペア／
ノーマル判定信号発生回路５０に出力する。その結果、
スペア／ノーマル判定信号発生回路５０から、スペア／
ノーマル判定信号ＳＮＪを得ることができる。ちなみ
に、図１７の構成の場合、スペアアドレス発生回路４７
に必要な全ヒューズの数は１４４個となる。

【００５９】図１６、図１７の構成は、複数（この場合
は４つ）のスペアアドレス発生回路４７に対して、各１
つのラッチ部４８、比較回路４９、スペア／ノーマル判
定信号発生回路５０を共有している。このために、ラッ
チ部４８、比較回路４９、スペア／ノーマル判定信号発
生回路５０の半導体チップ上に占める面積を削減するこ
とができる効果がある。

【００６０】図１８、図１９は、スペアアドレス発生回
路４７の別の例および更に別の例を示す回路構成図であ
る。図１８、図１９において示すように、図１８の構成
では、スペアアドレス発生回路４７において、スペアア
ドレスＳＡを発生するノードのそれぞれに、ノードＮｃ
がゲート入力されるＮ型ＭＯＳトランジスタ６２〜６５
を設けている。図１９の構成では、ノードＮｃがゲート
入力されるＮ型ＭＯＳトランジスタ６２〜６５と、ノー
ドＮｄをゲート入力されるＮ型ＭＯＳトランジスタ６６
〜６９とを並列接続してある。

【００６１】以上のような構成において、図１６、図１
７に示すように、複数のスペアアドレス発生回路４７に
ついて、各１つのラッチ部４８、比較回路４９、スペア
／ノーマル判定信号発生回路５０を共有化する場合、ス
ペアアドレスＳＡを送出するに当たって、他のスペアア
ドレス発生回路４７のノードを、Ｎ型ＭＯＳトランジス
タ６２〜６５、及びＮ型ＭＯＳトランジスタ６６〜６９
により切り放すことにより、ノードの容量の低減が可能
となる。その結果、スペアアドレス発生回路４７から、
スペアアドレスＳＡおよびスペアアドレス使用信号ＳＵ
を送出する場合の、容量の影響を低減することが可能と
なり、動作の高速化が可能となる。

【００６２】図２０は、４Ｍビットを１６アレイに分割
したメモリにおけるスペア／ノーマル判定回路の数、ス
ペアカラム数と、不良セルの救済率と、使用するヒュー
ズの数の関係について、従来の構成を含めて５つの場合
に付いて示した図表である。なお、救済率については、
不良箇所数が２アレイ当たり、１個の場合と、２個の場
合と、３個の場合とについて示している。

【００６３】図２０からも明らかなように、従来の構成
に比べて同じ不良セルの救済率を得るために必要なヒュ
ーズの数は、従来が１１２個である。これに対して、本
発明では６４個であり、その数を大幅に低減することが
可能である。一方、従来と同じくヒューズの数を１１２
個とすると、救済率を大幅に向上することが可能とな
る。

【００６４】なお、ノーマルアドレスが確定する前のサ
イクルにおいて、スペア／ノーマル判別を行なう方式
は、パイプライン方式のファストページモードのライト
サイクルにおいても適用できる。この場合、アドレスを
取り込むサイクルの次のサイクルにおいて、そのアドレ
スに相当するカラム選択信号を選択する。従って、カラ
ムアドレスバッファから入力されるアドレスをスペア／
ノーマル判別に用いれば、カラム選択信号を選択するサ
イクルより前のサイクルにおいて、スペア／ノーマル判
別を行なうことが可能であり、アクセスの高速化を実現
することができる。

【００６５】

【発明の効果】以上述べたように、この発明の半導体記
憶装置は、メモリの不良セルを救済するためのスペアカ
ラムアドレスを、ノーマルカラムアドレスが確定するよ
りも前に判断するようにしたので、メモリアクセスの高
速化を計ることが可能なばかりでなく、ヒューズ数の低
減や回路の共有化に伴う回路規模の縮小が可能である。

【図面の簡単な説明】

【図１】発明の一実施例に係る半導体記憶装置のブロッ
ク図である。

【図２】図１の構成の具体的な構成例を示すブロック図
である。

【図３】図２の構成における同期式カウンタの１段分の
構成を示す部分回路ブロック図である。

【図４】図２の構成におけるスペアデコーダの構成の一
例を示す回路構成図である。

【図５】図２の構成の動作を説明するタイミングチャー
トである。

【図６】本発明の他の実施例に係る半導体記憶装置のブ
ロック図である。

【図７】図６の構成におけるスペアアドレス発生回路の
構成の一例を示す回路構成図である。

【図８】図７の構成の動作を説明するタイミングチャー
トである。

【図９】図６の構成におけるスペアアドレス発生回路の
構成の他の例を示す回路構成図である。

【図１０】図９の構成の動作を説明するタイミングチャ
ートである。

【図１１】図６の構成の動作を説明するタイミングチャ
ートである。

【図１２】図６のラッチ部４８と比較回路４９の構成の
一例を示す回路ブロック図である。

【図１３】図６のラッチ部４８と比較回路４９の構成の
他の例を示す回路ブロック図である。

【図１４】図６のラッチ部４８と比較回路４９の構成の
別の例を示す回路ブロック図である。

【図１５】図６のラッチ部４８と比較回路４９の構成の
更に別の例を示す回路ブロック図である。

【図１６】図６の構成の詳細な構成の例を示すブロック
図である。

【図１７】図６の構成の詳細な構成の他の例を示すブロ
ック図である。

【図１８】図６のスペアアドレス発生回路の構成の別の
例を示す回路構成図である。

【図１９】図６のスペアアドレス発生回路の構成の更に
別の例を示す回路構成図である。

【図２０】本発明の半導体記憶装置におけるスペア／ノ
ーマル判定回路の数、スペアカラム数と、不良セルの救
済率と、使用するヒューズの数の関係について、従来の
構成を含めて５つの場合に付いて示した図表である。

【図２１】従来の半導体記憶装置のブロック図である。

【符号の説明】１カウンタ２スペアデコーダ３スペアセレクタ４ノーマルセレクタ５スペア／ノーマル判定回路６カラムアドレスバッファ７同期式カウンタ８、１１、５３、５６ナンド回路９、５７オア回路１０、５５インバータ回路１２、１３、５１クロックドインバータ１４、５２インバータ１５、２６、２７、２８、２９、３１、５８、６０Ｐ
型ＭＯＳトランジスタ１６、１８、２０、２２、２４、３０、３２、３３、３
４、３５、５９、６１、６２、６３、６４、６５、６６、６７、６８、６９Ｎ
型ＭＯＳトランジスタ１７、１９、２１、２３、２５、３６、３７、３８、３
９ヒューズ４６デコーダ４７スペアアドレス発生回路４８ラッチ部４９比較回路５０スペア／ノーマル判定信号発生回路５４ノア回路４９１比較回路前段部４９２比較回路後段部

───────────────────────────────────────────────────── フロントページの続き (72)発明者渡辺裕待神奈川県川崎市幸区堀川町580番１号株式会社東芝半導体システム技術センター内 (56)参考文献特開平４−48498（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】データを記憶するメモリセルの複数により
ノーマルカラムアドレス部分とスペアカラムアドレス部
分とが構成されており、カラムアドレス信号に基づくカ
ラム選択信号によってカラムを選択するようにした半導
体記憶装置において、前記カラムアドレス信号が加えら
れるカウンタを有し、このカウンタは、前記カラムアド
レス信号のうちのサイクルｎにおけるものを出力する第
１出力端とサイクル（ｎ＋１）におけるものを出力する
第２出力端とを備え、前記第１出力端には、この第１出
力端から出力、印加されるカラムアドレス信号のノーマ
ル／スペアを判定するスペアデコーダが接続されてお
り、このスペアデコーダによって、前記カウンタの前記
第２出力端からサイクル（ｎ＋１）のカラムアドレス信
号が出力されるよりも１サイクル前のサイクルｎにおけ
るカラムアドレス信号のノーマル／スペアの判定を終了
させておき、サイクル（ｎ＋１）において、先のサイク
ルｎに既にスペア／ノーマルの判定の終わっている前記
カラムアドレス信号に基づいて、スペア／ノーマルの判
定をすることなく直ちに、スペアカラムアドレス部分と
ノーマルカラムアドレス部分のいずれかを選択し、さら
に、リードもしくはライト動作を行うためのタイミング
信号としてのカラムアドレスの確定基準信号によってパ
ルスを作り、そのパルスをトリガとして、最初のサイク
ルにおけるスペア／ノーマルの判定を、前記最初のサイ
クルの開始前に実行する、ことを特徴とする、半導体記
憶装置。