KR100468671B1 - 반도체메모리장치및방법 - Google Patents

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KR100468671B1 KR1019970031319A KR19970031319A KR100468671B1 KR 100468671 B1 KR100468671 B1 KR 100468671B1 KR 1019970031319 A KR1019970031319 A KR 1019970031319A KR 19970031319 A KR19970031319 A KR 19970031319A KR 100468671 B1 KR100468671 B1 KR 100468671B1
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Abstract

로칼 입출력 라인들, 리던던시 입출력 라인들, 메모리 셀 어레이 블록들, 리던던시 회로 블록, 리던던시 제어 신호 발생기, 칼럼 선택 라인 제어 신호 발생기, 및 멀티플렉서를 구비하는 반도체 메모리 장치가 개시되어 있다. 메모리 셀 어레이 블록들은 칼럼 어드레스를 입력하여, 해당되는 칼럼 선택 라인 제어 신호에 의해서 제어되어, 해당되는 비트 라인과 해당되는 로칼 입출력 라인을 접속시킨다. 리던던시 회로 블록은 칼럼 어드레스를 입력하여, 리던던시 칼럼 선택 라인 제어 신호에 의해서 제어되어, 해당되는 리던던시 비트 라인과 해당되는 리던던시 로칼 입출력 라인 사이를 접속시킨다. 리던던시 제어 신호 발생기는 칼럼 어드레스를 입력하여 결함이 발생한 특정 비트 라인에 해당되는 칼럼 어드레스에 대해서만 액티브되는 리던던시 칼럼 선택 라인 제어 신호와 리던던시 구동 신호를 발생시킨다. 칼럼 선택 라인 제어 신호 발생기는 칼럼 어드레스를 입력하여 이에 따라 해당되는 칼럼 선택 라인 제어 신호를 액티브시켜 출력한다. 멀티플렉서는 리던던시 구동 신호에 의해서 제어되어 로칼 입출력 라인들로부터 출력되는 신호들과 리던던시 로칼 입출력 라인들로부터 출력되는 신호들 중에서 해당되는 것들을 선택하여 출력한다. 본 발명에 의하면, 퓨즈를 사용하지 않고도 리던던시 회로를 구성할 수 있으므로 동작 속도에 영향을 미치지 않으면서 칩 면적을 줄일 수 있는 효과를 가진다.

Description

반도체 메모리 장치 및 방법
본 발명은 리던던시 회로를 구비하는 반도체 장치에 관한 것으로서, 특히 퓨즈를 사용하지 않는 칼럼 리던던시 회로를 구비하는 반도체 장치에 관한 것이다,
일반적으로, 64M, 256M 비트(bit) 이상의 고집적 반도체 장치에서는, 정보를 저장하는 메모리 셀(Cell)의 수가 매우 많고, 셀을 선택하여 정보를 기입(Write)하고 독출(Read)하기 위한 신호(Signal) 또는 데이터(Data)들이 매우 많은데, 이러한 기본적으로 구성되어지는 회로 외에도 첨가되는 리던던시 회로가 있다. 리던던시 회로는 제품의 제작 과정에서 문제가 발생했을 때, 즉 기본적으로 갖추어진 메모리 셀이나 회로에 문제가 발생했을 때를 위한 것이다.
반도체 메모리 장치에 있어서, 리던던시 회로는 결함이 발생한 특정 메모리 셀에 대하여 워드라인(Word Line)을 수정(Repair)하기 위한 로 리던던시(Row Redundancy) 회로와 결함이 발생한 비트 라인(Bit Line)을 수정하기 위한 칼럼 선택 라인(CSL: Column Select Line) 단위의 칼럼 리던던시 회로로 나뉘어 진다.
리던던시 회로는 필요에 따라 기본적으로 갖추어진 메모리 셀이나 회로와 대치하여 사용 할 수 있도록 하기 위하여 일종의 퓨즈를 구비한다. 즉, 리던던시 회로는 프로그램 방식의 비트 라인(Bit Line) 폴리(Poly)라는 폴리 라인으로 이루어진 퓨즈를 구비하고, 이를 필요에 따라 레이저로 잘라내는 보편화되어 있는 방법을 이용하는데, 이것을 레이저 퓨즈라고 한다. 반도체 메모리 공정에 있어서, 레이저 퓨즈는 비트 라인을 형성하는 공정 상에서 동시에 형성시킬 수 있다. 그러므로 리던던시 회로를 구성하는 요소로서 레이저 퓨즈가 많이 쓰여지고 있다. 이와 같이 리던던시 회로를 설계하는 데 있어서 퓨즈를 사용하는 목적은 리던던시 정보를 이용하여 결함이 발생한 메모리 셀에 해당되는 어드레스가 관련된 부분의 동작을 차단할 때 발생하는 속도의 감소(Speed Loss)를 없앨 수 있기 때문이다,
그러나 반도체 기술이 점점 발달함에 따라 칩 회로의 크기를 지속적으로 작게 만들기 위한 시도에 있어서 리던던시 회로를 구성하고 있는 퓨즈를 없애기 위한 방법을 연구하게 되었다.
도 1은 종래의 리던던시 회로를 구비하고 있는 반도체 장치에 있어서, 퓨즈를 이용한 칼럼 리던던시 회로와 결함이 발생한 비트 라인을 가지는 회로의 부분을 개략적으로 나타내고 있다.
도 1을 참조하면, 종래의 리던던시 회로를 구비하고 있는 반도체 장치에 있어서 퓨즈를 이용한 칼럼 리던던시 회로와 결함이 발생한 비트 라인을 포함하는 회로의 부분은 블록들(100,200), 칼럼 선택 라인 제어 신호 발생기(110), 리던던시 칼럼 선택 라인 제어 신호 발생기(210), 칼럼 선택 트랜지스터(120), 칼럼 선택 라인(140), 리던던시 칼럼 선택 트랜지스터(220), 리던던시 칼럼 선택 라인(240), 퓨즈(130), 로칼 입출력 라인(LIO), 리던던시 로칼 입출력 라인(RLIO), 비트 라인(BL), 및 리던던시 비트 라인(RBL)을 구비한다.
블록(100)은 워드 라인(Word Line) 방향과 비트 라인(Bit Line) 방향으로 각각 다수의 메모리 셀 어레이를 구성하고 있으며 결함이 발생한 비트 라인(BL)을 포함하고 있다.
블록(200)은 워드 라인 방향과 비트 라인 방향으로 각각 다수의 메모리 셀 어레이를 구성하고 있으며 결함이 발생한 비트 라인(BL)을 포함하고 있는 블록(100)을 대신하여 사용되어 진다.
칼럼 선택 라인 제어 신호 발생기(110)는 칼럼 어드레스(CAi)를 입력하여 해당되는 칼럼 어드레스가 입력되는 경우에만 칼럼 선택 라인 제어 신호(CSL)를 액티브시켜 칼럼 선택 라인(140)으로 출력한다.
리던던시 칼럼 선택 라인 제어 신호 발생기(210)는 칼럼 어드레스(CAi)를 입력하여 결함이 발생한 비트 라인(BL)에 대하여 설정되어 있는 해당되는 칼럼 어드레스(CAi)가 입력되는 경우에만 리던던시 칼럼 선택 라인 제어 신호(RCSL)를 액티브시켜 리던던시 칼럼 선택 라인(240)으로 출력한다.
칼럼 선택 트랜지스터(120)은 칼럼 선택 라인 제어 신호 발생기(110)로부터 출력되는 칼럼 선택 라인 제어 신호(CSL)가 액티브되어 있는 경우에만 인에이블되어 비트 라인(BL)에 실려있는 해당되는 메모리 셀(Memory Cell)의 데이터(Data)를 로칼 입출력 라인(LIO)으로 전송한다.
리던던시 칼럼 선택 트랜지스터(220)은 리던던시 칼럼 선택 라인 제어 신호 발생기(210)로부터 출력되는 리던던시 칼럼 선택 라인 제어 신호(RCSL)가 액티브되어 있는 경우에만 인에이블되어 리던던시 비트 라인(RBL)에 실려있는 해당되는 메모리 셀의 데이터를 리던던시 로칼 입출력 라인(RLIO)으로 전송한다.
퓨즈(130)는 칼럼 선택 라인 제어 신호 발생기(110)와 칼럼 선택 트랜지스터(120) 사이에 연결되어 있으며 해당되는 비트 라인(BL)에 결함이 발생되어 있는 경우에 단락되어 칼럼 선택 라인 제어 신호 발생기(110)로부터 출력되는 칼럼 선택 라인 제어 신호(CSL)에 의해서 칼럼 선택 트랜지스터(120)이 인에이블되지 않도록 한다.
이와 같이 종래의 반도체 메모리 장치는 결함이 발생한 특정 비트 라인(BL)을 포함하는 블록(100)을 대신하여 칼럼 리던던시 회로로서 구성되어 있는 블록(200)을 사용한다. 여기서 칼럼 선택 라인 제어 신호 발생기(110)와 칼럼 선택 트랜지스터(120) 사이에 연결되어 있는 퓨즈(130)에 의해서, 결함이 발생한 비트 라인(BL)은 로칼 입출력 라인(LIO)과의 접속이 단락되어 있다. 그리고 리던던시 칼럼 선택 라인 제어 신호 발생기(210)는 결함이 발생한 비트 라인(BL)에 해당되는 칼럼 어드레스(CAi)가 입력되는 경우에 액티브되는 리던던시 칼럼 선택 라인 제어 신호(RCSL)를 출력하도록 구성되어 있다. 따라서 결함이 발생한 비트 라인(BL)에 해당되는 칼럼 어드레스(CAi)가 입력되면, 리던던시 비트 라인(RBL)과 리던던시 로칼 입출력 라인(RLIO)을 통하여 해당되는 메모리 셀에 대한 데이터의 입출력 동작이 수행되어 진다. 그러나 이와 같은 퓨즈(130)를 사용하여 칼럼 리던던시 회로를 구성하고 있는 종래의 반도체 메모리 장치는 퓨즈(130)가 차지하는 면적 때문에 반도체 기술이 발달함에 따라 칩 회로 크기가 작아져하는 요구에 부응하기가 어려운 문제점이 있다.
도 2는 종래의 리던던시 회로를 구비하고 있는 반도체 장치에 있어서, 퓨즈를 사용하지 않는 칼럼 리던던시 회로와 결함이 발생한 비트 라인을 가지는 회로의 부분을 개략적으로 나타내고 있다.
도 2를 참조하면, 종래의 리던던시 회로를 구비하고 있는 반도체 장치에 있어서 퓨즈를 사용하지 않는 칼럼 리던던시 회로와 결함이 발생한 비트 라인을 포함하는 회로의 부분은 블록들(300,400), 칼럼 선택 라인 제어 신호 발생기(310), 칼럼 선택 라인(330), 리던던시 칼럼 선택 라인 제어 신호 발생기(410), 칼럼 선택 트랜지스터(320), 리던던시 칼럼 선택 트랜지스터(420), 리던던시 칼럼 선택 라인(430), 로칼 입출력 라인(LIO), 리던던시 로칼 입출력 라인(RLIO), 비트 라인(BL), 리던던시 비트 라인(RBL), 및 지연 수단(330)을 구비한다.
블록(300)은 워드 라인(Word Line) 방향과 비트 라인(Bit Line) 방향으로 각각 다수의 메모리 셀 어레이를 구성하고 있으며 결함이 발생한 비트 라인(BL)을 포함하고 있다.
블록(400)은 워드 라인 방향과 비트 라인 방향으로 각각 다수의 메모리 셀 어레이를 구성하고 있으며 결함이 발생한 비트 라인(BL)을 포함하고 있는 블록(300)을 대신하여 사용되어 진다.
칼럼 선택 라인 제어 신호 발생기(310)는 리던던시 구동 신호(PRED)에 의해 제어되어, 칼럼 어드레스(CAi)를 입력하여 해당되는 칼럼 어드레스가 입력되는 경우에만 칼럼 선택 라인 제어 신호(CSL)를 액티브시켜 칼럼 선택 라인(330)으로 출력한다. 즉 칼럼 선택 라인 제어 신호 발생기(310)는 리던던시 구동 신호(PRED)가 액티브되어 있는 경우에는 칼럼 어드레스(CAi)를 입력하여 해당되는 칼럼 어드레스가 입력되는 경우라도 칼럼 선택 라인 제어 신호(CSL)를 액티브시키지 않는다.
리던던시 칼럼 선택 라인 제어 신호 발생기(410)는 칼럼 어드레스(CAi)를 입력하여 결함이 발생한 비트 라인(BL)에 대하여 설정되어 있는 해당되는 칼럼 어드레스(CAi)가 입력되는 경우에만 리던던시 구동 신호(PRED)와 리던던시 칼럼 선택 라인 제어 신호(RCSL)를 액티브시켜 리던던시 칼럼 선택 라인(430)으로 출력한다.
칼럼 선택 트랜지스터(320)은 칼럼 선택 라인 제어 신호 발생기(310)로부터 출력되는 칼럼 선택 라인 제어 신호(CSL)가 액티브되어 있는 경우에만 인에이블되어 비트 라인(BL)에 실려있는 해당되는 메모리 셀(Memory Cell)의 데이터(Data)를 로칼 입출력 라인(LIO)으로 전송한다.
리던던시 칼럼 선택 트랜지스터(420)은 리던던시 칼럼 선택 라인 제어 신호 발생기(410)로부터 출력되는 리던던시 칼럼 선택 라인 제어 신호(RCSL)가 액티브되어 있는 경우에만 인에이블되어 리던던시 비트 라인(RBL)에 실려있는 해당되는 메모리 셀의 데이터를 리던던시 로칼 입출력 라인(RLIO)으로 전송한다.
지연 수단(330)은 칼럼 어드레스(CAi)가 입력된 후에 리던던시 칼럼 선택 라인 제어 신호 발생기(410)로부터 리던던시에 대한 정보를 가지고 있는 리던던시 구동 신호(PRED)가 발생될 때까지 칼럼 선택 라인 제어 신호 발생기(310)의 구동을 지연시키기 위한 것이다.
이와 같이 종래의 반도체 메모리 장치는 결함이 발생한 특정 비트 라인(BL)을 포함하는 블록(300)을 대신하여 칼럼 리던던시 회로로서 구성되어 있는 블록(400)을 사용한다. 여기서 리던던시 칼럼 선택 라인 제어 신호 발생기(410)는 결함이 발생한 비트 라인(BL)에 해당되는 칼럼 어드레스(CAi)가 입력되는 경우에만 액티브되는 리던던시 칼럼 선택 라인 제어 신호(RCSL)와 리던던시 구동 신호(PRED)를 출력하도록 구성되어 있다. 그리고, 리던던시 칼럼 선택 라인 제어 신호 발생기(410)로부터 출력되는 리던던시 구동 신호(PRED)에 의해서 칼럼 선택 라인 제어 신호 발생기(310), 및 칼럼 선택 라인(320)은 디스에이블 되어, 결함이 발생한 비트 라인(BL)과 로칼 입출력 라인(LIO)과의 접속이 단락되어 있다. 따라서 결함이 발생한 비트 라인(BL)에 해당되는 칼럼 어드레스(CAi)가 입력되면, 리던던시 비트 라인(RBL)과 리던던시 로칼 입출력 라인(RLIO)을 통하여 해당되는 메모리 셀에 대한 데이터의 입출력 동작이 수행되어 진다. 이와 같이 종래의 반도체 메모리 장치는 퓨즈를 사용하지 않기 때문에 반도체 기술이 발달함에 따라 칩 회로 크기가 작아져하는 요구에 부응할 수는 있다. 그러나 리던던시 칼럼 선택 라인 제어 신호 발생기(410)로부터 리던던시 구동 신호(PRED)가 발생될 때까지 칼럼 선택 라인 제어 신호 발생기(310)가 동작하지 않도록 하기 위해 구비되어 있는 지연 수단(330) 때문에 회로의 동작 속도가 감소되는 문제점이 있다.
따라서 본 발명의 목적은 리던던시 회로를 구비하는 반도체 메모리 장치에 있어서, 퓨즈를 사용하지 않고 또한 회로의 속도를 감소시키지 않도록 구성되어 있는 칼럼 리던던시 회로를 구비하는 반도체 메모리 장치를 제공하는 데 있다.
본 발명의 다른 목적은 리던던시 회로를 구비하는 반도체 메모리 장치에 있어서, 퓨즈를 사용하지 않고 또한 회로의 속도를 감소시키지 않도록 구성되어 있는 칼럼 리던던시 회로를 구비하는 반도체 메모리 장치의 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명의 실시예에 따른 반도체 메모리 장치는, 복수개의 로칼 입출력 라인들 및 복수개의 리던던시 입출력 라인들; 비트 라인들과 워드 라인들의 교차점들에 배열되는 다수개의 메모리 셀들의 비트라인들이 칼럼 선택 라인 제어 신호들에 선택적으로 응답하는 칼럼 선택 트랜지스터를 통하여 해당되는 로칼 입출력 라인과 연결되는 복수의 메모리 셀 어레이 블록들; 리던던시 비트 라인들과 워드 라인들의 교차점들에 배열되는 다수개의 리던던시 메모리 셀들의 리던던시 비트 라인들이 리던던시 칼럼 선택 라인 제어 신호에 선택적으로 응답하는 리던던시 칼럼 선택 트랜지스터를 통하여 해당되는 리던던시 로칼 입출력 라인과 연결되는 리던던시 회로 블록; 메모리 셀 어레이 블록들의 비트 라인들 중에서 결함이 발생한 특정 비트 라인에 해당되는 칼럼 어드레스에 응답하여 리던던시 칼럼 선택 라인 제어 신호와 리던던시 구동 신호를 발생시키는 리던던시 회로 제어 신호 발생기; 메모리 셀 어레이 블록들의 비트 라인들에 해당하는 칼럼 어드레스에 응답하여 칼럼 선택 라인 제어 신호를 액티브시켜 출력하는 칼럼 선택 라인 제어 신호 발생기; 및 리던던시 구동 신호에 의해서 제어되어 복수의 로칼 입출력 라인들로부터 출력되는 신호들과 리던던시 로칼 입출력 라인들로부터 출력되는 신호들 중에서 해당되는 것들을 출력하는 멀티플렉서를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 방법은, 각각 복수의 비트 라인들을 포함하는 복수의 메모리 셀 어레이 블록들, 복수의 리던던시 비트 라인들을 포함하는 리던던시 회로 블록, 복수의 로칼 입출력 라인들, 및 복수의 리던던시 로칼 입출력 라인들을 구비하는 반도체 메모리 장치에 있어서, 출력하고자 하는 데이터의 어드레스에 해당되는 칼럼 어드레스를 입력하는 칼럼 어드레스 입력 단계; 상기 칼럼 어드레스 입력 단계에서 입력된 상기 칼럼 어드레스에 대하여 해당되는 칼럼 선택 라인 제어 신호를 액티브시켜 발생시키는 칼럼 선택 라인 제어 신호 발생 단계; 상기 칼럼 어드레스 입력 단계에서 입력된 상기 칼럼 어드레스가 결함이 발생한 비트 라인에 해당되는 경우에만 리던던시 구동 신호와 리던던시 칼럼 선택 라인 제어 신호를 액티브시켜 발생시키는 리던던시 회로 제어 신호 발생 단계; 상기 칼럼 선택 라인 제어 신호 발생 단계에서 발생되어진 상기 칼럼 선택 라인 제어 신호가 액티브되어 있는 경우에 해당되는 복수의 비트 라인들 중에서 해당되는 비트 라인의 신호를 상기 복수의 로칼 입출력 라인들 중에서 해당되는 로칼 입출력 라인에 전송하는 제 1 전송 단계; 상기 리던던시 회로 제어 신호 발생 단계에서 발생되어진 상기 리던던시 칼럼 선택 라인 제어 신호가 액티브되어 있는 경우에 해당되는 복수의 리던던시 비트 라인들 중에서 해당되는 리던던시 비트 라인의 신호를 상기 복수의 리던던시 로칼 입출력 라인들 중에서 해당되는 리던던시 로칼 입출력 라인에 전송하는 제 2 전송 단계; 상기 제 1 전송 단계를 통하여 전송되어 지는 신호와 상기 제 2 전송 단계를 통하여 전송되어 지는 신호를 입력하여, 상기 리던던시 회로 제어 신호 발생 단계에서 발생되어 진 상기 리던던시 구동 신호가 액티브되어 있는 경우에는 상기 제 2 전송 단계를 통하여 전송되어 지는 신호를 해당되는 데이터로서 출력하고 리던던시 구동 신호가 넌액티브되어 있는 경우에는 상기 제 1 전송 단계를 통하여 전송되어 지는 신호를 해당되는 데이터로서 출력하는 데이터 출력 단계를 구비하는 것을 특징으로 한다.
이어서 첨부한 도면들을 참조하여 본 발명의 구체적인 실시예들에 대하여 자세히 설명하기로 한다.
도 3은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치에 있어서 퓨즈를 사용하지 않는 칼럼 리던던시 회로와 결함이 발생한 비트 라인을 가지는 회로의 부분을 개략적으로 나타내고 있다.
도 3을 참조하면, 본 발명의 제 1 실시예에 따른 리던던시 회로를 구비하고 있는 반도체 장치에 있어서 퓨즈를 사용하지 않는 칼럼 리던던시 회로와 결함이 발생한 비트 라인을 포함하는 회로의 부분은, 블록들(500,600), 칼럼 선택 라인 제어 신호 발생기(510), 리던던시 회로 제어 신호 발생기(610), 칼럼 선택 트랜지스터(520), 칼럼 선택 라인(530), 리던던시 칼럼 선택 트랜지스터(620), 리던던시 칼럼 선택 라인(630), 로칼 입출력 라인(LIO), 리던던시 로칼 입출력 라인(RLIO), 비트 라인(BL), 리던던시 비트 라인(RBL), 및 멀티플렉서(630)를 구비한다.
블록(500)은 워드 라인(Word Line) 방향과 비트 라인(Bit Line) 방향으로 각각 다수의 메모리 셀 어레이를 구성하고 있으며 결함이 발생한 비트 라인(BL)을 포함하고 있다.
블록(600)은 워드 라인 방향과 비트 라인 방향으로 각각 다수의 메모리 셀 어레이를 구성하고 있으며 결함이 발생한 비트 라인(BL)을 포함하고 있는 볼록(500)을 대신하여 사용되어 진다.
칼럼 선택 라인 제어 신호 발생기(510)는 칼럼 어드레스(CAi)를 입력하여 해당되는 칼럼 어드레스가 입력되는 경우에만 칼럼 선택 라인 제어 신호(CSL)를 액티브시켜 칼럼 선택 라인(530)으로 출력한다.
리던던시 회로 제어 신호 발생기(610)는 칼럼 어드레스(CAi)를 입력하여 결함이 발생한 비트 라인(BL)에 대하여 설정되어 있는 해당되는 칼럼 어드레스(CAi)가 입력되는 경우에만 리던던시 구동 신호(PRED)와 리던던시 칼럼 선택 라인 제어 신호(RCSL)를 액티브시켜 리던던시 칼럼 선택 라인(630)으로 출력한다.
칼럼 선택 트랜지스터(520)는 칼럼 선택 라인 제어 신호 발생기(510)로부터 출력되는 칼럼 선택 라인 제어 신호(CSL)가 액티브되어 있는 경우에만 인에이블되어 비트 라인(BL)에 실려있는 해당되는 메모리 셀(Memory Cell)의 데이터(Data)를 로칼 입출력 라인(LIO)으로 전송한다.
칼럼 선택 트랜지스터(520)는 비트 라인(BL)과 로칼 입출력 라인(LIO) 사이에 접속되어 있으며 칼럼 선택 라인 제어 신호(CSL)에 의해서 게이팅 되는 NMOS 트랜지스터로써 구성되어 있다.
리던던시 칼럼 선택 트랜지스터(620)는 리던던시 회로 제어 신호 발생기(610)로부터 출력되는 리던던시 칼럼 선택 라인 제어 신호(RCSL)가 액티브되어 있는 경우에만 인에이블되어 리던던시 비트 라인(RBL)에 실려있는 해당되는 메모리 셀의 데이터를 리던던시 로칼 입출력 라인(RLIO)으로 전송한다.
리던던시 칼럼 선택 트랜지스터(620)는 리던던시 비트 라인(RBL)과 리던던시 로칼 입출력 라인(RLIO) 사이에 접속되어 있으며 리던던시 칼럼 선택 라인 제어 신호(RCSL)에 의해서 게이팅 되는 NMOS 트랜지스터로써 구성되어 있다.
멀티플렉서(630)는 리던던시 구동 신호(PRED)에 의해서 제어되어 로칼 입출력 라인(LIO)으로부터 출력되는 신호와 리던던시 로칼 입출력 라인(RLIO)으로부터 출력되는 신호 중에서 해당되는 것을 데이터 입출력 라인(I0)으로 출력한다. 멀티 플렉서(630)는 리던던시 구동 신호(PRED)가 액티브되어 있는 경우에는 리던던시 로칼 입출력 라인(RLIO)으로부터 입력되는 신호를 출력하고 리던던시 구동 신호(PRED)가 넌액티브되어 있는 경우에는 로칼 입출력 라인(LIO)으로부터 입력되는 신호를 출력한다.
이와 같이 본 발명의 제 1 실시예에 따른 반도체 메모리 장치는 결함이 발생한 특정 비트 라인(BL)을 포함하는 블록(500)을 대신하여 칼럼 리던던시 회로로서 구성되어 있는 블록(600)을 사용한다. 여기서 리던던시 회로 제어 신호 발생기(610)는 결함이 발생한 비트 라인(BL)에 해당되는 칼럼 어드레스(CAi)가 입력되는 경우에만 액티브되는 리던던시 칼럼 선택 라인 제어 신호(RCSL)와 리던던시 구동 신호(PRED)를 출력하도록 구성되어 있다. 그리고, 멀티플렉서(630)는 리던던시 구동 신호(PRED)가 액티브되어 있는 경우에는 리던던시 로칼 입출력 라인(RLIO)으로부터 입력되는 신호를 출력하고 리던던시 구동 신호(PRED)가 넌액티브되어 있는 경우에는 로칼 입출력 라인(LIO)으로부터 입력되는 신호를 출력한다. 따라서 결함이 발생한 비트 라인(BL)에 해당되는 칼럼 어드레스(CAi)가 입력되면, 리던던시 비트 라인(RBL)과 리던던시 로칼 입출력 라인(RLIO)을 통하여 해당되는 메모리 셀에 대한 데이터의 입출력 동작이 수행되어 진다. 이와 같이 본 발명의 제 1 실시예에 따른 반도체 메모리 장치는 퓨즈를 사용하지 않기 때문에 반도체 기술이 발달함에 따라 칩 회로 크기가 작아져하는 요구에 부응할 수 있다. 뿐만 아니라 데이터의 출력이 로칼 입출력 라인(LIO)과 리던던시 로칼 입출력 라인(RLIO)에 동시에 실리는 신호들을 멀티플렉서(630)를 통하여 전송하므로, 리던던시 회로 제어 신호 발생기(610)로부터 리던던시 구동 신호(PRED)가 발생될 때까지 칼럼 선택 라인 제어 신호 발생기(510)가 동작하지 않도록 할 필요가 없기 때문에 회로의 동작 속도를 그대로 유지할 수 있다.
도 4는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치에 있어서 퓨즈를 사용하지 않는 칼럼 리던던시 회로와 결함이 발생한 비트 라인을 가지는 회로의 부분을 개략적으로 나타내고 있다.
도 4를 참조하면, 본 발명의 제 2 실시예에 따른 리던던시 회로를 구비하고 있는 반도체 장치에 있어서 퓨즈를 사용하지 않는 칼럼 리던던시 회로와 결함이 발생한 비트 라인을 포함하는 회로의 부분은, 블록들(700,800), 칼럼 선택 라인 제어 신호 발생기(710), 리던던시 회로 제어 신호 발생기(810), 칼럼 선택 트랜지스터(720), 칼럼 선택 라인(730), 리던던시 칼럼 선택 트랜지스터(820), 리던던시 칼럼 선택 라인(830), 로칼 입출력 라인(LIO), 리던던시 로칼 입출력 라인(RLIO), 비트 라인(BL), 및 리던던시 비트 라인(RBL)을 구비한다.
블록(700)은 워드 라인(Word Line) 방향과 비트 라인(Bit Line) 방향으로 각각 다수의 메모리 셀 어레이를 구성하고 있으며 결함이 발생한 비트 라인(BL)을 포함하고 있다.
블록(800)은 워드 라인 방향과 비트 라인 방향으로 각각 다수의 메모리 셀 어레이를 구성하고 있으며 결함이 발생한 비트 라인(BL)을 포함하고 있는 블록(700)을 대신하여 사용되어 진다.
리던던시 회로 제어 신호 발생기(810)는 칼럼 어드레스(CAi)를 입력하여 결함이 발생한 비트 라인(BL)에 대하여 설정되어 있는 해당되는 칼럼 어드레스(CAi)가 입력되는 경우에만 리던던시 구동 신호(PRED)와 리던던시 칼럼 선택 라인 제어 신호(RCSL)를 액티브시켜 출력한다.
칼럼 선택 라인 제어 신호 발생기(710)는 리던던시 구동 신호(PRED)와 칼럼 어드레스(CAi)를 입력하여 이에 따라 해당되는 칼럼 어드레스가 입력되는 경우에만 칼럼 선택 라인 제어 신호(CSL)를 액티브시켜 칼럼 선택 라인(730)으로 출력한다. 칼럼 선택 라인 제어 신호 발생기(710)는 리던던시 구동 신호(PRED)가 넌액티브되어 있는 경우에만 해당되는 칼럼 선택 라인 제어 신호(CSL)를 액티브시켜 출력한다.
칼럼 선택 트랜지스터(720)는 칼럼 선택 라인 제어 신호 발생기(710)로부터 출력되는 칼럼 선택 라인 제어 신호(CSL)가 액티브되어 있는 경우에만 인에이블되어 비트 라인(BL)에 실려있는 해당되는 메모리 셀(Memory Cell)의 데이터(Data)를 로칼 입출력 라인(LIO)으로 전송한다.
칼럼 선택 트랜지스터(720)는 비트 라인(BL)과 로칼 입출력 라인(LIO) 사이에 접속되어 있으며 칼럼 선택 라인 제어 신호(CSL)에 의해서 게이팅 되는 NMOS 트랜지스터로써 구성되어 있다.
리던던시 칼럼 선택 트랜지스터(820)는 리던던시 회로 제어 신호 발생기(810)로부터 출력되는 리던던시 칼럼 선택 라인 제어 신호(RCSL)가 액티브되어 있는 경우에만 인에이블되어 리던던시 비트 라인(RBL)에 실려있는 해당되는 메모리 셀의 데이터를 리던던시 로칼 입출력 라인(RLIO)으로 전송한다.
리던던시 칼럼 선택 트랜지스터(820)는 리던던시 비트 라인(RBL)과 리던던시 로칼 입출력 라인(RLIO) 사이에 접속되어 있으며 리던던시 칼럼 선택 라인 제어 신호(RCSL)에 의해서 게이팅 되는 NMOS 트랜지스터로써 구성되어 있다.
로칼 입출력 라인(LIO)과 리던던시 로칼 입출력 라인(RLIO)은 데이터 입출력 라인(IO)에 연결되어 있다.
이와 같이 본 발명의 제 2 실시예에 따른 반도체 메모리 장치는 결함이 발생한 특정 비트 라인(BL)을 포함하는 블록(700)을 대신하여 칼럼 리던던시 회로로서 구성되어 있는 블록(800)을 사용한다. 여기서 리던던시 회로 제어 신호 발생기(810)는 결함이 발생한 비트 라인(BL)에 해당되는 칼럼 어드레스(CAi)가 입력되는 경우에만 액티브되는 리던던시 칼럼 선택 라인 제어 신호(RCSL)와 리던던시 구동 신호(PRED)를 출력하도록 구성되어 있다. 그리고, 칼럼 선택 라인 제어 신호 발생기(710)는 리던던시 구동 신호(PRED)가 넌액티브되어 있는 경우에만 해당되는 칼럼 선택 라인 제어 신호(CSL)를 액티브시켜 출력한다. 따라서 결함이 발생한 비트 라인(BL)에 해당되는 칼럼 어드레스(CAi)가 입력되면, 리던던시 비트 라인(RBL)과 리던던시 로칼 입출력 라인(RLIO)을 통하여 해당되는 메모리 셀에 대한 데이터의 입출력 동작이 수행되어 진다. 즉 본 발명의 제 2 실시예에 따른 반도체 메모리 장치는 종래의 경우에서와 같은 지연 수단을 사용하지 않고 리던던시 정보인 리던던시 구동 신호(PRED)를 이용하여 결함이 발생한 비트 라인(BL)이 해당되는 로칼 입출력 라인(LIO)과 접속되지 않도록 칼럼 선택 트랜지스터(720)를 디스에이블 시킨다. 이러한 경우에 리던던시 구동 신호(PRED)가 액티브되기까지의 지극히 짧은 시간, 예컨대 약 2 ns 정도의 시간동안 칼럼 선택 트랜지스터(720)가 턴 온(Turn On)되어 올바르지 못한(Invalid) 데이터가 데이터 입출력 라인에 인가될 수 있다. 그러나 도 4에 나타나 있는 본 발명의 제 2 실시예와 같은 구성에 있어서 데이터 출력시에 올바르지 못한(Invalid) 데이터가 올바른 데이터에 영향을 미치지 못하므로 결함(Fail)이 발생하지 않는다. 이와 같이 본 발명의 제 2 실시예에 따른 반도체 메모리 장치는 퓨즈를 사용하지 않기 때문에 반도체 기술이 발달함에 따라 칩 회로 크기가 작아져하는 요구에 부응할 수 있다. 뿐만 아니라 데이터의 출력이 로칼 입출력 라인(LIO)과 리던던시 로칼 입출력 라인(SLIO)을 통하여 바로 데이터 입출력 라인(IO)으로 전송되므로, 리던던시 회로 제어 신호 발생기(810)로부터 리던던시 구동 신호(PRED)가 발생될 때까지 칼럼 선택 라인 제어 신호 발생기(710)가 동작하지 않도록 할 필요가 없기 때문에 회로의 동작 속도를 그대로 유지할 수 있다.
도 5는 본 발명의 제 3 실시예에 따른 퓨즈를 사용하지 않는 칼럼 리던던시 회로를 구비하는 반도체 메모리 장치의 방법의 흐름도를 나타내고 있다.
도 5를 참조하면, 본 발명의 제 3 실시예에 따른 퓨즈를 사용하지 않는 칼럼 리던던시 회로를 구비하는 반도체 메모리 장치의 방법은 칼럼 어드레스 입력 단계(910), 칼럼 선택 라인 제어 신호 발생 단계(922), 리던던시 회로 제어 신호 발생 단계(932), 제 1 전송 단계(924), 제 2 전송 단계(934), 및 데이터 출력 단계(940)를 구비한다. 여기서 반도체 메모리 장치는 각각 복수의 비트 라인들을 포함하는 복수의 메모리 셀 어레이 블록들, 복수의 리던던시 비트 라인들을 포함하는 리던던시 회로 블록, 복수의 로칼 입출력 라인들, 및 복수의 리던던시 로칼 입출력 라인들로써 구성되어 있는 경우이다.
칼럼 어드레스 입력 단계(910)는 출력하고자 하는 데이터의 어드레스에 해당되는 칼럼 어드레스(CAi)를 입력한다.
칼럼 선택 라인 제어 신호 발생 단계(922)는 칼럼 어드레스 입력 단계(910)에서 입력된 칼럼 어드레스(CAi)에 대하여 해당되는 칼럼 선택 라인 제어 신호(CSL)를 액티브시켜 발생시킨다.
리던던시 회로 제어 신호 발생 단계(932)는 칼럼 어드레스 입력 단계(910)에서 입력된 칼럼 어드레스(CAi)가 결함이 발생한 비트 라인에 해당되는 경우에만 리던던시 구동 신호(PRED)와 리던던시 칼럼 선택 라인 제어 신호(RCSL)를 액티브시켜 발생시킨다.
제 1 전송 단계(924)는 칼럼 선택 라인 제어 신호 발생 단계(922)에서 발생되어진 칼럼 선택 라인 제어 신호(CSL)가 액티브되어 있는 경우에 해당되는 비트 라인의 신호를 해당되는 로칼 입출력 라인(LIO)에 전송한다.
제 2 전송 단계(934)는 리던던시 회로 제어 신호 발생 단계(932)에서 발생되어진 리던던시 칼럼 선택 라인 제어 신호(RCSL)가 액티브되어 있는 경우에 해당되는 리던던시 비트 라인의 신호를 해당되는 리던던시 로칼 입출력 라인에 전송한다.
데이터 출력 단계(940)는 제 1 전송 단계(924)를 통하여 전송되어 지는 신호와 제 2 전송 단계(934)를 통하여 전송되어 지는 신호를 입력하여, 리던던시 회로 제어 신호 발생 단계(932)에서 발생되어진 리던던시 구동 신호(PRED)가 액티브되어 있는 경우에는 제 2 전송 단계(934)를 통하여 전송되어 지는 신호를 해당되는 데이터로서 출력하고 리던던시 구동 신호(PRED)가 넌액티브되어 있는 경우에는 제 1 전송 단계(924)를 통하여 전송되어 지는 신호를 해당되는 데이터로서 출력한다.
이와 같이 본 발명의 제 3 실시예에 따른 반도체 메모리 장치는 퓨즈를 사용하지 않기 때문에 반도체 기술이 발달함에 따라 칩 회로 크기가 작아져하는 요구에 부응할 수 있다. 뿐만 아니라 데이터의 출력이 로칼 입출력 라인(LIO)과 리던던시 로칼 입출력 라인(RLIO)에 동시에 실리는 신호들을 데이터 입출력 라인(IO) 상에서 스위칭 하여 전송하므로, 리던던시 회로 제어 신호 발생 단계(932)로부터 리던던시 구동 신호(PRED)가 발생될 때까지 칼럼 선택 라인 제어 신호 발생 단계(922)가 수행되지 않도록 할 필요가 없기 때문에 회로의 동작 속도를 그대로 유지할 수 있다.
도 6은 본 발명의 제 4 실시예에 따른 퓨즈를 사용하지 않는 칼럼 리던던시 회로를 구비하는 반도체 메모리 장치의 방법의 흐름도를 나타내고 있다.
도 6을 참조하면, 본 발명의 제 4 실시예에 따른 퓨즈를 사용하지 않는 칼럼 리던던시 회로를 구비하는 반도체 메모리 장치의 방법은 칼럼 어드레스 입력 단계(950), 리던던시 회로 제어 신호 발생 단계(960), 칼럼 선택 라인 제어 신호 발생 단계(970), 제 1 전송 단계(972), 제 2 전송 단계(974), 및 데이터 출력 단계(980)를 구비한다. 여기서 반도체 메모리 장치는 각각, 복수의 비트 라인들을 포함하는 복수의 메모리 셀 어레이 블록들, 복수의 리던던시 비트 라인들을 포함하는 리던던시 회로 블록, 복수의 로칼 입출력 라인들, 및 복수의 리던던시 로칼 입출력 라인들로써 구성되어 있는 경우이다.
칼럼 어드레스 입력 단계(950)는 출력하고자 하는 데이터의 어드레스에 해당되는 칼럼 어드레스(CAi)를 입력한다.
리던던시 회로 제어 신호 발생 단계(960)는 칼럼 어드레스 입력 단계(950)에서 입력된 칼럼 어드레스(CAi)가 결함이 발생한 비트 라인에 해당되는 경우에만 리던던시 구동 신호(PRED)와 리던던시 칼럼 선택 라인 제어 신호(RCSL)를 액티브시켜 발생시킨다.
칼럼 선택 라인 제어 신호 발생 단계(970)는 리던던시 회로 제어 신호 발생 단계(960)에서 발생되어진 리던던시 구동 신호(PRED)와 칼럼 어드레스 입력 단계(950)에서 입력된 칼럼 어드레스(CAi)를 입력하여 이에 따라 해당되는 칼럼 선택 라인 제어 신호(CSL)를 액티브시켜 발생시킨다.
제 1 전송 단계(972)는 칼럼 선택 라인 제어 신호 발생 단계(970)에서 발생되어진 칼럼 선택 라인 제어 신호(CSL)가 액티브되어 있는 경우에 해당되는 비트 라인의 신호를 해당되는 로칼 입출력 라인(LIO)에 전송한다.
제 2 전송 단계(974)는 리던던시 회로 제어 신호 발생 단계(960)에서 발생되어진 리던던시 칼럼 선택 라인 제어 신호(RCSL)가 액티브되어 있는 경우에 해당되는 리던던시 비트 라인의 신호를 해당되는 리던던시 로칼 입출력 라인(RLIO)에 전송한다.
데이터 출력 단계(980)는 로칼 입출력 라인(LIO)과 리던던시 로칼 입출력 라인(RLIO)으로부터 출력되는 신호를 데이터 입출력 라인(IO)을 통하여 전송한다.
이와 같이 본 발명의 제 4 실시예에 따른 반도체 메모리 장치는 퓨즈를 사용하지 않기 때문에 반도체 기술이 발달함에 따라 칩 회로 크기가 작아져하는 요구에 부응할 수 있다. 뿐만 아니라 데이터의 출력이 로칼 입출력 라인(LIO)과 리던던시 로칼 입출력 라인(RLIO)을 통하여 바로 데이터 입출력 라인(IO)으로 전송되므로, 회로의 동작 속도를 그대로 유지할 수 있다.
본 발명에 의하면, 칼럼 리던던시 회로를 구성하는 데 있어서 퓨즈를 사용하지 않기 때문에 반도체 기술이 발달함에 따라 칩 회로 크기가 작아져하는 요구에 부응할 수 있을 뿐만 아니라 데이터의 출력이 로칼 입출력 라인과 리던던시 로칼 입출력 라인을 통하여 바로 데이터 입출력 라인으로 전송되므로, 회로의 동작 속도를 그대로 유지할 수 있는 효과를 가진다.
도 1은 종래의 반도체 메모리 장치에 있어서 퓨즈를 사용하는 리던던시 회로를 포함하는 회로의 블록도이다.
도 2는 종래의 반도체 메모리 장치에 있어서 퓨즈를 사용하지 않는 리던던시 회로를 포함하는 회로의 블록도이다.
도 3은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치에 있어서 퓨즈를 사용하지 않는 리던던시 회로를 포함하는 회로의 블록도이다.
도 4는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치에 있어서 퓨즈를 사용하지 않는 리던던시 회로를 포함하는 회로의 블록도이다.
도 5는 본 발명의 제 3 실시예에 따른 퓨즈를 사용하지 않는 리던던시 회로를 포함하는 반도체 메모리 장치의 방법의 흐름도이다.
도 6은 본 발명의 제 4 실시예에 따른 퓨즈를 사용하지 않는 리던던시 회로를 포함하는 반도체 메모리 장치의 방법의 흐름도이다.
도면의 부호에 대한 자세한 설명
CSL: 칼럼 선택 라인 제어 신호, RCSL:리던던시 칼럼 선택 라인 제어 신호,
LIO: 로칼 입출력 라인, RLIO: 리던던시 로칼 입출력 라인,
IO: 데이터 입출력 라인, BL: 비트 라인,
RBL: 리던던시 비트 라인, PRED: 리던던시 구동 신호,
CAi: 칼럼 어드레스.

Claims (10)

  1. 반도체 메모리 장치에 있어서,
    복수개의 로칼 입출력 라인들 및 복수개의 리던던시 입출력 라인들;
    비트 라인들과 워드 라인들의 교차점들에 배열되는 다수개의 메모리 셀들의 상기 비트라인들이 칼럼 선택 라인 제어 신호들에 선택적으로 응답하는 칼럼 선택 트랜지스터를 통하여 해당되는 상기 로칼 입출력 라인과 연결되는 복수의 메모리 셀 어레이 블록들;
    리던던시 비트 라인들과 상기 워드 라인들의 교차점들에 배열되는 다수개의 리던던시 메모리 셀들의 상기 리던던시 비트 라인들이 리던던시 칼럼 선택 라인 제어 신호에 선택적으로 응답하는 리던던시 칼럼 선택 트랜지스터를 통하여 해당되는 상기 리던던시 로칼 입출력 라인과 연결되는 리던던시 회로 블록;
    상기 메모리 셀 어레이 블록들의 상기 비트 라인들 중에서 결함이 발생한 특정 비트 라인에 해당되는 칼럼 어드레스에 응답하여 상기 리던던시 칼럼 선택 라인 제어 신호와 리던던시 구동 신호를 발생시키는 리던던시 회로 제어 신호 발생기;
    상기 메모리 셀 어레이 블록들의 상기 비트 라인들에 해당하는 상기 칼럼 어드레스에 응답하여 상기 칼럼 선택 라인 제어 신호를 액티브시켜 출력하는 칼럼 선택 라인 제어 신호 발생기; 및
    상기 리던던시 구동 신호에 의해서 제어되어 상기 복수의 로칼 입출력 라인들로부터 출력되는 신호들과 상기 리던던시 로칼 입출력 라인들로부터 출력되는 신호들 중에서 해당되는 것들을 출력하는 멀티플렉서를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 복수의 리던던시 칼럼 선택 라인들은 각각, 상기 복수의 리던던시 비트 라인들 중에서 해당되는 리던던시 비트 라인과 상기 복수의 리던던시 로칼 입출력 라인들 중에서 해당되는 리던던시 로칼 입출력 라인 사이에 접속되어 있으며 상기 리던던시 칼럼 선택 라인 제어 신호에 의해서 게이팅 되는 복수의 트랜지스터들로써 구성되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서, 상기 복수의 트랜지스터들은 각각 NMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서, 상기 멀티플렉서는 상기 리던던시 구동 신호가 액티브되어 있는 경우에만 상기 복수의 리던던시 로칼 입출력 라인들로부터 입력되는 신호들을 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 반도체 메모리 장치에 있어서,
    데이터 입출력 라인에 접속되어 있는 복수의 로칼 입출력 라인들 및 복수의 리던던시 입출력 라인들;
    비트 라인들과 워드 라인들의 교차점들에 배열되는 다수개의 메모리 셀들의 상기 비트라인들이 칼럼 선택 라인 제어 신호들에 선택적으로 응답하는 칼럼 선택 트랜지스터를 통하여 해당되는 상기 로칼 입출력 라인과 연결되는 복수의 메모리 셀 어레이 블록들;
    리던던시 비트 라인들과 상기 워드 라인들의 교차점들에 배열되는 다수개의 리던던시 메모리 셀들의 상기 리던던시 비트 라인들이 리던던시 칼럼 선택 라인 제어 신호에 선택적으로 응답하는 리던던시 칼럼 선택 트랜지스터를 통하여 해당되는 상기 리던던시 로칼 입출력 라인과 연결되는 리던던시 회로 블록:
    상기 메모리 셀 어레이 블록들의 상기 비트 라인들 중에서 결함이 발생한 특정 비트 라인에 해당되는 칼럼 어드레스에 응답하여 상기 리던던시 칼럼 선택 라인 제어 신호와 리던던시 구동 신호를 발생시키는 리던던시 회로 제어 신호 발생기;
    상기 메모리 셀 어레이 블록들의 상기 비트 라인들에 해당하는 상기 칼럼 어드레스와 상기 리던던시 구동 신호에 응답하여 상기 칼럼 선택 라인 제어 신호를 액티브시켜 출력하는 칼럼 선택 라인 제어 신호 발생기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서, 상기 복수의 리던던시 칼럼 선택 라인들은 각각, 상기 복수의 리던던시 비트 라인들 중에서 해당되는 리던던시 비트 라인과 상기 복수의 리던던시 로칼 입출력 라인들 중에서 해당되는 리던던시 로칼 입출력 라인 사이에 접속되어 있으며 상기 리던던시 칼럼 선택 라인 제어 신호에 의해서 게이팅 되는 복수의 트랜지스터들로써 구성되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서, 상기 복수의 트랜지스터들은 각각 NMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 5 항에 있어서, 상기 칼럼 선택 라인 제어 신호 발생기는 상기 리던던시 구동 신호가 액티브되어 있는 경우에는 해당되는 칼럼 선택 라인 제어 신호를 넌액티브시켜 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 각각 복수의 비트 라인들을 포함하는 복수의 메모리 셀 어레이 블록들, 복수의 리던던시 비트 라인들을 포함하는 리던던시 회로 블록, 복수의 로칼 입출력 라인들, 및 복수의 리던던시 로칼 입출력 라인들을 구비하는 반도체 메모리 장치에 있어서,
    출력하고자 하는 데이터의 어드레스에 해당되는 칼럼 어드레스를 입력하는 칼럼 어드레스 입력 단계;
    상기 칼럼 어드레스 입력 단계에서 입력된 상기 칼럼 어드레스에 대하여 해당되는 칼럼 선택 라인 제어 신호를 액티브시켜 발생시키는 칼럼 선택 라인 제어 신호 발생 단계;
    상기 칼럼 어드레스 입력 단계에서 입력된 상기 칼럼 어드레스가 결함이 발생한 비트 라인에 해당되는 경우에만 리던던시 구동 신호와 리던던시 칼럼 선택 라인 제어 신호를 액티브시켜 발생시키는 리던던시 회로 제어 신호 발생 단계;
    상기 칼럼 선택 라인 제어 신호 발생 단계에서 발생되어진 상기 칼럼 선택 라인 제어 신호가 액티브되어 있는 경우에 해당되는 복수의 비트 라인들 중에서 해당되는 비트 라인의 신호를 상기 복수의 로칼 입출력 라인들 중에서 해당되는 로칼 입출력 라인에 전송하는 제 1 전송 단계;
    상기 리던던시 회로 제어 신호 발생 단계에서 발생되어진 상기 리던던시 칼럼 선택 라인 제어 신호가 액티브되어 있는 경우에 해당되는 복수의 리던던시 비트 라인들 중에서 해당되는 리던던시 비트 라인의 신호를 상기 복수의 리던던시 로칼 입출력 라인들 중에서 해당되는 리던던시 로칼 입출력 라인에 전송하는 제 2 전송 단계;
    상기 제 1 전송 단계를 통하여 전송되어 지는 신호와 상기 제 2 전송 단계를 통하여 전송되어 지는 신호를 입력하여, 상기 리던던시 회로 제어 신호 발생 단계에서 발생되어 진 상기 리던던시 구동 신호가 액티브되어 있는 경우에는 상기 제 2 전송 단계를 통하여 전송되어 지는 신호를 해당되는 데이터로서 출력하고 리던던시 구동 신호가 넌액티브되어 있는 경우에는 상기 제 1 전송 단계를 통하여 전송되어지는 신호를 해당되는 데이터로서 출력하는 데이터 출력 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 방법.
  10. 각각 복수의 비트 라인들을 포함하는 복수의 메모리 셀 어레이 블록들, 복수의 리던던시 비트 라인들을 포함하는 리던던시 회로 블록, 복수의 로칼 입출력 라인들, 및 복수의 리던던시 로칼 입출력 라인들을 구비하는 반도체 메모리 장치에 있어서,
    출력하고자 하는 데이터의 어드레스에 해당되는 칼럼 어드레스를 입력하는 칼럼 어드레스 입력 단계;
    상기 칼럼 어드레스 입력 단계에서 입력된 상기 칼럼 어드레스가 결함이 발생한 비트 라인에 해당되는 경우에만 리던던시 구동 신호와 리던던시 칼럼 선택 라인 제어 신호를 액티브시켜 발생시키는 리던던시 회로 제어 신호 발생 단계;
    상기 선택 라인 제어 신호 발생 단계에서 발생되어진 상기 리던던시 구동 신호와 상기 칼럼 어드레스 입력 단계에서 입력된 상기 칼럼 어드레스를 입력하여 이에 따라 해당되는 칼럼 선택 라인 제어 신호를 액티브시켜 발생시키는 칼럼 선택라인 제어 신호 발생 단계;
    상기 칼럼 선택 라인 제어 신호 발생 단계에서 발생되어진 상기 칼럼 선택 라인 제어 신호가 액티브되어 있는 경우에 해당되는 복수의 비트 라인들 중에서 해당되는 비트 라인의 신호를 상기 복수의 로칼 입출력 라인들 중에서 해당되는 로칼 입출력 라인에 전송하는 제 1 전송 단계;
    상기 리던던시 회로 제어 신호 발생 단계에서 발생되어진 상기 리던던시 칼럼 선택 라인 제어 신호가 액티브되어 있는 경우에 해당되는 복수의 리던던시 비트 라인들 중에서 해당되는 리던던시 비트 라인의 신호를 상기 복수의 리던던시 로칼 입출력 라인들 중에서 해당되는 리던던시 로칼 입출력 라인에 전송하는 제 2 전송 단계; 및
    상기 복수의 로칼 입출력 라인들과 상기 리던던시 로칼 입출력 라인으로부터 출력되는 신호를 데이터 입출력 라인을 통하여 전송하는 데이터 출력 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 방법.
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* Cited by examiner, † Cited by third party
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JPS62243200A (ja) * 1986-04-15 1987-10-23 Nec Corp 半導体メモリ装置
KR930024024A (ko) * 1992-05-29 1993-12-21 사또오 후미오 반도체 기억장치
JPH0660633A (ja) * 1992-08-06 1994-03-04 Fujitsu Ltd 半導体記憶装置
JPH0991992A (ja) * 1995-09-22 1997-04-04 Hitachi Ltd 半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62243200A (ja) * 1986-04-15 1987-10-23 Nec Corp 半導体メモリ装置
KR930024024A (ko) * 1992-05-29 1993-12-21 사또오 후미오 반도체 기억장치
JPH0660633A (ja) * 1992-08-06 1994-03-04 Fujitsu Ltd 半導体記憶装置
JPH0991992A (ja) * 1995-09-22 1997-04-04 Hitachi Ltd 半導体記憶装置

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