JPS62243200A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS62243200A JPS62243200A JP61086814A JP8681486A JPS62243200A JP S62243200 A JPS62243200 A JP S62243200A JP 61086814 A JP61086814 A JP 61086814A JP 8681486 A JP8681486 A JP 8681486A JP S62243200 A JPS62243200 A JP S62243200A
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- Japan
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- 239000004065 semiconductor Substances 0.000 title claims description 16
- 230000015654 memory Effects 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 4
- 239000002245 particle Substances 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体メモリ装置に関し、さらに詳しくは冗長
構成の誤り自己訂正回路を組み込んだ半導体メモリ装置
に関するものである。
構成の誤り自己訂正回路を組み込んだ半導体メモリ装置
に関するものである。
（従来の技術）
半導体メモリにおいては、微細化に伴いα粒子等による
ソフトエラーの問題が顕在化している。
ソフトエラーの問題が顕在化している。
この問題を解決する手段として、発生したソフトエラー
をメモリチップ内で自動的に検出し訂正する誤り自己訂
正回路をメモリに組み込むという方法が提案されている
。誤り自己訂正方法としては、複数のメモリセルにｌビ
ット分の情報を記憶させ、１つのセルで生じたソフトエ
ラーをマスクしてしまう複数セル１ビット方式と、誤り
訂正符号を用いる方法とがあり、誤り訂正に必要な付加
回路規模の観点から後者の誤り訂正符号を用いる方法が
有力視されている。符号を用いた誤り自己訂正回路を組
み込んだ半導体メモリの１つに１９８３年国際固体回路
会議（Ｉｎｔｅｒｎａｔｉｏｎａ１８ｏ１１１５ｔａｔ
ｅＣ１ｒｃｕｉｔ Ｃｏｎｆ・ｒｅｎｅｗ ）予稿Ｐ２
３４に１サプミク、７ＶＬ８エメモリ・サーキツ７ （
８ｕｂｍｉｃｒｏｎＶＬＳＩＭｅｍｏｒｙ Ｃ１ｒｃｕ
ｉｔｓ ） ” と題して発表された、水平垂直パリテ
ィ方式を用いた誤り訂正回路付きの半導体メモリ装置が
ある。この様な誤り訂正回路を有する半導体メモリ装置
は、α粒子等によるソフトエラーに有効であるだけでな
く、ｌビットのハードエラーに対しても効果がある。し
かし、ワード線やビット線の断線あるいけ短絡や、複数
ビットのハードエラーに対しては無力である。
をメモリチップ内で自動的に検出し訂正する誤り自己訂
正回路をメモリに組み込むという方法が提案されている
。誤り自己訂正方法としては、複数のメモリセルにｌビ
ット分の情報を記憶させ、１つのセルで生じたソフトエ
ラーをマスクしてしまう複数セル１ビット方式と、誤り
訂正符号を用いる方法とがあり、誤り訂正に必要な付加
回路規模の観点から後者の誤り訂正符号を用いる方法が
有力視されている。符号を用いた誤り自己訂正回路を組
み込んだ半導体メモリの１つに１９８３年国際固体回路
会議（Ｉｎｔｅｒｎａｔｉｏｎａ１８ｏ１１１５ｔａｔ
ｅＣ１ｒｃｕｉｔ Ｃｏｎｆ・ｒｅｎｅｗ ）予稿Ｐ２
３４に１サプミク、７ＶＬ８エメモリ・サーキツ７ （
８ｕｂｍｉｃｒｏｎＶＬＳＩＭｅｍｏｒｙ Ｃ１ｒｃｕ
ｉｔｓ ） ” と題して発表された、水平垂直パリテ
ィ方式を用いた誤り訂正回路付きの半導体メモリ装置が
ある。この様な誤り訂正回路を有する半導体メモリ装置
は、α粒子等によるソフトエラーに有効であるだけでな
く、ｌビットのハードエラーに対しても効果がある。し
かし、ワード線やビット線の断線あるいけ短絡や、複数
ビットのハードエラーに対しては無力である。
集積度の向上に伴い、全ビット良品が製造される率は低
下すると予想されるので、誤り訂正回路を有する半導体
メモリ装置においても、歩留り向上の為に前述したハー
ドエラーに対する対策が必要となる。この様なハードエ
ラーの救済法としては予備のワード線、ビット線を付加
し、故障の発生したワード線あるいはビット線を予備の
ワード線あるいはビット線と置き換える冗長構成がある
。
下すると予想されるので、誤り訂正回路を有する半導体
メモリ装置においても、歩留り向上の為に前述したハー
ドエラーに対する対策が必要となる。この様なハードエ
ラーの救済法としては予備のワード線、ビット線を付加
し、故障の発生したワード線あるいはビット線を予備の
ワード線あるいはビット線と置き換える冗長構成がある
。
（発明が解決しようとする問題点）
公知の冗長構成をそのまま誤り訂正回路を有する半導体
メモリ装置に適用する場合、問題が生じる。０１１述の
ぬり訂正回路を有する半導体メモリ装置では、１本のワ
ード線によりビット線に読み出される全部のメモリセル
の情報を仮想的に２次元に配列し、アドレス情報によっ
て決定される行選択信号及び列選択信号によって選択さ
れる１組の行及び列の情報が行パリティ生成回路及び列
パリティ生成回路に入力される。従って故障の生じたビ
ット線を予備のビット線で置き換える場合、本来のビッ
ト線が属している行と列に属する様に予備のビット線を
接続しなければならない。予備のビット線がどのビット
線とも置き換えられる様にするには、あらゆる行、あら
ゆる列に属することが可能な様にヒユーズを設けておき
、置き換えるべきビット線が属する行及び列に関するヒ
ユーズを残して他のヒユーズを切る様にする必要がある
。
メモリ装置に適用する場合、問題が生じる。０１１述の
ぬり訂正回路を有する半導体メモリ装置では、１本のワ
ード線によりビット線に読み出される全部のメモリセル
の情報を仮想的に２次元に配列し、アドレス情報によっ
て決定される行選択信号及び列選択信号によって選択さ
れる１組の行及び列の情報が行パリティ生成回路及び列
パリティ生成回路に入力される。従って故障の生じたビ
ット線を予備のビット線で置き換える場合、本来のビッ
ト線が属している行と列に属する様に予備のビット線を
接続しなければならない。予備のビット線がどのビット
線とも置き換えられる様にするには、あらゆる行、あら
ゆる列に属することが可能な様にヒユーズを設けておき
、置き換えるべきビット線が属する行及び列に関するヒ
ユーズを残して他のヒユーズを切る様にする必要がある
。
メモリが大容量となり、１行及び１列を構成する情報の
数が多くなってくると多くのヒユーズを使用することは
チップ面積の損失、及び信頼性の観点から好ましくなく
、この様な方法は受は入れられない、。
数が多くなってくると多くのヒユーズを使用することは
チップ面積の損失、及び信頼性の観点から好ましくなく
、この様な方法は受は入れられない、。
そこで、本発明は、上に記した従来技術の欠点を緩和し
、面積の損失が少なく、また、信頼性の高い、冗長構成
の誤り訂正回路を有する半導体メモリ装置を提供するこ
とを目的とする。
、面積の損失が少なく、また、信頼性の高い、冗長構成
の誤り訂正回路を有する半導体メモリ装置を提供するこ
とを目的とする。
（問題点を解決するための手段）
ｒｎＪ述の問題点を解決するために本発明が提供する手
段は、選択されたワード線によりビット線に読み出され
る全てのメモリセルの情報を仮想的に２次元に配列し、
行選択信号及び列選択信号により、１組の行及び列を構
成するメモリセルの情報を選択的に行情報読み出し線及
び列情報読み出し線に読み出す水平垂直パリティ方式を
用いた誤り自己訂正回路を有する半導体メモリ装置であ
って、少なくとも偶数本の予備ビット線と、該予備ビッ
ト線とｌ対１に対応した行情報読み出し線及び列情報読
み出し線と、該行情報読み出し線及び列情報読み出し線
に前記予備ビット線の情報を選択的に読み出す予備の行
選択信号線及び列選択信号線と、本来のビット線に対応
した行情報読み出し線及び前記予備ビット線に対応した
行情報読み出し線を入力とする行パリティ生成回路と、
本来のビット線に対応した列情報読み出し線及び前記予
備ピッ）［に対応した列情報読み出し巌を入力とする列
パリティ生成回路とを備え、前記予備ビット線が使用さ
れない時及び前記予備ビット線が使用されかつ該予備ビ
ット線の情報が選択されない時の該予備ビット線に対応
する行情報読み出し線及び列情報読み出し線の論理レベ
ルと、前記予備ビット線で置き換えられた本来のビット
線に対応する行情報読み出し線及び列情報読み出し線の
論理レベルとが同一であることを特徴とする。
段は、選択されたワード線によりビット線に読み出され
る全てのメモリセルの情報を仮想的に２次元に配列し、
行選択信号及び列選択信号により、１組の行及び列を構
成するメモリセルの情報を選択的に行情報読み出し線及
び列情報読み出し線に読み出す水平垂直パリティ方式を
用いた誤り自己訂正回路を有する半導体メモリ装置であ
って、少なくとも偶数本の予備ビット線と、該予備ビッ
ト線とｌ対１に対応した行情報読み出し線及び列情報読
み出し線と、該行情報読み出し線及び列情報読み出し線
に前記予備ビット線の情報を選択的に読み出す予備の行
選択信号線及び列選択信号線と、本来のビット線に対応
した行情報読み出し線及び前記予備ビット線に対応した
行情報読み出し線を入力とする行パリティ生成回路と、
本来のビット線に対応した列情報読み出し線及び前記予
備ピッ）［に対応した列情報読み出し巌を入力とする列
パリティ生成回路とを備え、前記予備ビット線が使用さ
れない時及び前記予備ビット線が使用されかつ該予備ビ
ット線の情報が選択されない時の該予備ビット線に対応
する行情報読み出し線及び列情報読み出し線の論理レベ
ルと、前記予備ビット線で置き換えられた本来のビット
線に対応する行情報読み出し線及び列情報読み出し線の
論理レベルとが同一であることを特徴とする。
（作用）
本発明は上述の構成をとることにより従来技術における
問題点を改善した。
問題点を改善した。
本発明は、情報ビット群に同じ論理レベルのビットを偶
数個付加してもそのパリティは変化しないことを利用し
ている。つまり、予備のビット線に対応した行読み出し
線及び列読み出し線を設け、これらを本来のビット線に
対応した行読み出し線及び列読み出し線と共に行パリテ
ィ生成回路及び列パリティ生成回路に入力しても、パリ
ティ生成に不必要な入力が偶数でしかもその論理レベル
が同一であれば生成されるパリティに変化はない。
数個付加してもそのパリティは変化しないことを利用し
ている。つまり、予備のビット線に対応した行読み出し
線及び列読み出し線を設け、これらを本来のビット線に
対応した行読み出し線及び列読み出し線と共に行パリテ
ィ生成回路及び列パリティ生成回路に入力しても、パリ
ティ生成に不必要な入力が偶数でしかもその論理レベル
が同一であれば生成されるパリティに変化はない。
そして、本発明の様に予備のビットｍと１対１に対応し
た行読み出し線及び列読み出し線を設けることにより、
従来技術で問題であった予備のビット線の情報を任意の
行読み出し線及び列読み出し線に出力する為の多数のヒ
ユーズが不必要となるのである。
た行読み出し線及び列読み出し線を設けることにより、
従来技術で問題であった予備のビット線の情報を任意の
行読み出し線及び列読み出し線に出力する為の多数のヒ
ユーズが不必要となるのである。
（実施例）
以下、図面を参照しながら本発明の詳細な説明する。第
１図は、本発明の典型的な一実施例を示すブロック図Ｃ
１予備ビット線の本数が２本の場合を示している。第２
図は第１図のスイッチ回路ｌＯの一具体例を示す回路図
である。本図のスイッチ回路では、情報読み出し線２３
け高電位状態にプリチャージされており、ビット線２１
が高電位でかつ行選択信号２２が高電位の時だけトラン
ジスタ２゛４及びトランジスタ２５を通じて放電され低
電位となる。従って行選択信号２２が選択され高電位と
なった時、情報読み出し線２３にはビット線２１の情報
が反転されて出力されることになる。
１図は、本発明の典型的な一実施例を示すブロック図Ｃ
１予備ビット線の本数が２本の場合を示している。第２
図は第１図のスイッチ回路ｌＯの一具体例を示す回路図
である。本図のスイッチ回路では、情報読み出し線２３
け高電位状態にプリチャージされており、ビット線２１
が高電位でかつ行選択信号２２が高電位の時だけトラン
ジスタ２゛４及びトランジスタ２５を通じて放電され低
電位となる。従って行選択信号２２が選択され高電位と
なった時、情報読み出し線２３にはビット線２１の情報
が反転されて出力されることになる。
さて、第１図に示した様に本発明では予備ビット線３と
予備の行情報読み出し線１３及び予備の列情報読み出し
線１４とが１対ｌに対応しており、この予備の行情報読
み出しｉ１３と本来のビット線２から行撰択信号４によ
りセレクタｌで選択すれた情報をのせた行情報読み出し
線６の両方を行パリティ生成回路１１に入力し、行パリ
ティを生成する。置き換えられるべき本来のビット線が
選択される行選択信号を発生するアドレスで、このビッ
ト線を置き換える予備のビット線のスイッチ回路を制御
する。予備の行選択信号を選択する様にし、同様にして
予備の列選択信号を選択するアドレスも決めればよい。
予備の行情報読み出し線１３及び予備の列情報読み出し
線１４とが１対ｌに対応しており、この予備の行情報読
み出しｉ１３と本来のビット線２から行撰択信号４によ
りセレクタｌで選択すれた情報をのせた行情報読み出し
線６の両方を行パリティ生成回路１１に入力し、行パリ
ティを生成する。置き換えられるべき本来のビット線が
選択される行選択信号を発生するアドレスで、このビッ
ト線を置き換える予備のビット線のスイッチ回路を制御
する。予備の行選択信号を選択する様にし、同様にして
予備の列選択信号を選択するアドレスも決めればよい。
この様な構成により、従来技術の様に予備ビット線と行
選択信号及び列選択信号の間に多数のヒユーズを設ける
必要がなくなる。ここで、本発明の様に余分な情報を加
えてパリティ生成した場合について考えてみよう。本発
明においては予備ビット線は偶数本である。予備ビット
線３が全く使用されない時、当然予備の行選択信号８も
予備の列選択信号９も選択されないので、予備の行情報
読み出し線１３及び予備の列読み出し線１４Ｆｉ高電位
のまま保持される。高電位を論理ゝゝ０″に対応させて
も論理１１＃に対応させても予備の情報読み出し線は偶
数本であるので、予備の情報読み出し線をパリティ生成
回路に入力させてもさせなくても生成されるパリティの
値に変化はない。予備ビット線が使用される時は、使用
される予備ビット線と置き換わる本来のビット線を低電
位に保持してやれば行選択信号が選択状態にあっても情
報読み出し線は高電位に保たれる。従って、パリティ生
成回路に常に偶数個の高電位に保たれた入力が存在する
ことになり、パリティはこれらの入力の如何にかかわら
ず、それ以外の入力により決定される。即ち、本発明の
構成により冗長ビット線を使用してもしなくても正しい
パリティが得られることになる。
選択信号及び列選択信号の間に多数のヒユーズを設ける
必要がなくなる。ここで、本発明の様に余分な情報を加
えてパリティ生成した場合について考えてみよう。本発
明においては予備ビット線は偶数本である。予備ビット
線３が全く使用されない時、当然予備の行選択信号８も
予備の列選択信号９も選択されないので、予備の行情報
読み出し線１３及び予備の列読み出し線１４Ｆｉ高電位
のまま保持される。高電位を論理ゝゝ０″に対応させて
も論理１１＃に対応させても予備の情報読み出し線は偶
数本であるので、予備の情報読み出し線をパリティ生成
回路に入力させてもさせなくても生成されるパリティの
値に変化はない。予備ビット線が使用される時は、使用
される予備ビット線と置き換わる本来のビット線を低電
位に保持してやれば行選択信号が選択状態にあっても情
報読み出し線は高電位に保たれる。従って、パリティ生
成回路に常に偶数個の高電位に保たれた入力が存在する
ことになり、パリティはこれらの入力の如何にかかわら
ず、それ以外の入力により決定される。即ち、本発明の
構成により冗長ビット線を使用してもしなくても正しい
パリティが得られることになる。
（発明の効果）
以上述べた様に本発明によれは、予備ビット線と行選択
信号及び列選択信号の接続部の多数のヒユーズを用いる
ことなく、冗長溝成の誤り訂正回路を有する半導体メモ
リ装置が実現出来、チップ面積の損失が少なくかつ高信
頼性が得られ極めて有用である。
信号及び列選択信号の接続部の多数のヒユーズを用いる
ことなく、冗長溝成の誤り訂正回路を有する半導体メモ
リ装置が実現出来、チップ面積の損失が少なくかつ高信
頼性が得られ極めて有用である。
第１図は本発明の典型的な一実施例を示すブロック図で
あり、第２図は第１図実施例におけるスイッチ回路の一
其体例を示す回路図である。 ｌ・・・セレクタ、２・・・本来のビット線、３・・・
予備ビット線、４・・・行選択信号、５・・・列選択信
号、６・・・行情報読み出し線、７・・・列情報読み出
し線、８・・・予備の行選択信号、９・・・予備の列選
択信号、ｌＯ・・・スイッチ回路、１１・・・行パリテ
ィ生成回路、１２・・・列パリティ生成回路、１３・・
・予備の行情報読み出し腺、１４・・・予備の列情報睨
み出し線、２１・・・ビット線、２２・・・行選択信号
、２３・・・情報読み出し線、２４ｓ２５・・・トラン
ジスタ。 代理人 弁理士 本 庄 伸 介 第１図 −トラ− 一トラ） −・）ｌＩＩｆ＆、シｂ紳出し射も２３・シ゛スフ ２
４ シ゛スク２５
あり、第２図は第１図実施例におけるスイッチ回路の一
其体例を示す回路図である。 ｌ・・・セレクタ、２・・・本来のビット線、３・・・
予備ビット線、４・・・行選択信号、５・・・列選択信
号、６・・・行情報読み出し線、７・・・列情報読み出
し線、８・・・予備の行選択信号、９・・・予備の列選
択信号、ｌＯ・・・スイッチ回路、１１・・・行パリテ
ィ生成回路、１２・・・列パリティ生成回路、１３・・
・予備の行情報読み出し腺、１４・・・予備の列情報睨
み出し線、２１・・・ビット線、２２・・・行選択信号
、２３・・・情報読み出し線、２４ｓ２５・・・トラン
ジスタ。 代理人 弁理士 本 庄 伸 介 第１図 −トラ− 一トラ） −・）ｌＩＩｆ＆、シｂ紳出し射も２３・シ゛スフ ２
４ シ゛スク２５
Claims (1)
- 選択されたワード線によりビット線に読み出される全て
のメモリセルの情報を仮想的に２次元に配列し、行選択
信号及び列選択信号により、１組の行及び列を構成する
メモリセルの情報を選択的に行情報読み出し線及び列情
報読み出し線に読み出す水平垂直パリテイ方式を用いた
誤り自己訂正回路を有する半導体メモリ装置において、
少なくとも偶数本の予備ビット線と、該予備ビット線と
１対１に対応した行情報読み出し線及び列情報読み出し
線と、該行情報読み出し線及び列情報読み出し線に前記
予備ビット線の情報を選択的に読み出す予備の行選択信
号線及び列選択信号線と、本来のビット線に対応した行
情報読み出し線及び前記予備ビット線に対応した行情報
読み出し線を入力とする行パリテイ生成回路と、本来の
ビット線に対応した列情報読み出し線及び前記予備ビッ
ト線に対応した列情報読み出し線を入力とする列パリテ
イ生成回路とを備え、前記予備ビット線が使用されない
時及び前記予備ビット線が使用されかつ、該予備ビット
線の情報が選択されない時の該予備ビット線に対応する
行情報読み出し線及び列情報読み出し線の論理レベルと
、前記予備ビット線で置き換えられた本来のビット線に
対応する行情報読み出し線及び列情報読み出し線の論理
レベルとが同一であることを特徴とする半導体メモリ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61086814A JPS62243200A (ja) | 1986-04-15 | 1986-04-15 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61086814A JPS62243200A (ja) | 1986-04-15 | 1986-04-15 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62243200A true JPS62243200A (ja) | 1987-10-23 |
Family
ID=13897276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61086814A Pending JPS62243200A (ja) | 1986-04-15 | 1986-04-15 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62243200A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100468671B1 (ko) * | 1997-07-07 | 2005-06-22 | 삼성전자주식회사 | 반도체메모리장치및방법 |
-
1986
- 1986-04-15 JP JP61086814A patent/JPS62243200A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100468671B1 (ko) * | 1997-07-07 | 2005-06-22 | 삼성전자주식회사 | 반도체메모리장치및방법 |
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