JPH0320840B2 - - Google Patents

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JPH0320840B2
JPH0320840B2 JP55501990A JP50199080A JPH0320840B2 JP H0320840 B2 JPH0320840 B2 JP H0320840B2 JP 55501990 A JP55501990 A JP 55501990A JP 50199080 A JP50199080 A JP 50199080A JP H0320840 B2 JPH0320840 B2 JP H0320840B2
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redundant
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memory
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column
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JP55501990A
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JPS57500128A (ja
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Baanon Jooji Matsukenii
Debitsudo Eru Teiraa
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CTU of Delaware Inc
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Mostek Corp
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Publication date
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Publication of JPH0320840B2 publication Critical patent/JPH0320840B2/ja
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Description

請求の範囲 １ 行と列に配列されたデータ記憶セルをもつ複
数個の主メモリ・ブロツクと、 行と列に配列されたデータ記憶セルからなる冗
長メモリ・ブロツクと、 各主および冗長メモリ・ブロツク毎に設けられ
てそれに結合され、かつそれぞれデータ出力ノー
ドを備えそのデータ出力ノードが結合されるメモ
リ・ブロツクの記憶セルから行および列の番地信
号に応答してデータを外部データ端子へ別々に伝
えるようにした、読み出し増幅器およびデータ・
バツフアを含むデータ検出手段と、 各主メモリ・ブロツク毎に設けられて前記デー
タ検出手段に結合され、対応する外部データ端子
に接続されたマルチプレクサ回路にして、それぞ
れ主及び冗長データ入力ノードとデータ出力ノー
ドを持ち、各主データ入力ノードは対応するデー
タ検出手段のデータ出力ノードに接続され、各冗
長データ入力ノードは冗長メモリ・ブロツクのデ
ータ検出手段のデータ出力ノードに接続され、そ
して各マルチプレクサのデータ出力ノードは対応
する外部データ端子に別々に接続されるようにし
た、マルチプレクサ回路と、 各マルチプレクサ回路毎に設けられてそれを選
択的に第１の安定状態から第２の安定状態にする
ための独立にプログラム可能な手段であつて、前
記マルチプレクサ回路が第１の安定状態にあると
き第１のデータ経路が対応する主メモリ・ブロツ
クの主データ・ノードから対応する外部データ端
子へ設定され、前記マルチプレクサ回路が第２の
安定状態にある時第２のデータ経路が冗長メモ
リ・ブロツクの冗長データ・ノードから対応する
外部データ端子へ設定されるようにした、独立に
プログラム可能な手段と を有する耐障害メモリ・システム。
２ 特許請求の範囲第１項に定義される耐障害メ
モリ・システムであつて、前記プログラム可能な
手段は、多結晶シリコン・フユーズを含むリペ
ア・バツフアと、ゲート回路に加えられるリペア
信号及び対応する外部データ・ピンに加えられる
プログラム用電圧に応答して前記多結晶シリコ
ン・フユーズ中に大電流を流すため前記フユーズ
に接続されるゲート回路とをそれぞれ有する、メ
モリ・システム。
３ 特許請求の範囲第１項に定義される耐障害メ
モリ・システムであつて、前記各マルチプレクサ
回路は、対応する主メモリ・ブロツクの出力デー
タ・ノードおよび冗長ブロツクの出力データ・ノ
ードにそれぞれ電気的に直列に接続された第１お
よび第２のゲート回路を備え、各ゲート回路はデ
ータを対応する外部データ端子へ伝えるために共
通に接続された出力ノードを持つており、また前
記各独立してプログラム可能な手段は、フユーズ
とそのフユーズに接続されたスイツチング回路と
を備え、前記スイツチング回路は第１および第２
のマルチプレクサ・ゲート回路にそれぞれ接続さ
れた第１および第２の出力ノードを持ち、前記フ
ユーズが元のままである時第１と第２の出力ノー
ド上にそれぞれイネーブル信号とコンプリメン
ト・イネーブル信号とを発生し、前記フユーズが
開回路状態にある時第１と第２の出力ノード上に
それぞれコンプリメント・イネーブル信号とイネ
ーブル信号を発生する、メモリ・システム。
４ データ記憶セルの複数の行と列をそれぞれ持
つ複数個の主メモリ・ブロツクと、 データ記憶セルの複数の行と列を持つ冗長メモ
リ・ブロツクと、 ブロツク中の同一の行と列番地にあるセルを同
時に呼び出すために主および冗長メモリ・ブロツ
ク毎に設けられてそれに接続されたセル選択手段
と、 データを複数の外部データ端子の１つへ別々に
伝える出力データ・ノードを持ち各セル選択手段
毎に設けられてそれに接続された読み出し増幅器
およびデータ・バツフアを含むデータ検出手段
と、 主メモリ・ブロツクのデータ検出手段毎に設け
られ、第１および第２の制御入力と、主ブロツ
ク・データ検出手段のデータ出力ノードおよび冗
長ブロツク・データ検出手段のデータ出力ノード
にそれぞれ接続される第１および第２のデータ入
力と、対応の主ブロツクの外部データ端子に接続
される共通データ出力とを各々持ち、各主メモ
リ・ブロツクのデータ検出手段に接続されるマル
チプレクサと、 主メモリ・ブロツクのみから又は冗長メモリ・
ブロツクのみからのデータ伝送を論理的に有効に
するため、マルチプレクサ毎に設けられ前記第１
および第２の制御入力に接続された独立してプロ
グラム可能な手段と を結合して有する耐障害メモリ・システム。
発明の背景 発明の分野 この発明は半導体チツプ上に形成される型のモ
ノリシツクメモリ・アレイ、特にブロツク冗長度
を有する耐障害メモリ・アレイに関するものであ
る。
従来技術の説明 高集積化（LSI）の技術は、一片のシリコン上
に大容量のバイナリ記憶素子アレイを持つメモリ
素子を作ることを可能にした。この様な配列にお
ける直接の利点はセルの高密度と低電力の要求に
ある。モノリシツク・チツプを製造する場合、シ
リコン・ウエフアからの良質のチツプの生産性
は、特に製造の初期段階では、低いことが普通で
ある。製造された各々の完全なチツプにおいて、
単一のセル又は２、３個の密接したセル又は数個
のかたまりのセルを使用不能にする１つか又は複
数の局部的欠陥は持つがほぼ完全な多くのチツプ
が存在する。
１つのメモリ・アレイ中に１個でも欠陥のある
セルがあれば、他の点では完全であつてもそのメ
モリ・アレイすべてを使用不可にすることはよく
認識されているところである。
セル密度が増大するにつれて、製造工程中の欠
陥は増大する。それゆえに、完全なアレイを作り
出すことや、製造工程中の欠陥をもつメモリ・ア
レイを修理したり又は使える様にするための技術
は常に関心のあることである。
幾つかの既存の技術による試みがこのために実
行されてきた。例えば、誤り訂正コードは、ある
語のビツトがメモリの中の欠陥セルに記憶されて
いる場合に、そのようなメモリから読み出される
語を修正するのに使用される。他の試みでは、欠
陥セルを回避すべく、製造工程中に任意に結線す
る技術が用いられる。加えて耐障害メモリ・シス
テムにおいて、セルの冗長行または列全体を、１
つか又はそれ以上の欠陥セルをもつ行又は列の代
りに置き換えることが開示されている。この様な
配列においては、完全なセルの冗長行は、内容の
番地呼び出し可能なメモリで冗長行の番地にそつ
て欠陥行の語の番地を記憶することによつて、１
つかそれ以上の欠陥セルをもつ行と置き換えられ
る。
さらに他の耐障害配列において、セルの番地呼
び出し可能なアレイは、欠陥セルの行を無効にし
それを冗長行と置き換えるための欠陥ワード・ア
ドレス・レジスタと比較回路と共にセルの冗長行
が用いられる。語の番地は、選択的開回路導電経
路によつて読み出し専用メモリに記憶されるか、
又は選択的に読み出専用メモリの接地ビツトによ
つて記憶される。
前述の耐障害配列のどれも、語又はセルのどち
らの型で番地呼び出し可能なメモリであろうと
も、それぞれに必要な条件は、１つ又はそれ以上
の不良セルが存在する各行又は列に少なくとも１
列又は行の冗長セルが用意されることである。さ
らに、メモリ・アレイの障害ビツト個所は、その
障害個所が存在する行又は列が、用意されている
全部の冗長行の数を越えない範囲でのみ耐障害が
可能である。
加えて、セル及び語の番地呼び出し可能アレイ
は一般にデコーダ、入力／出力ロジツクそしてそ
の他の周辺回路を持ち、それらの中でも製造工程
上の障害が起り、そしてそれは語の番地呼び出し
やセルの番地呼び出しの技法によつて救済され得
ないものである。
発明の目的の概要 それゆえに、この発明の主たる目的は、良好な
る耐障害メモリ・アレイを提供することにある。
この発明の他の目的は、セル障害と同様に、デ
コーダ、入力／出力ロジツク及び関連する周辺回
路中の障害を救済するための耐障害メモリ・シス
テムを与えることにある。
さらにこの発明の他の目的は、封入後発生した
回路障害をパツケージを開くことなくプログラム
可能な手法により救済出来る耐障害メモリ・アレ
イを与えることにある。
さらにこの発明の他の目的は、単一セル又は
２、３の密接したセル又は数個のかたまりのセル
を使用不能にする１つかそれ以上の局部的障害を
持つメモリ・アレイをセルの番地個所を知ること
なく使用可能にする改良された耐障害メモリ・シ
ステムを与えることにある。
発明の概要 前述の目的は、複数の主メモリ・アレイ・ブロ
ツクに構成され、各ブロツクは行と列に配列され
たデータ記憶セルを持ち、各主アレイの列は各主
アレイのセルへデータを送つたり、セルからデー
タの受取つたりするためのデータ・ノード入力／
出力回路を通して互いに接続される耐障害メモ
リ・システムで達成される。耐障害メモリ・シス
テムはさらに行と列に配列されたデータ記憶セル
の冗長アレイ又はブロツクを持ち、冗長アレイの
列は冗長アレイのセルへデータを送つたり、受け
取つたりするための冗長データ・ノード入力／出
力回路を通して互いに接続される。行と列の番地
符号信号に応答するセル選択手段は、各種アレイ
及び冗長アレイの対応する行と列の番地の個々の
データ記憶セルを選択的に呼び出すために各アレ
イに接続される。マルチプレクサ・ロジツク回路
は、それが付加されている主アレイからのデータ
を又はプログラムされている時には冗長アレイか
らのデータを外部のビツト・データ・ピンへ選択
的にゲートするために、各主アレイのデータ・ノ
ード入力／出力回路と冗長アレイの冗長データ・
ノード入力／出力回路に接続される。各マルチプ
レクサ・ロジツク回路は、それが付加されている
主アレイの出力を論理的に無効にし同時に冗長ア
レイへのデータ伝送を有効にするため独立したプ
ログラム可能要素を持つ。
好ましい実施例によると、プログラム可能要素
は半導体フユーズと溶断回路から成る。主メモ
リ・ブロツクに１つかそれ以上の障害が検出され
ると、比較的高い電圧、典型的には25ボルト、が
外部ビツト・データ・ピンを通して溶断回路に加
えられ、半導体フユーズを閉回路低抵抗状態から
開回路状態に永久に変える。これによつて不良主
メモリ・ブロツクは永久に切り離され、その場所
に冗長メモリ・ブロツクが置き換る。望ましくは
各主メモリ・ブロツクは列選択、列解読、読み出
し増幅及びデータバツフア等の回路を持ち、その
すべての回路と同じものが冗長メモリ・ブロツク
中に備えられている。これによつてセルの選択及
びデータ検出回路の本質的な部分の障害も救済さ
れ得る。
発明を特徴づける新らしい点は添付の請求の範
囲に定義される。この発明の前述及び他の目的、
利点及び特徴は後述される。そして制限する目的
ではなく、発明を図示する目的のために、発明の
一実施例を添付の図面に示す。
【図面の簡単な説明】
第１図はブロツク冗長度を有するメモリ・シス
テムのチツプの構造を図示するブロツク図であ
る。
第２図は発明のロジツク・マルチプレクサを単
純化したブロツク図である。
第３図は主メモリ・アレイと冗長メモリ・アレ
イの論理的相互接続を図示する単純化したブロツ
ク図である。
好ましい実施例の詳細な説明 以下の説明において、発明は、半導体チツプ上
にMOS／LSI技法によつて作られた電気的プロ
グラム可能メモリと共に説明される。しかしなが
ら、ここに述べられるブロツク冗長回路と技法は
一般にMKxQの形に構成されるメモリ・アレイ
において都合良く使用され得る。
同じ部分は本明細書及び図面中で、それぞれ同
じ参照番号が付けられている。
図面、特に第１図と第２図を参照すると、電気
的プログラム可能メモリ（EPROM）が半導体チ
ツプ１０上にMOS／LSI技法によつて作られる。
メモリは中央の行デコーダ１４の両側に４つの主
メモリ・ブロツク（12ABCD）と（12EFGH）
を持つ8kx８で構成される。各主メモリ・ブロツ
クは256行と32列のメモリ・アレイＭに配列され
たデータ記憶セルを持ち、各アレイＭの列は共通
データ入力／出力端子Ｐ１，Ｐ２，Ｐ３，Ｐ４，
Ｐ５，Ｐ６，Ｐ７，及びＰ８のそれぞれを通して
データを送受するためにデータ・ノード入力／出
力回路を通して接続される。各主メモリ・ブロツ
クは又、列選択回路１６、列デコーダ１８、そし
て読み出し増幅器とデータ・バツフア回路２０
（データ検出手段）を持つ。又行と列デコーダの
両方を取り扱うアドレス・バツフア・ブロツク２
２と、チツプのすべての部分に制御信号を送る共
通制御ロジツク・ブロツク２４も用意される。行
デコーダ１４、列選択器１６、列デコーダ１８及
びアドレス・バツフア・ブロツク２６は番地情報
を受け取り、読み出し／書き込み動作における各
ブロツクの個々のセルを選択するため各ブロツク
において256行の内から１つと32列のうちから１
つを選択する。例えば、行デコーダは2n行のうち
から１つを選択するための2n信号のうちの１つを
発生するためにｎ−ビツトのバイナリ入力信号を
解読する形式のものであり、列デコーダは各ブロ
ツクの2N列のうちから１つを選択するための2N信
号のうちの１つを発生するためにＮ−ビツトのバ
イナリ信号を解読する形式のものである。
各ブロツク中のセルは共通の行ラインにそつて
拡がつており、別々に呼び出しが可能である。各
ブロツクのビツト共通ラインは２つの別々の列番
地によつて選択可能なデータの２つの列に共通で
ある。各ブロツクの列のビツト・ラインは、外部
ピンＰ１〜Ｐ８を通してデータをアレイのセルへ
送つたり、セルから受け取つたりするためにデー
タ・ノード入力／出力回路（SAとDB）を通して
接続される。
前述の通り、ここで述べる発明の主な目的は、
良品率を改善するためとそれにより半導体メモ
リ・アレイの価格を引き下げるための回路技術を
与えることにある。このことは本発明において、
障害のあるセルや数個のかたまりのセルを持つメ
モリ・ブロツクすべてを選択的に置換させること
が出来る冗長回路を用意することにより成し遂げ
られ、それによつて他にも障害のあるチツプを救
済する。後述から判る様に、この発明の冗長技法
は封入の前及び後の両方の試験段階で等しく良好
に実行されうる。
発明の冗長技法は、１つの行又は列ではなくメ
モリの１つのブロツク全部が置換される“ブロツ
ク”冗長である。チツプ１０に作られたメモリ・
アレイにおいて、データ記憶セルは256行と256列
に配列され、列は８個の出力に配列され、メモ
リ・アレイは、それぞれ32列の幅の８個のメモ
リ・ブロツクで構成される。発明の冗長技法によ
れば、２個の追加ブロツク、冗長マトリツクス・
ブロツク１２RB−１と１２RB−２がマトリツ
クスの９番目と10番目のブロツクとして用意され
る。各冗長ブロツクは256行と32列の冗長メモ
リ・アレイRMに配列されたデータ記憶セル、冗
長列選択回路（RCS）１６、冗長列デコーダ回
路（RCD）１８及び冗長読み出し増幅器とデー
タ・バツフア回路（RSAとDB）２０を持つ。冗
長ブロツク中のデータ・記憶セルは主メモリ・ブ
ロツクのセルと同時に呼び出される。
試験中にメモリ・ブロツクのある部分の不良が
判定された場合、そのメモリ・ブロツクはプログ
ラム可能な手段によつて選択的に切り離され、不
良側のチツプの冗長メモリ・ブロツクがその代り
に接続される。冗長ブロツクは、ウエフア試験に
おける検認の場合のみだけでなく、封入後のデー
タ保持力試験の時でさえも不良であるマトリツク
スのブロツクの代りに選択的に挿入される。もし
不良ビツトが検出された場合、冗長ブロツクは、
ウエフアの段階であつてもパツケージの段階であ
つても障害ブロツクの代りに選択的置き換えられ
る。この技法によれば、ただの１ビツトが不良で
ある場合でさえも、単一の行又は列ではなく、メ
モリのブロツク全体が交換される。このブロツク
冗長技法は、すべての列番地と行番地の順序を重
複して備えているので問題の番地がどれであつて
もそれには無関係と考えて良い。
ブロツクの選択は、データ・ノード入力／出力
回路（SAとDB）２０に接続されるマルチプレク
サ２６とリペア・バツフア２８を通して実行され
る。冗長ブロツクの置換は、不良ビツトが存在す
るブロツクの出力データ端子に高電圧を選択的加
えることにより実行される。リペア・バツフア
（RB）２８中のポリシリコン・フユーズ３０を
溶断することにより、メモリの不良ブロツクを電
気的に切り離し同時にその場所を冗長ブロツクと
置き換える。
第２図と第３図を参照すると、マルチプレクサ
回路２６は各主メモリ・ブロツクの読み出し（セ
ンス）増幅器（SA）出力ノード３２に接続され
る。メモリ・ブロツク１２ＡからのデータはSA
出力ノード３２を通してマルチプレクサに入る。
一方ブロツク１２RB−１の冗長マトリツクス
RAからのデータはRSA出力ノード３４から入
る。この配列がチツプの反対側において重複して
設けられており、チツプの両側に書き込み動作の
ために同様の回路を有する。チツプ１０の左側の
メモリ・ブロツクにおける読み出し動作はそれゆ
えに冗長技法の説明の目的にかなうであろう。
マルチプレクサ回路２６は第１および第２のデ
ータ入力と、それぞれ主メモリ・ブロツク１２Ａ
および冗長ブロツク（１２RB−１）からの読み
出し増幅器出力３２およびRSA出力ノード３４
とを持つ。マルチプレクサのデータ出力は主デー
タ経路３６か又は冗長データ経路４０にそつて出
力バツフア３８を通りピンＰ１に伝えられる。主
メモリ・ブロツクのSA出力線３２か又は冗長SA
出力線３４上のどちらかに出るデータは、リペ
ア・バツフア２８内のプログラム可能フユーズ３
０の状態によつて伝達される。メモリ・ブロツク
１２Ａが完全なセルのアレイを持ち、プログラム
可能フユーズ３８が元のままであると仮定する
と、データはSA出力線３２から、入力を出力バ
ツフア３８へ結合する共通データ・ビツト・ノー
ド４２を通してＩ／Ｏビツト・データ端子Ｐ１へ
伝達される。
プログラム可能フユーズ３０の状態はマルチプ
レクサ２６によつて選はれるデータ経路を決定す
る。マルチプレクサ２６は、リペア・バツフア２
８に接続される第１と第２の入力制御線４４と４
６を持つ。ロジツクの高レベル電位、Vcc、又は
ロジツクの低電圧・ゼロ又は基板の基準電位はフ
ユーズ３０の開回路又は閉回路の状態によつて制
御入力線４４，４６上に出る。
メモリ・ブロツク１２Ａが完全なセルのアレイ
を持つと仮定すれば、フユーズ３０は元のままで
ある。プログラム可能フユーズ３０の抵抗は相対
的に低く、典型的に100〜200オームであり、これ
により低抵抗導電経路が制御トランジスタＱ１に
対して形成される。トランジスタＱ１のゲートは
直接Vccに接続され、ターン・オンしている。そ
れによりデプレツシヨン型トランジスタＱ２に対
して導電経路が形成される。デプレツシヨン型ト
ランジスタＱ２は、ターン・オフ信号がない時、
通常オンであり、そしてＱ１がフユーズ３０を通
して導通し始める時ターン・オフされる。フユー
ズ３０の両端の電圧降下はゼロでないが、デプレ
ツシヨン型トランジスタＱ２のゲートに加えられ
る電位は実質上基板の基準レベルであり、それに
よつてトランジスタＱ２はターン・オフさせられ
る。
制御ノード４８の電位は基板の基準レベルか又
はゼロ・レベルである。制御トランジスタＱ３の
ゲートは制御ノード４８に接続され、そして同時
にターン・オフさせられる。制御トランジスタＱ
３のソースは制御ノード５０を通してデプレツシ
ヨン型トランジスタＱ４のドレインに接続され
る。デプレツシヨン型トランジスタＱ４のゲート
は制御ノード５０に接続され、そして制御ノード
５０はＱ３がターン・オフする時ほぼVccの電位
レベルまで上昇する。この様にしてマルチプレク
サ制御入力線４４はVcc又はロジツクの高の状態
にまで上昇する。これによつてマルチプレクサ２
６中の制御トランジスタＱ５とＱ６がターン・オ
ンされ、これによつてピン１からの主メモリ・ブ
ロツク１２Ａのデータ記憶セルへのデータ入力と
データ出力を有効にする。
もし、試験中、主ブロツクのメモリ・アレイＭ
中の１つかそれ以上のセルの不良が判定され、そ
れが例えばブロツク１２Ａであれば、その代りに
冗長ブロツク１２RB−１を置き換える必要があ
る。これは制御トランジスタＱ７のゲートに信号
RPRを通し、一方同時に比較的大きい電圧、例
えば25ボルトをピンＰ１に加えることにより実行
される。比較的高い電位によつて表わされるプロ
グラム用の信号はピンＰ１とＱ７のソースに接続
されるプログラム入力導電体５２を通して導通さ
れる。信号RPRがロジツク「０」からロジツク
「１」に上昇すると、コンプリメント・リペア信
号はロジツク・ゼロに落ち、これによつて
制御トランジスタＱ８をターン・オフする。プロ
グラム用の電流は、プログラム入力導電体５２に
よつて伝えられる比較的高い電圧がトランジスタ
Ｑ９のゲートに加えられる時トランジスタＱ９を
通して流れる。プログラム用の電流は別の電源電
位Vppから引き出される。リペア信号をＱ９のゲ
ートに加えることで、Ｑ９を導通状態にし、それ
によつてフユーズ３０に大電流を流す。
この大電流によりフユーズ３０が切れた後、制
御トランジスタＱ１のドレインは開回路となり、
これによつて、デプレツシヨン型トランジスタＱ
２のドレインに接続されるＱ１のソースはVcc電
位レベルまで上昇する。ノード４８の電位がVcc
になると、マルチプレクサ制御入力４６はVcc又
は論理「１」に上昇し、そして同時に、トランジ
スタＱ３がターン・オンされ、これによつて制御
ノード５０は論理「０」の電位に駆動される。マ
ルチプレクサ制御入力４４は制御ノード５０に接
続されているので、主ブロツク１２Ａ用の制御ト
ランジスタＱ５とＱ６がターン・オフされ、一方
制御トランジスタＱ１０とＱ１１はマルチプレク
サ制御入力４６の高電位レベルによつてターン・
オンされる。このようにフユーズ３０が永久に開
回路状態にプログラムされると、冗長ブロツク１
２RB−１は永久に主ブロツク１２Ａと置換さ
れ、これによつてデータはＩ／ＯデータピンＰ１
を通して冗長マトリツクスRMのメモリ・アレイ
に書き込まれたり、読み出されたりされる。
前述の技法は大抵のメモリ・アレイの障害を修
復させ、加えて障害のある列デコーダ、列選択回
路、データ−ｎバツフア及び読み出し増幅器の交
換を可能にする。多くの行ラインの障害を修復さ
せることは出来ないが、個々のメモリ・セルの障
害や列の障害はすべて救済され得る。
以前には、メモリ・チツプにおける冗長性は
２、３の行や列を追加することによつて実施され
て来た。この方法はより少ないマトリツクス領域
で済むが、列デコーダ又は読み出し増幅器を修復
することは出来ず、加えてセルの番地情報を記憶
するためのプログラムされたロジツク・アレイに
対する必要条件を含むそれ固有の実施上の問題を
持つ。列のビツト・ラインが２つの異なる列番地
によつても選択可能なデータの２つの列によつて
共通されるあるメモリ配列において、メモリ・セ
ル中のドレインとソースの短絡又はドレインとフ
ローテイング・ゲートの短絡は、不良の列番地ラ
インが永久にグランドに接続され同時に列番地が
活性化されないかぎり修復不能となる。これは密
に詰め込まれた列番地ラインのそれぞれに関連し
た多結晶シリコン・フユーズとかなりの付加回路
を必要とするであろう。同様に、回路設計者は、
交換された行ラインの両端が永久にグランドに接
続されることを確実にせねばならない。これは、
行番地ラインの間隔が列番地ラインの間隔の２倍
密になりそして、この例の様に、行デコーダがメ
モリ・アレイの中央に位置する時多結晶シリコン
行ラインが４端になるので、回路の集積密度の問
題が深刻になる。この方法は多くの周辺回路が必
要である。
この発明の冗長ブロツクの方法は、列デコー
ダ、読み出し増幅器及び他の周辺回路を含む、ア
レイすべてを置換するので、メモリ・セルの障害
と同様これらの部分における障害も簡単に修復可
能である。ブロツク冗長はアレイの領域、列デコ
ーダ、読み出し増幅器等が25％増加するが、それ
は今まで通り元の大きさの領域が機能的に良好で
あることを必要とするだけである。全部のチツプ
領域における増加は20％であるが、必要とされる
良好活動領域中の増加は２％未満である。４つの
冗長行の出力毎に１つの冗長列を作るために要す
るチツプ領域は、ここで述べたブロツク冗長の方
法を実施するに要する領域をはるかに越える。
この発明の一実施例を図示し詳細に説明した
が、この発明の思想と範囲から逸脱することな
く、様々な変更が可能であることは明らかであ
る。
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