JPS60501878A - 列冗長性回路を有するバイト幅メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 列パ艮性回　を　するバイト３メモリロこの発明は一般的にはデータをアクセス するだめの装置に関ｔノ、より特定的には、列冗長性回路または構成を有するバ イト幅メモリ回路に関する。

背景および先行技術の議論 データをストアしかつアクセスするための種々の装置が存在する。１つのタイプ の装置は、列冗長性構成を有するバイト幅メ上り回路のようなメモリ回路である 。このメモリ回路は、データをストアするための主メモリアレイと、ストアされ たデータをアクセスするための回路とを含んでいる。たとえばスタティックラン ダムアクセスメモリ（ＳＲＡＭ）のような主メモリアレイは通常、多数のビット セグメントを含んでおり、その各々は、データをストアするための複数のアドレ ス可能な列を有している。主メモリアレイにストアされたデータをアクセスする ために用いられる回路は、各ビットセグメントに対して、列アドレスを受取りか つデコードして対応する列を能動化する列アドレスデコーダを含んでいる。この メモリ回路は、たとえば半導体チップ上の集積回路（ＩＣ）として製造され得る 。

メモリ回路の製造において、ビットセグメントにおける１つまたはそれ以上の列 を、データをストアするために使用することを不能にする１つまたはそれ以上の 欠陥が生じる。たとえば、１つの欠陥は、共に短絡されでいるピッ［−セグメン トにおいて２つの列を構成し、これによって、双方の列に欠陥を生じさせる。し たがって、メモリ回路は典型的には、不良列に対するアドレスをデコードするよ うにプログラムされたプログラム可能な冗長列アドレスデ：コーダとともに、不 良列を交換するために用いられ得る冗長列を伴なって製造され得る。したがって 、ピットセグメン１〜における不良列に対する任意のアドレスが発生したときに 、そのアドレスでプログラムされた冗長列アドレスデコーダは、不良列を交換す ために対応する冗長列を能動化することによって応答する。

列冗長構成を有する１つの特定のバイト幅メモリ回路は、４−ビットバイト幅メ モリ回路として知られている。このメモリ回路の構成は、４つのビットセグメン トと、４つの入力／出力＜＋１０）ポートと、口れらのビットセグメントをこれ らのＩ１０ポートに各々結合する４つのデータラインとを含んでいる。このメモ リ回路は、対称形の左および右の半分のプレーンを有してあり、半分のプレーン の各々は、２つのビットセグメントと、２つのデータラインと、２つのＩ、／’ Ｏポートとを有している。半分のプレーンの各々はまた、２つのビットセグメン トにおける不良列を交換するために冗長列の２つの対で構成された４つの冗長列 を有しており、これによって２つのＩ１０ボートごとに４つの割合で冗長列を供 給している。一方の対の２つの冗長列は、各々２つのデータラインに結合され、 さらに他方の対の２つの冗長列もまた、各々２つのデータラ−インに結合される 。ビットセグメント内の不良列をアドレスするときに、１つの対の２つの冗長列 が１対として能動化される。

特に、上述の構成によって１半分のプレーンの各々に対して、冗長列の２つの対 は、ビットセグメントにおける不良列の異なる組合せを交換するために用いられ る。たとえば、もしも一方のデータラインに結合された一方のビットセグメント における２つの列が共に短絡されるならば、そのとぎは、冗長列の一方の対は、 これらの不良列の一方がアドレスされるときに能動化さｒ＋、かつ冗長列の他方 の対は、他方の不良列がアドレスされるときに能動化される。

１−なりも、一方のデータラインに接続された一方の対の一方の冗長列および一 方のデータラインに接続された他方の対の一方の冗長列が各々、一方のピッ１〜 セグメンｌ〜において短絡された列を交換するのに用（口うれる。

欠陥が生じさせる他の例として、一方の明白に不良な列が、一方のデータライン に結合された一方のヒツトセグメントに存在し、かつ他方の明白に不良な列が、 他方のデータラインに結合された他方のビットセグメントに存在すると仮定する 。再度、これらの不良列の一方がアドレスされるときに、冗長列の一方の対が能 動化され、かつ他方の不良列がアドレスされるときに、冗長列の他方の対が能動 化される。一方のデータラインに結合された一方の対にお（Ｊる一方の冗長列お よび他方のデータラインに結合された他方の対における一方の冗長列は、各ピッ １〜セグメントにおける２つの明らかに不良な列を交換づるために用いられる。

上述のバイト幅メモリ回路の構成に関する１つの欠点は、各々の対称形の半分の プレーンに対して、２つのＩ１０ポートあたり４つの冗長列が利用されるという ことである。

特に、２つの不良列を交換づるために提供された冗長列の２つの対が存在する。

Ｉ１０ポートに対する冗長列のこの比率は、２つの不良列を交換するために４つ の冗長列か提供されるという点で効率が悪い。他の欠点または効率が悪いことは 、もしも、たとえば、そして他の製造上の欠陥として、任意の半分のプレーンの ２つのビットセグメントにおいでわずか１つの列が明らかに不良であるならば、 そのときは２つの対すなわち４つの冗長列が提供され、わずか１つの冗長列が現 実に１つの不良列の交換に用いられるということである。他の欠点は、ｌ　、− ’　０ボートの数に比例して、これらの数の冗長列を必要とすることに関連する 、増大した製造費用および複雑さと、これらの冗長列を提供するために半導体チ ップ上で必要とされる何カ０的なスペースとを含んでいる。

発明の概要 この発明の目的は、データをアクセスするための新規な装置を提供することであ る。

この発明の他の目的は、より効率的な列冗長構成を有づるバイト幅メモリ回路を 提供することである。

さらに、この発明の他の目的は、列冗長構成を有するバイト幅メモリ回路の製造 を簡略しかつその費用を減少させることである。

この発明の付加的な目的、長所および新規な特徴は、以下の説明において一部説 明され、以下の説明を調べたときに当業者にとって一部明白となりまたはこの発 明を実施することによって知られるであろう。この発明の目的および長所は、添 付された請求の範囲において特に指摘された手段および組合せによって認識され かつ得られるであろう。

ＲｌＪと匪貝− ここで具体化されかつ広く説明されているように、この発明の目的に従って上述 のおよび他の目的を達成するために、この発明の装置は、データをストアするた めの複数のメモリ手段と、複数のメモリ手段に各々対応する複数のデータライン と、複数のデータラインに各々結合された複数のボート手段と、データをストア しかつ複数のポート手段に各々対応する複数の冗長手段と、複数の冗長手段を複 数のデータラインの一方または他方に各々結合する一方で複数のデータラインの 一方または他方から複数のメモリ手段の一方または他方を切離す手段とを含んで いる。

好ましくは、冗長手段の各々は冗長列でありかつ結合および切離しのための手段 は、任意の冗長列を一方または他方のデータラインに結合しまたは切換えるよう にプログラム可能である。したがって、任意の冗長列は、プログラム可能な結合 および切離し手段をプログラムすることによって一方または他方のデータライン に結合されまたは切換えられる。

プログラム可能な結合および切離し手段は、任意の冗長列に対して、不良列に対 するアドレスをデコードするようにプログラムされたプログラム可能なアドレス デコーダと、任意の冗長列を一方のおよび他方のデータラインに各々結合するた めの１対のバスゲートと、プログラムされたアドレスデコーダによって生じたゲ ート能動化信号をこれらの２つのバスゲートの一方に対して選択しかつ切換える ようにプログラムされ、これによって、たとえば冗長列にストアされたデータを データラインの一方上にゲート出力するプログラマブルマルチプレクサとを含ん でいる。同時に、プログラムされた結合および切離し手段は、任意の冗長列によ って交換される不良列を有するビット・セグメントを、対応するデータラインか ら有効に切離す。

得られる利益および長所の説明 任意の冗長列が２つのデータラインの一方に結合されまたは切換えられるこの発 明によれば、従来の列冗長性構成と同じ不良列を一交換するのに、Ｉ１０ポート ごとにわずか１つの冗長列のみが必要とされる。さらに、任意の冗長列を一方ま たは他方のデータラインに結合する際のこの融通性の結果として、この発明はま た、わずか２つの冗長列のみを提供し、これらの冗長列の一方のみが明確に不良 な列を交換するのに必要とされる。また、この発明の２つの冗長列を２つのデー タラインの同じものしたがって対応するＩ１０ポートに結合することを可能にす ることによって、この発明の列冗長性構成は有利に、バイト幅メモリ回路へのＩ １０データ転送ごとの２つの冗長列を有効にすることができる。したがって、よ り効率的な冗長列の使用方法および減少した費用および製造の簡略化がこの発明 によって達成される一方で、先行技術の冗長性構成と同じ不鹿列を交換する能力 を提供することができる。

図面の簡単な説明 この明細書に組込まれかつその一部を形成する添付図面は、この発明の実施例を 描いており、さらにその説明とともにこの発明の詳細な説明づるのに役立ってい る。図面において、 第１図は、この発明の簡略化されたブロック図であり；第２図は、この発明のよ り詳細なブロック図であり；第３図は、この発明の部分的な概略図である。

明の詳細な説明 まず、この発明の好ましい実施例が詳細に参照されるが、その−例が添付図面に 描かれている。

第１図は、データをアクセスするための装置１０と、特に、バイト幅メモリ回路 １２とを示している。−例として、そして以下に評価されるであろうように、バ イト幅メモリ回路１２は、４−ビットバイト幅メモリ回路であってもよいが、こ の発明の原理は、他のタイプのバイト幅メモリ回路にも適用され得る。さらに、 集積回路（ＩＣ）として実現される一方で、メモリ回路１２は他のタイプの回路 として構成され得る。

メモリ回路１２は、詳細に示されているように、左手部分すなわちブレーン１２ Ａを有しており、ざらに１つのブロックで概略的にのみ示されている対称形のま たは類似した右手部分すなわちブレーン１２Ｂを有している。左手ブレーン１２ Ａの議論は、右手ブレーン１２Ｂとこの発明の全体の原理とを理解するのに十分 である。

メモリ回路ブレーン１２Δは、１６Ａとして一般的に示される、データをストア するための複数のメモリに分割された主メモリアレイ１４Δを含んでいる。特に 、メモリ手段１６Ａは、一般に１８で示される複数のアドレス可能なデータスト レージ列を有するビットセグメントＢＳ、と、列アドレスをデコードして各々の 列１８をアクセスするためのアドレスデコーダＡＤ、とを含んでいる。メモリ手 段１６Ａは、一般に２０で示される複数のアドレス可能なデータストレージ列を 有する他方のビットセグメントＢｓ２と、列アドレスをデコードして各々の列２ ０をアクセスするためのアドレスデコーダＡＤ２とを含んでいる。アドレスデコ ーダ△Ｄ、およびアドレスデコーダ△Ｄ２は、一般に２２で示された制御ライン を介して、列１８および列２０に対するアドレスを受取る。−一例として、ビッ トセグメントＢＳ、は、３２の列１８を有することができ、かっピッ］〜セグメ ントＢＳ２は、３２の列２０を有することができ、これによって、アドレスデコ ーダＡＤ、およびアドレスデコーダＡＤ２は、ライン２２上で５−ビットのアド レスをデコードするであろう。

一般にＤＬで示される、メモリ回路プレーン１２Ａの複数のデータラインは、各 々複数のメモリ手段１６△に結合されて、メモリ手段１６Δにストアされ１ｑる データを導きまたは転送する。特に、データラインＤＬは、ビットセグメントＢ Ｓ、に結合されるデータラインＤＬ、と、ビットセグメントＢＳ２に結合される データラインＤ１−２とを含んでいる。メモリ回路プレーン１２△はまた、一般 にＰ　Ｍとして示され、複数のデータラインＤＬに各々結合される複数のポート 手段を含んでいる。特に、ポート手段ＰＭは、データラインＤ１−７に結合され るポート手段ＰＭ１と、データラインＤ　Ｌ　２に結合されるポート手段ＰＭ２ とを含んでいる。

さらに説明されるメモリ回路ブレーン１２Ａの全体的な動作において、データを アクセスするために、任意の列アドレスは、ライン２２上に供給されかつアドレ スデコーダＡＤ、およびアドレスデコーダＡＤ２によって受取られる。

この列アドレスはその後、アドレスデコーダＡＤ、およびアドレスデコーダＡＤ ２によってデコードされ、これによって、列１８の一方および列２０の一方は各 々アクセスされる。その後、データラインＤ　Ｌ　、を介してポート手段ＰＭ１ と一方のアドレスされた列１８との間で、およびデータラインＤＬ２を介してポ ート手段ＰＭ２と一方のアドレスされた列２０との間で、データ転送が行なわれ 得る。たとえば、もしもデータが列１８の一方から読出されるべきであるならば 、そのときはその一方の列に対するアドレスはライン２２を介して供給されかつ アドレスデコーダ△Ｄ、によってデコードされる。これに応じて、任意のアドレ ス列１８は、アドレスデコーダΔＤ、の出力によってアクセスされ、これによっ て、アドレスされた列１８にストアされたデータはデータラインＤ　Ｌ　、を介 （）てポート手段ＰＭ、に転送される。

ビットセグメントＢＳ、およびビットセグメント［３ｓ２を製造する工程の間に 、列１８および列２０の１つまたはそれ以上をデータの記憶のために使用するこ とを不能にで−るいくつかの欠陥が発生する。たとえば、第１図に示されたよう に、ビットセグメント８３．にお（プる列１８．および列１８２は短絡されるこ とが可能であり、これによってこれらの列の双方をデータのストアに関して不良 にし、またはビットセグメントＢＳ２における列２０．および列２０、は短絡さ れることが可能であり、これによってこれら２つの列をデータのストアに関して 不良にする。他方の製造上の欠陥は、明らかに不良である、ビットセグメントＢ Ｓ１における列１８３およびピットゲメントＢＳ２における列２０３のような、 ２つの別々の列を使用不能にする口とができる。さらに他の’ｌｌ上上欠陥は、 主メモリアレイ１４Ａ全体を介して不良である、たとえば列１８４のようなわず か１つの列に帰着する。この発明は、主メモリアレイ１４Ａ全体がこれらの４つ の不良列状態のいずれかを伴って製造されたものであるとの仮定に基づいて以下 に説明されるであろう。

メモリ回路ブレーン１２Ａは、ビットセグメントＢＳ。

における１つまたはそれ以」二の不良列１８を交換しかつ７・′またはピットゲ メン１〜ＢＳ２における１つまたはそれ以上の不良列２０を交換するための、一 般に２６△として示された複数の冗長手段を有している。特に、冗長手段２６へ は、その数において複数のボー１一手段ＰＭに各々対応し、ている、一般にＲＣ で示された複数の冗長列を有している。

複数の冗長列ＲＣは、ピットゲメンｉ〜ＢＳ、における不良列１８またはビット セグメントＢＳ２における不良列２０を交換するための冗長列ＲＣ，と、ヒツト セグメントＢＳ１にお１〕る不良列１８またはビットセグメントＢＳ２にＪ５　 Ｌ−Ｊる不良列２０を交換するための冗長列ＲＣ２とを含んでいる。これら２つ の冗長列ＲＣ５およびＲＣ２は、その数においてポート手段ＰＭ、すなわちポー ト手段ＰＭ、およびポート手段［〕Ｍ２の数に対応している。言い換えると、メ モリ回路ブレーン１２Ａの構成は、同数のヒツトセグメントＢＳ、およびＢ　Ｓ 　ｚと、データラインＤＬ、およびＤＬ２と、ポート手段ＰＭ、および２Ｍ２と 、冗長列ＲＣ。

およびＲＣ２とが存在するようにされている。

メモリ回路プレーン１２△はまた、複数の冗長列ＲＣを複数のデータラインＤ　 Ｌの一方または他方に各々結合づる一方で複数のメモリ手段１６△の一方をデー タラインＤＩ−の一方または他方から同時に有効に切離す手段２８を含んでいる 。特に、手段２８は、以下に説明されるように、不良列に対するライン２２上の 列アドレスに応答するようにプログラム可能な制御回路２９を含んでいる。手段 ２８はまた、制御回路２９によって制御されて、冗長列１ぺＣ４を、ライン３２ を介してデータラインＤ［、へまだはうイン３４を介してデータラインＤ［−７ へ接続するスイッチ手段３０を含んでいる。手段２８はさらに、もしも冗長列Ｒ Ｃ７がデータラインＤＬ、に結合されるならば、データラインＤ　Ｌ　、からビ ットセグメントＢＳ、を同時に有効に切ｌ！１ｌｌｆｆスイッチ手段３６と、も しも冗長列ＲＣ，がチータラインＤ　Ｌ　２に結合されるならば、データライン Ｄｉ２からビットセグメントＢＳ２を同時に有効に切離すスイッチ手段３８とを 含んでいる。スイッチ手段３６およびスイッチ手段３８はまた、制御回路２９に よって制御される。

また、特に手段２８は、制御回路２９によって制御さねて、冗長列ＲＣ７を、ラ イン７１２を介してデータラインＤＬ、へまたはライン４４を介してデータライ ンＤ　Ｌ　２へ接続するスイッチ手段４０を含んでいる。同時に、手段２８は、 もしも冗長列ＲＣ２がデータラインＤＬ、に結合されるならば、データラインＤ Ｌ、からスイッチ手段３６を介してビットセグメントＢＳ、を有効に切離し、ま たはもしも冗長列ＲＣ２がデータラインＤ　Ｌ　ｚに結合されるならば、データ ラインＤＬ２からスイッチ手段３８を介してピットセグメン）−Ｂ　Ｓ　２を有 効に切離すであろう。

したがって、冗長列ＲＣ，がデータラインＤＬ、またはデータラインＤＬ２に切 換えられ得る一方で、ビットセグメントＢＳ、はデータラインＤＬ、から有効に 切離され、またはビットセグメントＢＳ２はデータラインＤ　Ｌ　２がら有効に 切離される。また、冗長列ＲＣ２がデータラインＤ→切離され、またはビットセ グメントＢＳ２はデータライ冗長手段２６Ａの全体的な動作において、製造時に 、たとえば列１８１および列１８□のみが短絡され、これによって、データの記 憶のために使用することが不能となるような列の不良状態が存在すると仮定する 。したがって、冗長列ＲＣ＋および冗長列ＲＣ２は、さもなければ不良列１８、 および不良列１８□によってストアされるであろう同一のデータをストアするの に用いられる。ビットセグメントＢＳ、と、したがって不良列１８１および不良 列１８□とは、データラインＤＬ、によってのみポート手段ＰＭ。

と通信するので、ライン２２上の列アドレスが受取られて不良列１８１および不 良列１８□をアクセスするときｔよい　。

つでも、手段２８は、冗長列ＲＣ，をライン３２を介してデータラインＯＬ、へ および冗長列ＲＣ２をライン４２を介してデータラインＤＬ、へ結合するように プログラムされるであろう。同時に、手段２８は、データラインＤＬ。

からビットセグメントＢＳ、を有効に切離すことによって、不良列１８．および 不良列１８□に対するライン２２上の列アドレスに応答するであろう。

したがって、不良列１８１に対するのライン２２上の列アドレスが受取られると きに、手段２８は、ライン３２を介して冗長列ＲＣ，をデータラインＤＬ、に結 合することによって応答する。同時に、手段２８は、スイッチ手段３６を介して データラインＤＬ、からビットセグメントＢＳ１を有効に切離すことによって応 答するであろう。それゆえに、アドレスデコーダＡＤ、はまた、ライン２２上の アドレスをデコードして不良列１８．をアクセスするが、手段２８は、冗長列Ｒ Ｃ，およびポート手段ＰＭ、の間でデータラインＤＬ、を介してデータの転送を 可能にする一方で、ビットセグメントＢＳ、およびポート手段ＰＭ、の間でデー タラインＤＬＩを介するデータ転送を不能化する。

同様に、列アドレスがライン２２上で受取られて不良列１８２をアクセスすると きに、手段２８は、ライン４２を介して冗長列ＲＣ２をデータラインＤＬ、に結 合することによって応答する。同時に、手段２８は、スイッチ手段３６を介して データラインＤＬ＋からビットセグメントＢＳ、を有効に切離す。したがって、 アドレスデコーダＡＤ。

はまた、ライン２２上のアドレスをデコードして不良列１８□をアクセスするが 、手段２８は、冗長列ＲＣ２およびポート手段ＰＭＩの間でデータラインＤ　Ｌ 　＋を介するデータ転送を可能にする一方で、ビットセグメントＢＳ、およびポ ート手段ＰＭ、の間でデータラインＤ［ｌを介するデータ転送を不能化する。

その後、さらに説明されるように、ビットセグメントＢＳ１における良好なまた は欠陥のない列１８に対する列アドレスがライン２２上で受取られるときはいっ でも、手段２８は、ライン３２および４２を介してデータラインＤＬ、から冗長 列ＲＣ，および冗長列ＲＣ２を各々切離し、さらにスイッチ手段３６を介してビ ットセグメントＢＳ、をデータラインＤＬ、に結合することを可能にする。した がって、ビットセグメントＢＳ、の不良でない列１８とポート手段ＰＭ、との間 でデータラインＤＬ、を介してデータ転送が行なわれる。

不良列状態Ｎ００２ 次に、製造時に、ビットセグメントＢ　Ｓ　２における列２０、および列２０２ のみが短絡されているものと仮定する。

冗長列ＲＣ，および冗長列ＲＣ２は、不良列２０１および不良列２０２を交換す るために用いられる。ビットセグメントＢＳ２と、したがって不良列２０．およ び不良列２０２とは、データラインＤＬ２を介してポート手段Ｐ　Ｍ　２と通信 するので、手段２８は、不良列２０１および不良列２０２の各々に対応するライ ン２２上の列アドレスに応答して、冗長列ＲＣ＋および冗長列ＲＣ２を各々のラ イン３４およびライン４４を介してデータラインＤ　Ｌ　２に結合するであろう 。同時に、手段２８は、スイッチ手段３８を介してデータラインＤＬ２からビッ トセグメントＢＳ２を有効に切離すことによって、不良列２０．および不良列２ ｏ２に対するライン２２上のこれらの列アドレスに応答するであろう。

特に、ライン２２上の不良列２０．に対する列アドレスに応答して、手段２８は 、ライン３４を介して冗長列ＲＣ１をデータラインＤ　Ｌ　ｚに結合し、さらに スイッチ手段３８を介してデータラインＤＬ２からビットセグメントＢＳ２を有 効に切離すであろう。それゆえに、アドレスデコーダＡＤ２はまた、ライン２２ 上のアドレスをデコードして不良列２０．をアクセスするが、手段２８は、冗長 列ＲＣ１およびポート手段Ｐ　Ｍ　２の間でデータラインＤ　Ｌ　２を介するデ ータ転送を可能にする一方で、ビットセグメントＢ５２Ｉｆ３よびポート手段Ｐ 　Ｍ　２の間でデータラインＤＬ２を介するデータ転送を不能化するであろう。

同様に、不良列２０２に対するライン２２上の列アドレスに応答して、手段２８ は、冗長列ＲＣ２をライン４４を介してデータラインＤ　Ｌ　２に結合すること によって応答するであろう。同時に、手段２８は、スイッチ手段３８を介してデ ータラインＤＬ２からビットセグメントＢＳ２を有効に切離すであろう。したが って、アドレスデコーダ△Ｄ２はまた、ライン２２上のアドレスをデコードして 不良列２０２をアクセスするが、手段２８は、冗長列ＲＣ２およびポート手段Ｐ Ｍ２の間でデータラインＤＬ２を介するデータ転送を可能にする一方で、ビット セグメントＢＳ２およびポート手段ＰＭ２の間でデータラインＤ　Ｌ　２を介す るデータ転送を不能化するであろう。

その後、さらに説明されるように、ビットセグメントＢＳ２における良好なまた は欠陥のない列２０に対するアドレスがライン２２上で受取られるときはいって も、手段２８は、データラインＤＬ２から各々冗長列ＲＣ，および冗長列ＲＣ２ を切離し、さらにスイッチ手段３８を介してビットセグメントＢＳ２のデータラ インＤ　Ｌ　２への結合を可能にするであろう。それゆえに、欠陥のない列２０ は、データ転送の目的でデータラインＤ　Ｌ　ｚを介してポート手段ＰＭ２と通 信することができる。

不良列状態Ｎ０９３ 次に、製造時に、ビットセグメントＢＳ、における列１８、およびビットセグメ ントＢＳ２における列２０３のみが不良であると仮定する。したがって、冗長列 ＲＣ，は、不良列１８３を交換するために用いることができかつ冗長列ＲＣ２は 不良列２０．を交換するために用いることができる。ピッミーセグメントＢＳ、 と、したがって不良列１８、とは、データラインＤ　Ｌ　、を介してポート手段 ＰＭ、と通信するので、冗長列ＲＣ，は、不良列１８３に対する列アドレスがラ イン２２上にあるときはいっでも、前述の態様で手段２８によってデータライン ＤＬ、に結合されるであろう。また、ビットセグメントＢｓ２と、したがって不 良列２０３とは、データラインＤＬ２を介してポート手段Ｐ　Ｍ　ｚと通信する ので、冗長列ＲＣ２は、不良列２０．に対する列アドレスがライン２２上にある ときはいつでも、前述の態様で手段２８によってデータラインＤ「２に結合され るであろう。

さらに、不良列１８３に対づるライン２２土の列アドレスに応答して、手段２８ は、前述のようにデータラインＤＬ１からヒツトセグメントＢＳ、を有効に切離 寸であろう。

さらに、ライン２２上の不良列２０．に対する列アドレスに応答して、手段２８ は、上述のようにデータラインＤＬ２からビットセグメントＢ　Ｓ　２を有効に 切離す。したがって、不良列１８３に対する列アドレスがライン２２上て゛発生 するときはいつでも、ポート手段ＰＭ、および冗長列ＲＣ７の間でデータライン ＤＬ、を介してデータ転送が生じ、または不良列２０．に対する列アドレスがラ イン２２上で発生するとぎはいっでも、ポート手段ＰＭ２および冗長列ＲＣ２の 間で′データラインＤＬ２を介してデータ転送が生じる。

その後、そしてさらに説明されるように、ピットセグメン１へＢＳ、における良 好なまたは欠陥のない列１８に対する列アドレスがライン２２上で受取られると きはいつでも、手段２８は、データラインＤＬ、から冗長列ＲＣ，を切離し、さ らにビットセグメントＢＳ、のデータラインＤ１．。

への結合を可能にし、このため、欠陥のない列１８は、データライン０１−７を 介してポー１〜手段ＰＭ、と通信することができる。また、ビットセグメントＢ Ｓ、における良好なまたは欠陥のない列２０に対する列アドレスがライン２２上 （゛受取られるときはいっでも、手段２８は、データラインＤ１．．２ｈｔｌら 冗長列ＲＣ２を切離し、さらにビットセグメントＢＳ２のデータラインＤＬ２へ の結合を可能にし、このため、欠陥のない列２０は、データラインＤＬ２を介し てポート手段ＰＭ２と通信することができる。

不良列状態Ｎ０．４ 次に、製造時に、列１８４のみが不良−Ｃあると仮定する。

この状態下においでは、冗長列の１つ、たとえば冗長列ＲＣ１は、不良列１８４ を交換するために用いることができる。特に、不良列１８４に対する列アドレス がライン２２Ｆで受取られるときはいつでも、手段２８は、冗長列ＲＣ７をデー タラインＤＩ−４に結合する一方で一ト述のようにデータラインＤＬ、からピッ ｌ−セグメントＢＳ、を有効に切離すことによって応答する。ピッ１〜セグメン トＢＳ、における欠陥のない列１８に対する列アドレスがライン２２上にあると きはいつでも、手段２８は、データラインＤ１−４から冗長列ＲＣ，を切離しか つ上述のようにビットセグメントＢＳ、をデータラインＤ１−４に結合づ−るこ とによって応答する。

この不良状態に従うと、１つの冗長列のみ、たとえは冗長列ＲＣ，のみが利用さ れそしてデータラインＤＬ、に結合されるだけである。冗長列Ｒ０２は少しも用 いられず、データラインＤ　Ｌ　、およびデータラインＤ［−２から常に切離さ れている。しかしながら、上述の態様において、他方の列１８または列２ｏが不 良ならば、冗長列ＲＣ２は利用可能である。

メモリ回路ブレーン１２１３はメ［り回路ブレーン１２Δと同様であり、その同 一の詳細につぃ（は開示する必要がない。回路ブレーン１２Ｂは、数の手段１６ △おＪ、ひ同数の冗長列回路２６△を有するであろう。回路ブレーン１２Ｂはま た、ボート手段段ＰＭ、およびボーｊ一手段ＰＭ２の各々に類似した２つの付加 的なポート手段ＰＭ（図示せず）とともに、データラインＤしおよびデータライ ンＤＬ。

に類似した２つの付加的なデータラインＤＩ　（図示せず）を有するであろう。

回路ブレーン１２Ｂが作動する態様は、回路ブレーン１２Ａの上述の動作と同一 である。

次に示されるように、この発明は、１つのポート手段Ｐへ４ごとに１つの冗長列 ＲＣを提供する。さらに、２つの冗長列ＲＣ，およびＲＣ２は、同一のデータラ イン、たとえばデータラインＤＬ、に切換えることができ、これによって、ポー ト手段のデータ転送ごとに２つの冗長列が実行される。この構成は、冗長列の効 率的な使用のような、上述の長所を有している。

第２図は、第１図のメモリ回路プレーン１２Ａと、特にポート手段ＰＭおよび手 段２８とをより詳細に示している。

第２図は、第１図と同様の態様で、列アドレスを伝えるライン２２とともに、ビ ットセグメントＢＳ、　、アドレスデコーダＡ　Ｄ　＋およびデータラインＤＬ 、と、ビットセグメントＢ　Ｓ　２　、アドレスデコーダＡＤ２およびデータラ インＤ　Ｌ　２とを有しているメモリストア手段１６△を示している。第２図は また、冗長列ＲＣ７および冗長列ＲＣ２を示している。

ポート手段Ｐ　Ｍ　＋は、データラインＤＬ、に結合されたセンスアンプＳＡ、 と、センスアンプＳＡ、に結合された入力／出力ポートＩ１０．とを含んでいる 。ポート手段ＰＭ２は、データラインＤＬ２に結合されたセンスアンプＳＡ２と 、センスアンプＳ　Ａ　２に結合された入力／出力ポート１　／　０２とを含ん でいる。これらのセンスアンプＳＡ。

およびセンスアンプＳ　Ａ　２は各々、データラインＤ　Ｌ−、およびデータラ インＤ　Ｌ　２上のデータを増幅しかつポートＩ１０、およびポートＩ　／　Ｏ ２へ出力する。図示されていないが、２つのデータ人力バッファが各々、ポート Ｉ　、／　Ｏ。

およびポートｌ１０２がら受取られたデータをバッファしかつデータラインＤＬ 、およびデータラインＤ　Ｌ　Ｚ上に出力するために用いられる。

手段２８は、ライン２２上の不良列アドレスに応答して、冗長列ＲＣ，およびデ ータラインＤＬ、の間でライン３２・′を介する、または冗長列ＲＣ，およびデ ータラインＤ　Ｌ　２の間でライン３４を介するデータ転送を能動化する、一般 に４６で示されたプログラム可能な手段を含んでいる。特に、図示されているよ うに、プログラム可能な手段４８全体は、制御回路２９の一部であり、さらにス イッチ手段３０を含んでいる。プログラム可能な手段４６のプログラム可能なア ドレスデコーダ手段４８は、プログラムされたとき−には、以下に説明されるよ うに、ライン２２上の列アドレスに応答してライン５２上にゲート能動化信号を またはうイン５４上にゲート能動化信号を発生する。スイッチ手段３０のバスゲ ート５６は、ライン５２上のゲート能動化信号によって能動化されて、冗長列Ｒ Ｃ，およびデータラインＤＬ、の間でライン３２を介してデータを結合する。

スイッチ手段３０のバスゲートは、ライン５４上のゲート能動化信号に応答して 、冗長列ＲＣ，およびデータラインＤＬ２の間でライン３４を介してデータを結 合する。

プログラム可能なアドレスデコーダ手段４８は、ビットセグメントＢ　Ｓ　＋ま たはビットセグメントＢ　Ｓ　２におけるどの列に対するどの１つのアドレスを もデコードするようにプログラムすることができるプログラム可能な冗長アドレ スデコーダ６０を含んでいる。プログラム可能な冗長アドレスデコーダ手段４８ はまた、１つの入力がライン６６を介してデコーダ６０の出力に結合されかつ出 力がライン５２に結合されたプログラム可能な回路６４とともに、ライン６６を 介してデコーダ６０の出力に一方の入力が結合されかつライン５４に出力が結合 された他方のプログラム可能な回路６８とを有するプログラム可能なマルチプレ クサ６２を含んでいる。

さらに説明されるように、冗長アドレスデコーダ６０は、ビットセグメント８８ ．まｌζはビットセグメントＢＳ２における不良列に対する１つの列アドレスを デコードするようにプログラムされる。また、回路６４または回路６Ｂのいずれ かは、ライン６６上のデコーダ６０の出力をライン５２またはライン５４に各々 選択しかつ切換えるようにプログラムされるであろう。回路６４または回路６８ のいずれかのプログラムは、冗長列ＲＣ＋がそこに結合されるべきデータライン ＤＬ、またはデータラインＤＬ２に依存すアドレスデコーダ６０が、前述のよう にデータラインＤＬ、と通信するビットセグメントＢＳ、における不良列に対す るアドレスをデコードするようにプログラムされているものと仮定する。したが って、回路６４のみが、ライン６６上のデコーダ６０の出力をライン５２に選択 しがっ切換えてゲート能動化信号を供給する。それゆえに、この不良列に対する 列アドレスがライン２２上で受取られるときに、デコーダ６０は、このアドレス をデコードしがっライン６６上に出力信号、たとえばロジック１を発生する。マ ルチプレクサ回路６２はその後、この信号をライン５２上に結合してゲート５６ を能動化し、これによって、たとえば冗長列ＲＣ，にストアされたデータは、ゲ ート５６およびライン３２を介してデータラインＤ　Ｌ　、上に結合されるであ ろう。

一方、冗長アドレスデコーダ６０は、ビットセグメントＢ　Ｓ　２における不良 列に対する列アドレスをデコードするようにプログラムされているものと仮定す る。前述のように、ビットセグメントＢＳ２は、データラインＤＬ２と通信する 。したがって、回路６８のみが、ライン６６をライン５４に結合するようにプロ グラムされるであろう。それゆえに、不良列に対するアドレスがライン２２上で 受取られるときに、冗長アドレスデコーダ６ｏは、回路６８によってライン５４ 上に選択されかつ切換えられるライン６６上に信号、たとえばロジック１を発生 する。これに応じて、バスゲート５８は、たとえば、冗長列ＲＣ＋にストアされ たデータをライン３４上に、したがってデータラインＤＬ２」−にゲート出力す るように能動化される。

プログラム可能な手段４６はまた、ゲート能動化信号を伝えるライン５２に結合 された１つの入力と、ライン７２を介してスイッチ手段３６のバスゲート７４に 結合された出力とを有するＮＯＲゲート７０を含んでいる。能動化されたときに 、バスゲート７４は、ピットセグメンｉ−Ｂ　Ｓ　。

とセンスアンプＳＡ、との間でデータラインＤＬ、上のデータを結合する。不能 化されたときに、バスゲート７４は、ビットセグメント８８．とセンスアンプＳ Ａ、との間でデータのフローを有効に切離しまたは禁止する。同様に、プログラ ム可能な手段４６は、ライン５４に結合された１つの入力と、ライン７６を介し てスイッチ手段３８のパスゲート７８に結合された１つの出力とを有するＮＯＲ ゲート７５を含んｒいる。能動化されるときに、バスゲート７８は、ビットセグ メントＢＳ、とセンスアンプｓＡ２との間でデータラインＤＬ２上でデータをゲ ート出力する。不能化されたときに、バスゲート７８は、ビットセグメントＢＳ ２とセンスアンプＳ　Ａ　２どの間でデータのフローを有効に切離しまたは禁止 する。

したがって、ゲート能動化信号、たとえばロジック１がライン５２上に生じたと きに、ＮＯＲゲート７０は、ライン７２上にロジックＯを発生してバスゲート７ ４を不能化することによって応答する。ライン５２上でゲート能動化信号が発生 していないとき、たとえばロジック０のときに、ＮＯＲゲート７０は、ざらに説 明されるように、ゲート７０への他方の入力に依存して、ライン７２上にロジッ ク１を発生してバスゲート７４を能動化する。同様に、ゲート能動化信号、たと えばロジック１がライン５４−Ｆに発生したときに、ＮＯＲゲート７５は、ライ ン７６上にロジックＯを発生してバスゲート７８を不能化する。ライン５４上で ゲート能動化信号が発生していないとき、たとえばロジックＯのときに、ＮＯＲ ゲート７５は、さらに説明されるようにゲート７５への他方の入力に依存して、 ライン７６上にロジック１を発生してバスゲート７８を不能化する。

したがって、プログラム可能な手段４６の全体的な動作において、上述のように 、冗長アドレスデコ−ダ手段４８は、ビットセグメントＢＳ、における不良列を デコードするようにプログラムされているものと仮定する。したがって、この不 良列に対するライン２２上のアドレスがアドレスデコーダ手段４８によって受取 られるときには、ライン５２上のロジック１ゲート能動化信号は、ゲート５６を 能動化するように発生され、これによって、冗長列ＲＣ，は、たとえばバスゲー ト５６およびライン３２を介してデータラインＤＬ、上にそのデータを出力する 。同時に、ライン５２上のロジック１ゲート能動化信号は、ＮＯＲゲート７０に よって反転され、これはライン７２上にロジック０を発生してバスゲート７４を 不能化する。したがって、ビットセグメント８８．と、特に、アドレスデコーダ ＡＤ、によって現在アドレスされている不良列とは、データラインＤＬ、から有 効に切離される。

同様に、アドレスデコーダ手段４８は、ビットセグメントＢＳ２における不良列 をデコードするようにプログラムされているものと仮定する。したがって、その 不良列に対するアドレスがライン２２上に発止したときに、アドレスデコーダ手 段４８は、ライン５４上にロジック１ゲート能動化信号を発生し、これによって 、ゲート５８は能動化されて、たとえば、冗長列ＲＣ，からのデータをデータラ インＤ　ｔ−２上に結合する。同時に、ＮＯＲゲート７５は、ライン７６上にロ ジックＯを出力してパスグーｉ〜７８を不能化することによってライン５４上の ロジック１に応答するであろう。したがって、ビットセグメントＢＳ２と、特に 、アドレスデコーダ△Ｄ２によって現在アドレスされている不良列とは、データ ラインＤ１２力口ら有効に切離される。

手段２８はまた、冗長列ＲＣ２およびデータラインＤＩ−７の間でライン４２を 介して、または冗長列ＲＣ２およびデータラインＤ　Ｌ　２の間でライン４４を ｆＦ　Ｌで、各々データ転送を能動化するための、一般に８０で示されたプログ ラム可能な手段を有している。特に、図示されているように、プログラム可能な 手段８０全体は、制御回路２９の一部であり、またスイッチ手段４０を含んでい る。プログラム可能な手段８０のプログラム可能な冗長アドレスデコーダ手段８ ２は、プログラムされたときに、ライン２２上の列アドレスに応答して、出力ラ イン８４上にゲート能動化信号を、または出力ライン８６上にゲート能動化信号 を発生する。スイッチ手段４ｏのバスゲート８８は、ライン８４上のゲート能動 化信号に応答して、冗長列ＲＣ２およびデータラインＤＬ、の間でライン４２を 介してデータを結合しまたはゲート処理する。スイッチ４ｏのバスゲート９０は 、ライン８６上のゲート能動化信号に応答して、冗長列ＲＣ２およびデータライ ンＤ　ｌ−２の間でライン４４を介してデータを結合しまたはゲート処理でる。

プログラム可能な冗長アドレスデフコータ手段８２は、ピッ１〜セグメントＢＳ 、またはビットセグメントＢｓ２における列のいずれか１つに対するアドレスに 応答するようにプログラムすることができるプログラム可能なデニ］−ダ９２を 含んでいる。プログラム可能なマルチブレクリ９４は、ライン９８を介してデフ −夕９２の出力に結合された人力と、ライン８４に結合された出力とを右するプ ログラム可能な回路９６を含んで゛いる。マルチプレクサ９４のプログラム可能 な回路１００は、ライン９８に結合された入力と、ライン８６に結合された出力 とを有している。

動作において、まず、冗長列ＲＣ２が、前述のように、データラインＤＬ、との み通信づるピッ１〜セグメントＢＳ１における不良列を交換すべきものであると 仮定する。したがって、アドレスデコーダ９２は、ビットセグメントＢＳ、にお ける不良列に対するのライン２２上の列アドレスをデコードするようにプログラ ムされている。さらに、ビットセグメント８８．は、データラインＤＬ、と通信 するので、プログラム可能な回路９６は、ライン９８をライン８４に結合するよ うにプログラムされている。それゆえに、この不良列に対する列アドレスがライ ン２２上で発生するときはいつでも、アドレスデコーダ９２は、ライン９８上に 出力信号、たとえばロジック１を発生することによって応答し、この信号は、回 路９６によって選択されかつゲート能動化信号としてライン８４上に切換えられ る。これに応じて、パスゲート８８は能動化されて冗長列ＲＣ２をライン４２を 介してデータラインＤＬ、に結合する。

同時に、ライン８４上のロジック１ゲート能動化信号は、ＮＯＲゲーグー７０へ の他方の入力として与えられ、ＮＯＲゲート７０の出力はその後、ライン７２上 でロジックＯとなり、バスゲート７４を不能化する。したがって、ビットセグメ ントＢＳ、　、特に、不良列は、データラインＤＬ。

から有効に切離される。

次に、冗長列ＲＣ２が、上述のように、データラインＤＬ２とのみ通信するビッ トセグメントＢ　Ｓ　２における不良列を交換すべきものであると仮定する。し たがって、アドレスデコーダ９２は、ビットセグメントＢＳ２における不良列に 対するライン２２上の列アドレスをデコードするようにプログラムされている。

それゆえに、プログラム可能な回路１００は、ライン９８をライン８６に結合す るようにプログラムされる。したがって、ビットセグメントＢＳ２におけるこの 不良列に対する列アドレスがライン２２上にあるときに、アドレスデコーダ９２ は、ライン９８上にロジック１出力信号を発生することによって応答し、この信 号は、回路１００によってゲート能動化信号として選択されかつライン８６上に 切換えられる。バスゲート９０はその後、能動化されて冗長列ＲＣ２をライン４ ４を介してデータラインＤ　Ｌ　ｚに結合する。

また、ＮＯＲゲート７５への他方の入力である、ライン８６上のロジック１ゲー ト能動化信号の発生と同時に、ロジック０がライン７６上に発生してバスゲート ７８を不能化する。したがって、ビットセグメントＢＳ、、、、特にこのビット セグメントＢ　Ｓ　２における不良列は、データラインＤＬ’２から有効に切離 される。

もしも、ビットセグメントＢＳ、またはビットセグメントＢＳ２における不良列 アドレスされていないが、ビットセグメントＢＳ、またはビットセグメントＢ　 Ｓ　２における他方の良好なまたは欠陥のない列のいずれか一つがアドレスされ ていれば、そのときは、アドレスデコーダ６０およびアドレスデコーダ９２は、 ライン６６およびライン９８上に各々ロジックＯを出力する。したがって、ライ ン５２゜ライン５４．ライン８４およびライン８６はロジックＯであり、バスゲ ート５６．バスゲート５８．パスグー１−８８およびバスゲート９０を各々不能 化し、これによって、アＣ長列ＲＣ，および冗長列ＲＣ２は、データラインＤＬ 、およびデータラインＤ　Ｌ　２から切離される。しかしながら、Ｎ　、ＯＲゲ ート７０およびＮＯＲゲート７５は、ライン７２およびライン７６上に各々ロジ ック１を発生することによって応答し、これによって、バスゲート７４およびバ スゲート７８は能動化される。したがって、ビットセグメントに結合される。

第３図は、第２図に関連して説明された構成要素のいくつかの部分的な概略図を 示している。特に、第３図は、入力ライン６６および出力ライン５２を有するプ ログラマブルマルチプレクサ６２のプログラム可能な回路６４を概略的に示して いる。トランジスタ１０１は、ノード１０２に結合された一方の電極と、ライン １０４に結合された他方の電極とを有しており、一方でプログラム可能な素子１ ０６は、ノード１０８を介するライン１０４とデジタルアース電位との間に結合 されている。プログラム可能な素子１０６は、たとえばレーザー溶断型ヒユーズ または電気溶断型ヒユーズである。

一般に１１０で示される回路経路は、Ｖｃｃとデジタルアース電位との間に結合 され、さらに直列接続されたトランジスタ１１２およびトランジスタ１１４を含 んでいる。

トランジスタ１１４は、ライン１０４に結合されたそのゲート電極を有しており 、それゆえに、ライン１０４上のゲート信号に応答してターンオンまたはターン オフされる。

回路経路１１０の出力は、ライン１１８上のノード１１６を介して取出され、ト ランジスタ１２０のゲートオンまたはオフを制御する。

一般に１２２で示される他方の回路経路は、＋　Ｖ　ｃ　ｃとデジタルアース電 位との間に結合され、さらに、直列接続された、トランジスタ１２４と、トラン ジスタ１２６と、プログラム可能な素子１２８とを有している。回路経路１２２ の出力は、ライン１３２上のノード１３０を介してとられ、トランジスタ１２０ と直列接続されているトランジスタ１３４のゲートオンまたはオフを制御する。

プログラム可能な素子１２８は、たとえば、レーザ溶断型ヒユーズまたは電気溶 断型ヒユーズであってもよい。

コンデンサ１３６は、■６．′、トランジスタ１２４、トランジスタ１２６、ノ ード１３０およびノード１３８を介して充電される。ノード１３０およびノー１ ζ１３８は電気的に区別することができない。充電されたコンデンサ１３６はそ の後、ノード１３８を介してトランジスタ１．０１ランジスタ１３４の一方の電 極をノード１０２に結合する一方で、出力ライン５２は、トランジスタ１２０お よびトランジスタ１３４の電極間のノード１４２に結合される。

ライン５２は、プログラム可能な素子１０６およびプログラム可能な素子１２８ の双方をプログラムすることによって、たとえば素子１０６および素子１２８を 開放することによって、ライン６６に結合され得る。ライン５２は、プログラム 可能な素子１０６およびプログラム可能な素子１２８をプログラムしないことに よって、たとえばこれらのプログラム可能な素子を閉じた状態に維持することに よって、ライン６６から永続的に切離され得る。素子１０６および素子１２８の プログラミングは、従来のプ［］グラミング手法を用いて、そしてこれらの素子 がレーザ溶断型ヒユーズであるかまたは電気溶断型ヒｌ−ズであるかに依存して 、行なわれる。

したがって、まず、プログラム可能な素子１０６およびプログラム可能な素子１ ２８が双方ともプログラムされているものと仮定する。したがって、開放された 素子１２８を介ηるデジタルアース電位への経路１２２が開放されているので、 ノード１３０と、シＩＣ′がってライン１３２とはロジック１にある。したがっ て、トランジスタ１３４は、ライン１３２上のロジック１によってゲートオンさ れる。

また、素子１０６を開放しながら、ノード１０８から開放された素子１０６を介 してデジタルアース電位に至る経路が開放される。それゆえに、ライン６６上の 信号がロジック１のときに、ソース１３６およびノード１３８を介してゲートオ ンされるトランジスタ１０１は、このロジック１信号をライン１０４に結合し、 これによって、トランジスタ１１４をゲートオンする。それゆえに、回路経路１ １０は、４−Ｖｃｃとデジタルアース電位との間で閉じられ、これによって、ノ ード１１６およびライン１１８はロジックＯとなり、トランジスタ１２０をゲー トオフする。また、それゆえに、トランジスタ１３４をゲートオンしながら、そ してライン１４０をノード１０２を介してロジック１にしながら、トランジスタ １３４は、このロジック１を、前述のロジック１ゲート能動化信号としてノード １４２を介して出力ライン５２に結合する。

しかしながら、ライン６６上の信号がロジックＯであるときに、ライン１０４は トランジスタ１０１を介してロジック０になり、これによって、トランジスタ１ １４はゲートオフされ、かつライン１１８はロジック１になるであろ　。

う。したがって、トランジスタ１２０は、ゲートオンされてノード１４２を介し てライン５２をデジタルアース電位に結合し、このため、前述のロジックＯゲー ト能動化信号は今やライン５２上にある。

次に、素子１０６および素子１２８がプログラムされていないものと仮定する。

それゆえに、ライン１０４は、ノード１０８１３よび閉じられた素子１０６を介 してデジタルアース電位に結合され、このため、ライン１０４は永続的にロジッ クＯとなりトランジスタ１１４をゲートオフし、これによって、トランジスタ１ ２０をゲートオンする。さらに、ライン１３２はノード１３０および素子１２８ を介してデジタルアース電位に結合され、このＩＣめ、ライン１３２は永続的に ロジックＯとなり、１−ランジスタ１３４をゲートオフする。したがって、ライ ン５２は常にロジックＯにあり、これによってライン５２はライン６６から切離 される。

プログラム可能なマルチプレクサ６２の他方の回路６８は、回路６４に類似して おり、上述の結果と同様の結果を伴なって、プログラムされまたはプログラムさ れない。プログラマブルマルチプレクサ９４の回路９６および回路１００は回路 ６４に類似しており、上述の結果と同様の結果を伴なって、プログラムされまた はプログラムされない。

ライン５２に結合されたゲート電極と、冗長列ＲＣ，に結合された電極と、ライ ン３２に結合された他方の電極とを有づる［・ランジスタ１４４を含むパスゲー ト５６もまた概略的に示されている。し゛たがって、ライン５２上のグー１〜能 動化信号がロジック１であるときに、トランジスタ１４４はゲートオンされて冗 長列ＲＣ４をデータラインＤＩ−１に結合し、さらにロジックＯのときに、トラ ンジスタ１４４はゲートオフされて冗長列ＲＣ，をデータラインＤＬ、から切離 す。

パスゲート５８は概略的に示されており、かつライン５４に結合されたゲート電 極と、冗長列ＲＣ，に結合された一方の電極と、データラインＤＬ、に結合され た他方の電極とを有するトランジスタ１４６を含んでいる。トランジスタ１４６ は、トランジスタ１４４と同縁の態様でゲートオンまたはオフされ、データライ ンＤＬ２に関して冗長列ＲＣ，を結合しまたは切離す。

パスゲート７４は、データラインＤＩ、とともに回路を構成するトランジスタ１ ４８を含んでいる。トランジスタ１４８は、ライン７２を介してＮＯＲゲート７ ０の出力に結合されたゲート電極と、ビットセグメントＢＳ、に結合された一方 の電極と、センスアンプＳＡ、に結合された他方の電極とを有している。パスゲ ート７８は、データラインＤ　Ｌ　２に接続されたトランジスタ１５０を含んで いる。

トランジスタ１５０は、ライン７６を介してＮＯＲゲート７４の出力に結合され たゲート電極と、ビットセグメントＢＳ２に結合された一方の電極と、センスア ンプＳ△２に結合された他方の電極とを含んでいる。ライン７２かロジック１ま たはロジックＯであるとぎに、トランジスタ１４８は各Ｚ１ゲートオンまたはオ フざねて、ビットセグメントＢＳ、とセンスアンプＳ△１との間のデータのフロ ーを能動化しまたは不能化する。トランジスタ１５０は、同様の態様で作動して ビットセグメントＢ　Ｓ　２とセンスアンプＳＡ２との間のデータのフローを制 御する。

第３図において概略的に示されているように、ビットセグメントＢＳ、の各列１ ８およびビットセグメントＢＳ２の各列２０に対するデータは、典型的にはデー タがアクセスされる前に越えられなければならない１Ｖのしきい値を有する従来 のエンハンスメント型トランジスタＴＥを用いてアクセスされる。しかしながら 、冗長列ＲＣ，および冗長列ＲＣ２に対するデータは、データがアクセスされる 前に越えられなければならないＯ電圧のしきい値のみを有する従来のＯしきい値 トランジスタＴｚを用いてアクセスされ得る。したがって、冗長列ＲＣ，および 冗長列ＲＣ２に対してＯしきい値トランジスタＴｚを用いることによって、デー タはより素早くアクセスされる。第３図に示されるように、トランジスタ１４４ と、トランジスタ１４６と、パスゲート８８およびパスゲート９０のトランジス タ（図示せず）とは、０しきい値トランジスタＴｚである。

メモリ回路プレーン１２Ａの全体的な使用および動作において、−例として、ビ ットセグメントＢＳ、が不良列１８３を伴って製造されかつビットセグメントＢ Ｓ２が不良列２０．を伴って製造されたものと仮定づ−る。それゆえに、アドレ スデコーダ６０は、不良列１８３に対する列アドレスをデコードするように従来 の態様でプログラムされ、かつ回路６４は、回路６８がプログラムされていない ままで、ライン６６をライン５２に結合するように上述のようにプログラムされ る。また、アドレスデコーダ９２は、不良列２０、に対する列アドレスをデコー ドするように従来の態様でプログラムされ、かつ回路１００は、回路９６がプロ グラムされでいないままで、ライン９８をライン８６に結合するように上述のよ うにプログラムされるであろう。したがって、冗長列ＲＣ，の結合および切離し と、データラインＤＬ、に関するビットセグメントＢＳ、の対応する結合および 切離しとは、不良列１８．がアドレスされているかまたは使方の欠陥のない列１ ８がアドレスされているかに従って、上述のように発生するであろう。また、冗 長列ＲＣ２の結合および切離しと、データラインＤ　Ｌ　２に関するビットセグ メントＢＳ２の対応する結合および切離しとは、不良列２０３がアドレスされて いるかまたは他方の欠陥のない列２０がアドレスされているかに従って、上述の ように発生するであろう。

上述のこの発明の長所に加えて、バイト幅メモリ回路１２の構成、特に特定的に 説明された４−ビットバイト幅の構成は、データラインＤＬごとに、わずか１つ の比較的低パワーのセンスアンプＳＡのみを必要とする。センスアンプＳＡ、の ような１つのセンスアンプＳＡは、ビットセグメントＢＳ、または冗長列ＲＣ１ または冗長列ＲＣ２から、データラインＤＬ、上のすべてのデータを受取りこの データを増幅する。このことは、この発明に必要とされる構成要素の数と、セン スアンプＳＡ１の電力の要求を有利に減少させる。さらに、描かれているように 、冗長列ＲＣは、ボート手段ＰＭの近くでデータラインＤ’　Ｌに沿ったポイン トで各データラインＤＵに結合されている。これは、冗長列ＲＣからまたは冗長 列ＲＣへのデータの転送のために・ン要とされるデータラインＤＬ上のローディ ングが、もしも冗長列ＲＣがポート手段ＰＭからさらに離れてそのように結合さ れていたならば必要とされたであろうローディングに比較して減少されるという ことを意味する。さらに、異なる他のタイプの構造、すなわちビットセグメント ＢＳ。

またはビットセグメントＢ　Ｓ　２におけるデータおよび冗長列ＲＣ，または冗 長列ＲＣ２は、１つまたはそれ以上のパスゲートを介してデータラインＤＬ上に のみ結合され、これによって、このデータの処理を簡略化しかつ促進することが できる。

この発明の好ましい実施例の前述の説明は、例示および説明の目的で提供されて いる。それはこの発明を開示さｔした正確な形態に限定しようとするものではな く、したがって、上述の教示内容を考慮して、明らかに多（の修正および変更が 可能である。この実施例は、この発明の原理および実際の応用を最もよく説明し 、これによって当業者が種々の実施例においてこの発明を最もよく利用すること が−Ｃきるようにするため選択されかつ開示され、種々の変更伜１が企画されて いる特定の用途に適している。この発明の範囲は添付された請求の範囲によって 規定されるべきものである。

（＼

Claims (1)

1. 【特許請求の範囲】 １．　（ａ）　データをストアするための複数のメモリ手段と、 （ｂ）　前記複数のメモリ手段に各々対応する複数のデータラインと、 （Ｃ）　前記複数のデータラインに各々結合された複数のボート手段と、 ＜ｄ）　データをストアしかつ前記複数のポート手段に各々対応する複数の冗長 手段と、 （ｅ）　前記複数の冗長手段を前記複数のデータラインの一方または使方に各々 結合する一方で前記複数のメモリ手段の一方または他方を前記複数のデータライ ンの前記一方または他方から切離す手段とを備えた、データをアクセスするため の装置。 ２、　前記結合しかつ切ｔｉｎｔための手段は、前記複数の冗長手段の一方と前 記複数のデータラインの前記一方または他方との間でデータ転送を能動化する一 方で前記複数のメモリ手段の前記一方または他方と前記複数のデータラインの前 記一方または他方との間でデータ転送を不能化するプログラム可能な手段を含む 、請求の範囲第１項記載の装置。 ３、　前記複数のメモリ手段の各々は、複数のアドレス可能なロタ−ジョンを有 し、かつ前記プログラム可能な手段は、 ＜ａ）　前記複数のアドレス可能なロケーションのうちの１つのアドレス可能な ロケーションに対するアドレスに応答して第１の能動化信号または第２の能動化 信号を発生するプログラム可能なアドレスデコーダ手段と、（ｂ）　前記第１の 能動化信号に応答して前記一方の冗長手段と前記複数のデータラインの前記一方 との間でデータを結合する第１の手段と、 （Ｃ）　前記第２の能動化信号に応答して前記一方の冗長手段と前記複数のデー タラインの前記他方との間でデータを結合する第２の手段とを備えた、請求の範 囲第２項記載の装置。 ４、　前記プログラム可能なアト１ノスデコーダ手段は、（ａ　）　前記アドレ スをデコードするようにプログラムされているデコーダと、 （ｈ）　前記デコーダを前記第１の結合手段または前記第２の結合手段の一方に 結合するようにプログラムされているマルチプレクサとを備えた、請求の範囲第 ３項記載の装置。 ５、　前記プログラム可能な手段は、 （ａ）　前記第１の能動化信号に応答して前記複数のメモリ手段の前記一方と前 記データラインの前記一方との間でデータのフローを不能化する第１の手段と、 ＜ｂ　＞　前記第２の能動化信号に応答して前記複数のメモリ手段の前記他方と 前記データラインの前記他方との間でデータのフローを不能化する第２の手段と をさらに備えた、請求の範囲第３項記載の装置。 ６．　（ａ）　少なくとも第１のビットセグメントおよび第２のビットセグメン トを有する主メモリアレイを備え、前記第１のピットセグメン１へはデータをス トアするための第１の複数の列を有しかつ前記第２のピッミルセグメントはデー タをス１〜アするための第２の複数の列を有し、（ｂ）　前記第１のビットセグ メントに結合された第１のデータラインと、 （Ｃ）　前記第２のビットセグメントに結合された第２のデータラインと、 （ｄ　）　データをストアするための第１の冗長列と、（ｅ）　データをストア するための第２の冗長列と、（ｆ）　前記第１の冗長列を前記第１のデータライ ンまたは前記第２のデータラインに結合する一方て前記第１のビットセグメント または前記、第２のビットセグメントを前記第１のデータラインまたは前記第２ のデータラインから各々切離し、かつ前記第２の冗長列を前記第１のデータライ ンまたは前記第２のデータラインに結合する一方で前記第１のヒツトセグメント または前記第２のビットセグメントを前記第１のデータラインまたは前記第２の データラインから各々切離すためのプログラム可能な手段と、（ｑ）　前記第１ のデータラインに結合されて前記第１のデータライン上のずべてのデータを感知 しかつ増幅する第１の手段と、 （ｈ）　前記第２のデータラインに結合されて前記第２のデータライン上のすべ てのデータを感知しかつ増幅する第２の手段と、 （ｉ）　前記第１の感知および増幅手段に結合された第１のデータポートと、 （ｊ）　前記第２の感知および増幅手段に結合された第２のデータポートとをさ らに備えた、バイト幅メモリ回路。 ７、　前記結合しかつ切離すための前記プログラム可能な手段は、 （ａ）　前記第１の冗長列と前記第１のデータラインまたは前記第２のデータラ インとの間でデータ転送を能動化しかつ前記第１のビットセグメントまたは前記 第２のビットセグメントと前記第１のデータラインまたは前記第２のデータライ ンとの間でデータ転送を不能化する第１のプログラム可能な手段と、 （ｂ）　前記第２の冗長列と前記第１のデータラインまたは前記第２のデータラ インとの間でデータ転送を能動化しかつ前記第１のビットセグメントまｌ〔は前 記第２のビットセグメントと前記第１のデータラインまたは前記第２のデータラ インとの間でデータ転送を不能化する第２のプログラム可能な手段とを備えた、 請求の範囲第６項記載のバイト幅メモリ回路。 ８、　前記第１のプログラム可能な手段は、（ａ　）　前記第１．の複数の列の うちの１つの列または前記第２の複数の列のうちの１つの列に対するアドレスに 応答して、第１の能動化信号または第２の能動化信号を発生ずるプログラム可能 なア１−レスデコーダ手段と、（ｂ）　前記第１の能動化信号に応答して前記第 １の冗長列と前記第１のデータラインとの間でデータをグー１〜処理する第１の ゲートと、 （Ｃ）　前記第２の能動化信号に応答して前記第１の冗長列と前記第２のデータ ラインとの間でデータをグー１へ処理する第２のゲートとを備えた、請求の範囲 第７項記載のバイト幅メモリ回路。 ９、　前記第１のプログラム可能な手段は、（ａ）　前記第１のデータラインに 結合されて前記第１のビットセグメントと前記第１の感知および増幅手段との間 でデータをゲート処理する第３のゲートと、（１〕）　前記第２のデータライン に結合されて前記第２のビットセグメントと前記第２の感知および増幅手段との 間でデータをゲート処理りる第４のゲートと、（Ｃ）　前記第１の能動化信号に 応答して前記第３のグー１〜を不能化する第１の手段と、 （ｄ　）　前記第２の能動化信号に応答して前記第１のグー１〜を不能化リ−る 第２の手段とをさらに備えた、請求の範囲第８項記載のバイト幅メモリ回路。 １０、前記プログラム可能なアドレスデコーダ手段は、（ａ）　前記アドレスを デコードするようにプログラムされているデコーダと、 （ｂ）　前記デコーダを前記第１のゲートまたは前記第２のゲートの一方に結合 するようにプログラムされているマルチプレクサとを備えた、請求の範囲第８項 記載のバイト幅メモリ回路。 １１、　前記第２のプログラム可能な手段は、（ａ）　前記第１の複数の列のう ちの１つの列または前記第２の複数の列のうちの１つの列に対するアドレスに応 答して、第１の能動化信号または第２の能動化信号を発生するプログラム可能な アドレスデコーダ手段と、（ｈ）　前記第１の能動化信号に応答して前記第２の 冗長列と前記第１のデータラインとの間でデータをグー１へ処理する第１のゲー トと、 （Ｃ）　前記第２の能動化信号に応答して前記第２の冗長列と前記第２のデータ ラインとの間でデータをグーミル処理する第２のゲートとを備えた、請求の範囲 第７項記載のバイト幅メモリ回路。 １２、　前記第２のプログラム可能な手段は、（ａ　）　前記第１のデータライ ンに結合されて前記第１のビットセグメントと前記第１の感知お」；び増幅手段 との間でデータをゲート処理する第３のゲート−と、（ｂ）　前記第２のデータ ラインに結合されて前記第２のヒツトセグメントと前記第２の感知および増幅回 路との間Ｃデータをゲート処理覆る第４のゲートと、（Ｃ）　前記第１の能動化 信号に応答して前記第３のゲートを不能化する第１の手段と、 （ｄ）　前記第２の能動化信号に応答して前記第４のゲートを不能化する第２の 手段とをさらに備えた、請求の範囲第７１項記載のバイト幅メモリ回路。 １３、　前記プログラム可能なアドレスデコーダ手段は、（ａ　）　前記アドレ スをデコードするようにプログラムされているデコーダと、 （ｂ）　前記デコーダを前記第１のゲートまたは前記第２のゲートの一方に結合 するようにプログラムされているマルチプレクサとを備えた、請求の範囲第１１ 項記載のバイト幅メモリ回路。 １４、　前記第１のビットセグメントおよび前記第２のビットセグメントは、前 記第１の複数の列および前記第２の複数の列に関して各々データをアクセスする ためのエンハンスメント型トランジスタを含み、かつ前記プログラム可能な手段 は、前記第１の冗長列および前記第２の冗長列に関してデータをアクセスするた めのＯしきい値トランジスタを含む、請求の範囲第６項記載のバイト幅メモリ回 路。 １５、２つのメモリ回路プレーンを含む４−ビットバイト幅メモリ回路であって 、前記２つのメモリ回路ブレーンの各々は、 （ａ）　第１の複数の列を有し、データをストアする第１のビットセグメントお よび第２の複数の列を有しデータをストアする第２のビットセグメントと、（ｂ ）　前記第１の複数の列に対するアドレスをデコードする第１のアドレスデコー ダおよび前記第２の複数の列に対するアドレスをデコードする第２のアドレスデ コーダと、 （Ｃ）　前記第１のビットセグメントに結合された第１のデータラインおよび前 記第２のビットセグメントに結合された第２のデータラインと、 （ｄ　）　データをストアする第１の冗長列およびデータをストアする第２の冗 長列と、 （ｅ）　前記第１の冗長列と前記第１のデータラインとの間で結合された第１の パスゲートおよび前記第１の冗長列と前記第２のデータラインとの間で結合され た第２のパスゲートと、 （ｆ）　前記第１の複数のアドレス可能な列のうちの１つの列または前記第２の 複数のアドレス可能な列のうちの１つの列に対するアドレスに応答して第１のゲ ート能動化信号を発生する第１のプログラムされたアドレスデコーダと、 ＜ａ　）　前記第１のゲート能動化信号を前記第１のパスゲートまたは前記第２ のパスゲートの一方に選択しかつ切換える第１のプログラムされたマルチプレク サと、（ｈ）　前記第２の冗長列と前記第１のデータラインとの間で結合された 第３のパスゲートおよび前記第２の冗長列と前記第２のデータラインとの間で結 合された第４のパスゲートと、 （ｉ）　前記第１の複数のアドレス可能な列の他方の列または前記第２の複数の アドレス可能な列の他方の列に対するアドレスに応答して第２のゲート能動化信 号を発生する第２のプログラムされたアドレスデコーダと、（ｊ）　前記第２の ゲート能動化信号を前記第３のパスゲートまたは前記第４のパスゲートの一方に 選択しかつ切換える第２のプログラムされたマルチプレクサと、（ｋ）　前記第 １のデータライン上のすべてのデータを転送する第１の入力／出力ポート手段お よび前記第２のデータライン上のすべてのデータを転送する第２の入力、／出力 ポート手段と、 り見）　前記第１のデータラインに結合されて前記第１のピットセグメン１へと 前記第１の入力／出力ポート手段との間でデータをゲート処理する第５のパスゲ ートおよび前記第２のデータラインに結合されて前記第２のビットセグメントと 前記第２の入力／出力ポート手段との間でデータをゲート処理する第６のパスゲ ートと、（ｍ）　前記第１のパスゲートまたは前記第３のパスゲートの能動化に 応答して、前記第５のパスゲートを不能化する第１のロジックゲート手段および 前記第２のパスゲートまたは前記第４のパスゲートの能動化に応答して前記第６ のパスゲートを不能化する第２のロジックゲート手段とを備えた、４−ビットバ イト幅メモリ回路。