JPS59151399A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS59151399A JPS59151399A JP58026459A JP2645983A JPS59151399A JP S59151399 A JPS59151399 A JP S59151399A JP 58026459 A JP58026459 A JP 58026459A JP 2645983 A JP2645983 A JP 2645983A JP S59151399 A JPS59151399 A JP S59151399A
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- Japan
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- column decoder
- bln
- bit
- spare
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/781—Masking faults in memories by using spares or by reconfiguring using programmable devices combined in a redundant decoder
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は不良ビット’を救済するための予備ビットが
内蔵された、いわゆる冗長性を備えた半導体記憶装置に
関するものである。
内蔵された、いわゆる冗長性を備えた半導体記憶装置に
関するものである。
第１［Ｅ（ａ）および第１図（ｂ）は従来の半導体記憶
装置を示す回路図であり、−例として、レーザプログラ
ム方式の冗長性ダイナミックＭＯ８半導体記憶装置につ
いて説明する。まず、第１図（ａ）に示す正規の列デコ
ーダ、センス増幅回路、入出力制御回路およびビット線
プリチャージ回路において、（Ｑｌ）〜（ＱＣｓ）は列
デコーダを構成する絶縁ゲート型電界効果トランジスタ
（以下ＭＯＳ Ｔと称する）、（Ｑｌ７）〜（Ｑ３２）
は入出力制御回路を構成するＭＯ８Ｔ、 （Ｓｏ）〜（
Ｓ３）はそれぞれセンス増幅回路、（Ｑ３３）〜（Ｑ４
ｏ）はこのセンス増幅回路（Ｓｏ）〜（Ｓ３） ｋ選択
するＭＯ８Ｔ 、 （Ｑ４１ ）および（Ｑ４２）は前
記センス増幅回路（Ｓｏ）を構成するＭＯ８Ｔ、 （
Ｑｌ３）〜（Ｑ５０）はビット線プリチャージ回路を構
成するＭＯ８Ｔ、（Ｌ＋）〜（Ｌ８）はレーザで溶断可
能なリンク、（し００）、６勺０）。
装置を示す回路図であり、−例として、レーザプログラ
ム方式の冗長性ダイナミックＭＯ８半導体記憶装置につ
いて説明する。まず、第１図（ａ）に示す正規の列デコ
ーダ、センス増幅回路、入出力制御回路およびビット線
プリチャージ回路において、（Ｑｌ）〜（ＱＣｓ）は列
デコーダを構成する絶縁ゲート型電界効果トランジスタ
（以下ＭＯＳ Ｔと称する）、（Ｑｌ７）〜（Ｑ３２）
は入出力制御回路を構成するＭＯ８Ｔ、 （Ｓｏ）〜（
Ｓ３）はそれぞれセンス増幅回路、（Ｑ３３）〜（Ｑ４
ｏ）はこのセンス増幅回路（Ｓｏ）〜（Ｓ３） ｋ選択
するＭＯ８Ｔ 、 （Ｑ４１ ）および（Ｑ４２）は前
記センス増幅回路（Ｓｏ）を構成するＭＯ８Ｔ、 （
Ｑｌ３）〜（Ｑ５０）はビット線プリチャージ回路を構
成するＭＯ８Ｔ、（Ｌ＋）〜（Ｌ８）はレーザで溶断可
能なリンク、（し００）、６勺０）。
〜（Ｉ２Ｏ３）、（Ｉ２Ｏ３） は各リンク（Ｌｌ）
〜（Ｌ８）の一端に接続する入出力線、（ＢＬｅ）。
〜（Ｌ８）の一端に接続する入出力線、（ＢＬｅ）。
（ＢＬｏ） 、 〜（ＢＬ３） 、 （ＢＬｓ ）はビ
ット線、（ＳＡｏ）ドレス信号線、（Ｎ＋）は前記列デ
コーダの出力ノード、（Ｃ８）ｉ（ｊＤ出力ノード（Ｎ
ｔ） ト前記ＭＯ８Ｔ（Ｑｌ７）、 （Ｑｌり、
（Ｑ２１）、（Ｑ２３ ）、 （Ｑｇ５）。
ット線、（ＳＡｏ）ドレス信号線、（Ｎ＋）は前記列デ
コーダの出力ノード、（Ｃ８）ｉ（ｊＤ出力ノード（Ｎ
ｔ） ト前記ＭＯ８Ｔ（Ｑｌ７）、 （Ｑｌり、
（Ｑ２１）、（Ｑ２３ ）、 （Ｑｇ５）。
（Ｑｌ７ ） 、 （Ｑｚｅ） 、 （Ｑｌ１） の
ゲートを切り離すための分離信号、（ＰＣＤ）は列デコ
ーダのプリチャージ信号、（Ｓ）はセンス増幅回路の活
性化信号、（、ＳＩ）はビット線（ＢＬｏ ） 〜（Ｂ
Ｌｓ ）とセンスノード（ＳＡ６．）〜（ＳＡ３）を切
り離すための分離信号、（ＣＰ）Ｕビット線のプリチャ
ージ信号、（Ｖｃｃ）は電源電圧、（Ｖｓｓ）は接地電
位である。また、第１図（ｂ）に示す予備の列デコーダ
、予備のセンス増幅回路、予備の入出力制御回路、およ
び予備のビット線プリチャージ回路において、（Ｑ５１
）〜（Ｑ７２ ）は予備の列デコーダを構成するＭＯ８
Ｔ。
ゲートを切り離すための分離信号、（ＰＣＤ）は列デコ
ーダのプリチャージ信号、（Ｓ）はセンス増幅回路の活
性化信号、（、ＳＩ）はビット線（ＢＬｏ ） 〜（Ｂ
Ｌｓ ）とセンスノード（ＳＡ６．）〜（ＳＡ３）を切
り離すための分離信号、（ＣＰ）Ｕビット線のプリチャ
ージ信号、（Ｖｃｃ）は電源電圧、（Ｖｓｓ）は接地電
位である。また、第１図（ｂ）に示す予備の列デコーダ
、予備のセンス増幅回路、予備の入出力制御回路、およ
び予備のビット線プリチャージ回路において、（Ｑ５１
）〜（Ｑ７２ ）は予備の列デコーダを構成するＭＯ８
Ｔ。
（Ｑ７３）〜（Ｑｓａ）は予備の入出力制御回路を構成
するＭＯ８Ｔ、（ＳＳ）は予備のセンス増幅器、（Ｑｓ
ｅ ）〜（ＱＦ２ ）は予備ノセンス増幅回路（ＳＳ）
を構成するＭＯ８Ｔ、（Ｑｅｓ）および（Ｑ、４）は予
備のビット線（ＳＥＬ）、＜７抽Ｌ）をプリチャージす
るためのＭＯ８Ｔ、 （Ｌ＋ｔ ） 〜（Ｌ３０ ）
Ｆｉレーザによって溶断可能なリンクである。
するＭＯ８Ｔ、（ＳＳ）は予備のセンス増幅器、（Ｑｓ
ｅ ）〜（ＱＦ２ ）は予備ノセンス増幅回路（ＳＳ）
を構成するＭＯ８Ｔ、（Ｑｅｓ）および（Ｑ、４）は予
備のビット線（ＳＥＬ）、＜７抽Ｌ）をプリチャージす
るためのＭＯ８Ｔ、 （Ｌ＋ｔ ） 〜（Ｌ３０ ）
Ｆｉレーザによって溶断可能なリンクである。
次に、上記構成による半導体記憶装置の動作について説
明する。まず、ビット線に接続された図示せぬメモリに
不良ビットが存在しない場合にはリンク（Ｌｌ）〜 （
Ｌ６）は溶断されることはない。
明する。まず、ビット線に接続された図示せぬメモリに
不良ビットが存在しない場合にはリンク（Ｌｌ）〜 （
Ｌ６）は溶断されることはない。
この状態で、ＭＯＳ Ｔ （Ｑｓ ）〜（Ｑ６）のゲー
ト電圧が０■になるようなアドレス信号（ＣＡ２）〜（
ＣＡ７）が入力したとき、列デコーダの出力ノード（Ｎ
１〕は高電位に保持される。一方、図示せぬ他の行デコ
ーダの出力に接続するノードは必ず接地電位（■８８）
に放電される。次に、高電位になった分離何月ＣＣ３）
が入力すると、ＭＯ８Ｔ （Ｑ？）および（Ｑｇ） 、
ＭＯ８Ｔ（Ｑｌ２）および（Ｑｌ３）がオン状態とな
る。このため、ノード（Ｎ＋） の高電位はこのオン
状態のＭＯ８Ｔ（Ｑ７）および（Ｑｇ）を通してさ、ｌ
０８Ｔ （Ｑｌ７ ）〜（Ｑ２イ）のゲートにそれぞれ
伝達されると共に、このオン状態のＭＯ８Ｔ （Ｑｌ２
）お工び（Ｑ＋ｓ）を通してＭＯＳ Ｔ （Ｑｚｓ）〜
（Ｑｇ□）のゲートにそれぞれ伝達され、殖線とセンス
ノードおよびビット線を接続する。このとき、行選択信
号（図示せず）およびセンス増幅器によって図示せぬメ
モリセルから読み出されたビット線およびセンスノード
の電圧がＩ／１０線に伝達され、図示せぬ出力回路に取
り込せれる。一方、第１図（ｂ）に示す予備の列デコー
ダの出力に接続するノード（Ｎ２）は不良ビットが存在
しないので、ＭＯ８Ｔ（Ｑｓ＋）〜（Ｑｇ２） のど
れか１つ以−ヒが必ず導通するように構成されているの
で、予備のビット線（ＳＥＬ）および （ＳＢＬ） が
選択される仁とはない。
ト電圧が０■になるようなアドレス信号（ＣＡ２）〜（
ＣＡ７）が入力したとき、列デコーダの出力ノード（Ｎ
１〕は高電位に保持される。一方、図示せぬ他の行デコ
ーダの出力に接続するノードは必ず接地電位（■８８）
に放電される。次に、高電位になった分離何月ＣＣ３）
が入力すると、ＭＯ８Ｔ （Ｑ？）および（Ｑｇ） 、
ＭＯ８Ｔ（Ｑｌ２）および（Ｑｌ３）がオン状態とな
る。このため、ノード（Ｎ＋） の高電位はこのオン
状態のＭＯ８Ｔ（Ｑ７）および（Ｑｇ）を通してさ、ｌ
０８Ｔ （Ｑｌ７ ）〜（Ｑ２イ）のゲートにそれぞれ
伝達されると共に、このオン状態のＭＯ８Ｔ （Ｑｌ２
）お工び（Ｑ＋ｓ）を通してＭＯＳ Ｔ （Ｑｚｓ）〜
（Ｑｇ□）のゲートにそれぞれ伝達され、殖線とセンス
ノードおよびビット線を接続する。このとき、行選択信
号（図示せず）およびセンス増幅器によって図示せぬメ
モリセルから読み出されたビット線およびセンスノード
の電圧がＩ／１０線に伝達され、図示せぬ出力回路に取
り込せれる。一方、第１図（ｂ）に示す予備の列デコー
ダの出力に接続するノード（Ｎ２）は不良ビットが存在
しないので、ＭＯ８Ｔ（Ｑｓ＋）〜（Ｑｇ２） のど
れか１つ以−ヒが必ず導通するように構成されているの
で、予備のビット線（ＳＥＬ）および （ＳＢＬ） が
選択される仁とはない。
次に、例えばビット線（ＢＬＩ ） に接続されたメ
モリセル（図示せず）に不良のメモリセルがあった場合
、その不良ビットからデータの読み出し／書き込みがな
されないように、リンク（Ｌ２）および（Ｌｓ）’にレ
ーザで溶断する。このため、ビット線（ＢＬＩ）、
（ＢＬＩ）およびセンスノード（ＳＡＩ）。
モリセル（図示せず）に不良のメモリセルがあった場合
、その不良ビットからデータの読み出し／書き込みがな
されないように、リンク（Ｌ２）および（Ｌｓ）’にレ
ーザで溶断する。このため、ビット線（ＢＬＩ）、
（ＢＬＩ）およびセンスノード（ＳＡＩ）。
（ＳＡＩ） ノ信号カ入出７［（ｒｌｏｌ） 、
（！１０１）に伝達されることｉ−１：ない。この場
合、例えば不良ビット線（ＢＬＩ）が置換されることは
もちろんのこと、ビット１（ＢＬＩ） も同時に置換
される。すなわち、第１図（ｂ）に示す正常な予備のビ
ット線（ＳＢＬ）、（ＳＢＬ）への置換はリンク（Ｌｕ
、 Ｌ１２）。
（！１０１）に伝達されることｉ−１：ない。この場
合、例えば不良ビット線（ＢＬＩ）が置換されることは
もちろんのこと、ビット１（ＢＬＩ） も同時に置換
される。すなわち、第１図（ｂ）に示す正常な予備のビ
ット線（ＳＢＬ）、（ＳＢＬ）への置換はリンク（Ｌｕ
、 Ｌ１２）。
（Ｌｌｓ 、 Ｌｌ４ ）〜（Ｌ２１ 、 Ｌｌ２）
の各々の組の内のどちらかをレーザで溶断し、第１図（
ａ）に示す正規の列デコーダが選択される信号の組合せ
で、この予備の列デコーダが活性化されると共にリンク
（Ｌ２３） 、 （Ｌ２５） 、 （Ｌｚｓ）
、 （Ｌ２） ）、（Ｌ２９） および（Ｌｓ
ｏ）を溶断する。
の各々の組の内のどちらかをレーザで溶断し、第１図（
ａ）に示す正規の列デコーダが選択される信号の組合せ
で、この予備の列デコーダが活性化されると共にリンク
（Ｌ２３） 、 （Ｌ２５） 、 （Ｌｚｓ）
、 （Ｌ２） ）、（Ｌ２９） および（Ｌｓ
ｏ）を溶断する。
しかしながら、従来の半導体記憶装置ではメモリセルあ
るいはビット線に関連した不良は救済できるが、正規の
列デコーダ自体が不良になった場合には例えばＭＯ８Ｔ
ＣＱ３）が破壊された場合、４組のビット線（ＢＬｏ
、ＢＬｏ）、（ＢＬｈＢＬ＋）〜（、ＢＬ３ 、 ＢＬ
３ ）を駆動することができない。このため、デコーダ
がメモリ素子全体に対して占める面積が大きい場合には
この種の不良率も大きいので、不良救済率を高めること
ができない欠点があつた。
るいはビット線に関連した不良は救済できるが、正規の
列デコーダ自体が不良になった場合には例えばＭＯ８Ｔ
ＣＱ３）が破壊された場合、４組のビット線（ＢＬｏ
、ＢＬｏ）、（ＢＬｈＢＬ＋）〜（、ＢＬ３ 、 ＢＬ
３ ）を駆動することができない。このため、デコーダ
がメモリ素子全体に対して占める面積が大きい場合には
この種の不良率も大きいので、不良救済率を高めること
ができない欠点があつた。
したがって、この発明の目的り、正規の列デコーダとそ
れに関連したビット線の不良があった場合でも、メモリ
素子全体の不良救済率を高めることができる半導体記憶
装置を提供するものである。
れに関連したビット線の不良があった場合でも、メモリ
素子全体の不良救済率を高めることができる半導体記憶
装置を提供するものである。
このような目的全達成するため、この発明は列デコーダ
自体の不良、あるいはこれに関連したビット線に不良ビ
ットが存在する場合、その列デコーダあるいはその列デ
コーダに関連するすべてのビット線全不活性にする手段
と、その不活性にされた列選択信号により予備の列デコ
ーダに置換する手段とを備えるものであり、以下実施例
を用いて詳細に説明する。
自体の不良、あるいはこれに関連したビット線に不良ビ
ットが存在する場合、その列デコーダあるいはその列デ
コーダに関連するすべてのビット線全不活性にする手段
と、その不活性にされた列選択信号により予備の列デコ
ーダに置換する手段とを備えるものであり、以下実施例
を用いて詳細に説明する。
第２図（ａ）および第２図（ｂ）はこの発明に係る半導
体記憶装置の一実施例を示す回路図である。第２図（ａ
）に示す折り返しビット線型の列デコーダにおいて、（
Ｑ＋ｏ−）〜（Ｑ＋、＋１）は列デコーダを構成するＭ
ＯＳＴ 、 （ＱＩ！２ ）および （Ｑ！１３）は
各ドレインに列サブデコード信号（Ｃ８１）および（Ｃ
８２）が印加するＭＯＳＴ ％ （Ｑ＋１４ ）および
（Ｑ＋１５）は各ゲートに列静止信号（ＣＱ）が入力す
るＭＯＳＴ。
体記憶装置の一実施例を示す回路図である。第２図（ａ
）に示す折り返しビット線型の列デコーダにおいて、（
Ｑ＋ｏ−）〜（Ｑ＋、＋１）は列デコーダを構成するＭ
ＯＳＴ 、 （ＱＩ！２ ）および （Ｑ！１３）は
各ドレインに列サブデコード信号（Ｃ８１）および（Ｃ
８２）が印加するＭＯＳＴ ％ （Ｑ＋１４ ）および
（Ｑ＋１５）は各ゲートに列静止信号（ＣＱ）が入力す
るＭＯＳＴ。
（Ｑｎａ）〜（Ｑ１１９ ）は入出力制御回路を構成す
るＭＯＳＴ、（Ｃ＋）および（Ｃ２）はコンデンサ、（
ＢＬｎ） 、 （ＢＬｎ） 、 （ＢＬｎ＋１）および
（ＢＬｎ＋１）は図示せぬメモリセルおよびセンス増幅
器が接続するビットｍ、（柿）および（Ｉｌｏ） １
ｌＳｊ入出力信号線、（ＣＡ＋ ） 、 （ＣＡ１）
、〜（ＣＡ６） 、（ＣＡｓ ）は列選択アドレス信号
、（ＣＡＳ）および（ＣＡＳ）は列デコーダ活性化信号
、（ＰＣＤ）は列デコーダプリチャージ信号である。第
２図（ｂ）に示す予備の列デコーダなどにおいて、（Ｑ
＋２１）〜（Ｑｓｓｓ）は予備の列デコーダを示すＭＯ
ＳＴ、 （Ｃ３）および（Ｃ４）はコンデンサ、（Ｑ！
ｓｙ ）および（Ｑ＋ｓｓ）は各ドレインに列サブデコ
ード信号（Ｃ８＋）および（Ｃ８２）が印加するＭＯＳ
Ｔ、（ＱＩ１１９） および（Ｑ＋＜ｏ）は各ゲート
に列静止信号（ＣＱ）が入力し、高抵抗にされるＭＯＳ
Ｔ 、 （Ｑ１４１ ）〜（、Ｑ＋４４ ）は予備の
入出力制御回路を構成するＭＯＳＴ。
るＭＯＳＴ、（Ｃ＋）および（Ｃ２）はコンデンサ、（
ＢＬｎ） 、 （ＢＬｎ） 、 （ＢＬｎ＋１）および
（ＢＬｎ＋１）は図示せぬメモリセルおよびセンス増幅
器が接続するビットｍ、（柿）および（Ｉｌｏ） １
ｌＳｊ入出力信号線、（ＣＡ＋ ） 、 （ＣＡ１）
、〜（ＣＡ６） 、（ＣＡｓ ）は列選択アドレス信号
、（ＣＡＳ）および（ＣＡＳ）は列デコーダ活性化信号
、（ＰＣＤ）は列デコーダプリチャージ信号である。第
２図（ｂ）に示す予備の列デコーダなどにおいて、（Ｑ
＋２１）〜（Ｑｓｓｓ）は予備の列デコーダを示すＭＯ
ＳＴ、 （Ｃ３）および（Ｃ４）はコンデンサ、（Ｑ！
ｓｙ ）および（Ｑ＋ｓｓ）は各ドレインに列サブデコ
ード信号（Ｃ８＋）および（Ｃ８２）が印加するＭＯＳ
Ｔ、（ＱＩ１１９） および（Ｑ＋＜ｏ）は各ゲート
に列静止信号（ＣＱ）が入力し、高抵抗にされるＭＯＳ
Ｔ 、 （Ｑ１４１ ）〜（、Ｑ＋４４ ）は予備の
入出力制御回路を構成するＭＯＳＴ。
（ＳＥＬ＋）〜（皿２）は予備のビット線である。
次に、上記構成による半導体記憶装置の動作について説
明する。まず、ビット線に接続する図示せぬメモリに不
良ビットが存在しない場合にはリンク（Ｌｌ）および（
Ｌｌ）は溶断されることはない。
明する。まず、ビット線に接続する図示せぬメモリに不
良ビットが存在しない場合にはリンク（Ｌｌ）および（
Ｌｌ）は溶断されることはない。
この状態で、ＭＯＳＴ（Ｑ＋ｏｔ ） 〜（Ｑ＋ｏａ
）のゲート電圧がＯｖになるようなアドレス信号（ＣＡ
＋）。
）のゲート電圧がＯｖになるようなアドレス信号（ＣＡ
＋）。
（ＣＡ、＋） 、〜（ＣＡｓ） が入力したとき、列
デコーダの出カッ〜ド（Ｎｓ）ｉｄ高電位に保持される
。そ（〜で、この出力ノード（Ｎ３）の高電位６、ＭＯ
ＳＴ（Ｑｌｌｏ）を通してコンデンサ（ＣＩ）を高電位
に充電する。一方、図示せぬ他の列デコーダの出力ノー
ドは必ず接地電位（Ｖｓｓ） に放電される。同様に
、第２図（ｂ）に示す予備の列デコーダの出力ノード（
Ｎ４）は必ず接地電位（Ｖｓｓ）に放電される。
デコーダの出カッ〜ド（Ｎｓ）ｉｄ高電位に保持される
。そ（〜で、この出力ノード（Ｎ３）の高電位６、ＭＯ
ＳＴ（Ｑｌｌｏ）を通してコンデンサ（ＣＩ）を高電位
に充電する。一方、図示せぬ他の列デコーダの出力ノー
ドは必ず接地電位（Ｖｓｓ） に放電される。同様に
、第２図（ｂ）に示す予備の列デコーダの出力ノード（
Ｎ４）は必ず接地電位（Ｖｓｓ）に放電される。
次に、例えばザブデコード信号（Ｃ８＋）が高電位にな
ると、ＭＯＳＴ （ＱＩ＋２ ）がオン状態になり、コ
ンデンサ（Ｃ＋）に充電されている高電位はリンク（Ｌ
ｔ）を通してＭＯＳＴ （Ｑｎｓ）および （Ｑ１＋７
）のゲートに入力する。このため、入出力信号線（Ｉｌ
ｏ）あるいは（Ｉｌｏ ） が選択されることにより
、ビット線（ＢＬｎ） あるいは（ＢＬｎ） から
データの読み出し／書き込みを行なうことができる。こ
のとき、ＭＯＳＴ （Ｑ＋１４）および （Ｑｔ＋ｓ）
が高抵抗になっているので、低インピーダンスのサブデ
コード信号（Ｃ８＋） の最高電位が減衰することは
ない。
ると、ＭＯＳＴ （ＱＩ＋２ ）がオン状態になり、コ
ンデンサ（Ｃ＋）に充電されている高電位はリンク（Ｌ
ｔ）を通してＭＯＳＴ （Ｑｎｓ）および （Ｑ１＋７
）のゲートに入力する。このため、入出力信号線（Ｉｌ
ｏ）あるいは（Ｉｌｏ ） が選択されることにより
、ビット線（ＢＬｎ） あるいは（ＢＬｎ） から
データの読み出し／書き込みを行なうことができる。こ
のとき、ＭＯＳＴ （Ｑ＋１４）および （Ｑｔ＋ｓ）
が高抵抗になっているので、低インピーダンスのサブデ
コード信号（Ｃ８＋） の最高電位が減衰することは
ない。
次に、例えばビット線（ＢＬｎ）に関係するビットセル
に不良ビットが存在する場合、あるいはこの正規の列デ
コーダが不良になった場合、例えばＭＯＳＴ （Ｑ＋０
３ ）が破壊された場合にはリンク（Ｌｔ）および（Ｌ
ｌ）ｆｆｉ共にレーザで溶断し、２つのビット線の組（
ＢＬｎ ＋ ＢＬｎ ） ＋ （ＢＬｎ＋１ ＋ Ｂ
Ｌｎ＋ｉ ）の双方を非選択にする。とのため、この列
デコーダあるいはすべてのビット線（ＢＬｎ）〜（ＢＬ
ｎ＋ １ ）が不活性になる。したがって、予備のビッ
ト線（ＳＥＬ＋）、〜（ＳＢＬ２）への置換はリンク（
Ｌｌ＋。
に不良ビットが存在する場合、あるいはこの正規の列デ
コーダが不良になった場合、例えばＭＯＳＴ （Ｑ＋０
３ ）が破壊された場合にはリンク（Ｌｔ）および（Ｌ
ｌ）ｆｆｉ共にレーザで溶断し、２つのビット線の組（
ＢＬｎ ＋ ＢＬｎ ） ＋ （ＢＬｎ＋１ ＋ Ｂ
Ｌｎ＋ｉ ）の双方を非選択にする。とのため、この列
デコーダあるいはすべてのビット線（ＢＬｎ）〜（ＢＬ
ｎ＋ １ ）が不活性になる。したがって、予備のビッ
ト線（ＳＥＬ＋）、〜（ＳＢＬ２）への置換はリンク（
Ｌｌ＋。
Ｌｔ２）ｌ （Ｌｔ３＋Ｌ＋４）＋＝ （Ｌ２１１Ｌ２
２） の各々の組のうちのどちらか一方全レーザで溶
断し、第２図（ａ）に示す正規の列デコーダが選択され
るアドレス信号およびその補信号の組合せで、この予備
の列デコーダを活性化することができる。
２） の各々の組のうちのどちらか一方全レーザで溶
断し、第２図（ａ）に示す正規の列デコーダが選択され
るアドレス信号およびその補信号の組合せで、この予備
の列デコーダを活性化することができる。
なお、上述の実施例ではサブデコード信号（Ｃ８＋）お
よび（Ｃ８２）ｆｆｉ用いて説明したが、これに限定せ
ず、より多くのザブデコード信号を用いても同様にでき
ることはもちろんである。また、列デコーダおよび予備
の列デコーダの左側にもサブデコード信号、入出力制御
回路、ビット線を同時に配ｔしても同様にできることは
もちろんである。また、サブデコード信号を有する他の
メモリ、例えばスタティックＭＯＳメモリ、バイポーラ
メモリなどにも同様に適用できることはもちろんである
。
よび（Ｃ８２）ｆｆｉ用いて説明したが、これに限定せ
ず、より多くのザブデコード信号を用いても同様にでき
ることはもちろんである。また、列デコーダおよび予備
の列デコーダの左側にもサブデコード信号、入出力制御
回路、ビット線を同時に配ｔしても同様にできることは
もちろんである。また、サブデコード信号を有する他の
メモリ、例えばスタティックＭＯＳメモリ、バイポーラ
メモリなどにも同様に適用できることはもちろんである
。
以上詳細に説明したように、この発明に係る半導体記憶
装置によれば正規の列デコーダおよびそれに関連したビ
ット線に不良があっても、その不良を救済することがで
きるので、高い救済率が得られるなどの効果がある。
装置によれば正規の列デコーダおよびそれに関連したビ
ット線に不良があっても、その不良を救済することがで
きるので、高い救済率が得られるなどの効果がある。
第１図（ａ）および第１図（ｂ）は従来の半導体記憶装
■ 置を示す回路図、第２９（ａ）および第２図（ｂ）す：
この発明に係る半導体記憶装置の一実施例全示す回路図
である。 （Ｑｌ）〜（Ｑｌ４４）・・・・絶縁ゲート型電界効果
トランジスタ、（ＳＯ）〜（Ｓ３）−・・・センス増幅
回路、（Ｌｌ）〜（Ｌ３０）・・・・リンク、（Ｉｌｏ
ｏ）〜（Ｉ２Ｏ３）・・・・入出力線、（Ｂム）〜（Ｂ
Ｌ３）・・・・ビット線、（ＳＡｏ 、） 〜（５Ａｓ
）・・・・センスノード、（ＣＡ２）〜 （ＣＡｙ ）
・・・φ列選択アドレス信号線、（Ｃ８）・・・・分離
信号、（ＰＣＤ）・・・・プリチャージ信号、（Ｓ）
・・・・活性化信号、（ＳＩ）・・・・分離信号、（
ＣＰ） ・・・・プリチャージ信号、（Ｖｃｃ）・・
・・電源電圧、（Ｖｓｓ） ・・・・接地電位、（８
８） ・・・・予備のセンス増幅器、（ＣＩ）〜（Ｃ
４）・・・・コンデンサ、（ＢＬｎ ） 〜（ＢＬｎ＋
１）・・・・ビット線、（Ｉｌｏ） および（Ｉｌｏ
）・・・・入出力信号線、（ＣＡＬ）〜 （ＣＡａ）
・・・・選択アドレス信号線、（ＣＡＳ）および（Ｃ
ＡＳ）・・・・活性化信号、 （ＳＢＬ叉）〜（ＳＢＬ
２）（１２） ・・・・予備のビット線。 なお、図中、同一符号は同一オたけ相当部分を示す。 代理人 葛 野 イＢ − 手続補正書（自発） ２１発明の名称 半導体記憶装置 ３、補正をする者 名 称 （６０１）三菱電機株式会社代表者片山仁八
部 ５、補正の対象 明細書の発明の詳細な説明の欄 ６゜補正の内容 （１）明細書第２頁第１８〜１９行のｒ（Ｉｌｏｏ）。 （２）同書第５頁第２０行の［（〒１０１ ） 、 （
Ｉｌｏｌ ）Ｊをｒ（Ｉｌｏｆ ）、（Ｉｌｏｆ）Ｊ
ト補正ｆル。 以 上
■ 置を示す回路図、第２９（ａ）および第２図（ｂ）す：
この発明に係る半導体記憶装置の一実施例全示す回路図
である。 （Ｑｌ）〜（Ｑｌ４４）・・・・絶縁ゲート型電界効果
トランジスタ、（ＳＯ）〜（Ｓ３）−・・・センス増幅
回路、（Ｌｌ）〜（Ｌ３０）・・・・リンク、（Ｉｌｏ
ｏ）〜（Ｉ２Ｏ３）・・・・入出力線、（Ｂム）〜（Ｂ
Ｌ３）・・・・ビット線、（ＳＡｏ 、） 〜（５Ａｓ
）・・・・センスノード、（ＣＡ２）〜 （ＣＡｙ ）
・・・φ列選択アドレス信号線、（Ｃ８）・・・・分離
信号、（ＰＣＤ）・・・・プリチャージ信号、（Ｓ）
・・・・活性化信号、（ＳＩ）・・・・分離信号、（
ＣＰ） ・・・・プリチャージ信号、（Ｖｃｃ）・・
・・電源電圧、（Ｖｓｓ） ・・・・接地電位、（８
８） ・・・・予備のセンス増幅器、（ＣＩ）〜（Ｃ
４）・・・・コンデンサ、（ＢＬｎ ） 〜（ＢＬｎ＋
１）・・・・ビット線、（Ｉｌｏ） および（Ｉｌｏ
）・・・・入出力信号線、（ＣＡＬ）〜 （ＣＡａ）
・・・・選択アドレス信号線、（ＣＡＳ）および（Ｃ
ＡＳ）・・・・活性化信号、 （ＳＢＬ叉）〜（ＳＢＬ
２）（１２） ・・・・予備のビット線。 なお、図中、同一符号は同一オたけ相当部分を示す。 代理人 葛 野 イＢ − 手続補正書（自発） ２１発明の名称 半導体記憶装置 ３、補正をする者 名 称 （６０１）三菱電機株式会社代表者片山仁八
部 ５、補正の対象 明細書の発明の詳細な説明の欄 ６゜補正の内容 （１）明細書第２頁第１８〜１９行のｒ（Ｉｌｏｏ）。 （２）同書第５頁第２０行の［（〒１０１ ） 、 （
Ｉｌｏｌ ）Ｊをｒ（Ｉｌｏｆ ）、（Ｉｌｏｆ）Ｊ
ト補正ｆル。 以 上
Claims (2)
- （１）多重化された列デコーダにより、１つの列選択を
行なう半導体記憶装置において、前記列デコーダ自体の
不良、あるいはこれに関連したビット線に不良ビットが
存在する場合、その列デコーダあるいはその列デコーダ
に関連するすべてのビット線を不活性にする手段と、そ
の不活性にされた列選択信号により予備の列デコーダに
置換する手段とを備えたことを特徴とする半導体記憶装
置。 - （２）前記列デコーダを置換する手段として、各アドレ
ス信号およびその補信号によって活性化されるノアゲー
トを構成することを特徴とする特許請求の範囲第１項記
載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58026459A JPS59151399A (ja) | 1983-02-17 | 1983-02-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58026459A JPS59151399A (ja) | 1983-02-17 | 1983-02-17 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59151399A true JPS59151399A (ja) | 1984-08-29 |
| JPH0463479B2 JPH0463479B2 (ja) | 1992-10-09 |
Family
ID=12194087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58026459A Granted JPS59151399A (ja) | 1983-02-17 | 1983-02-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59151399A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61217993A (ja) * | 1985-03-22 | 1986-09-27 | Mitsubishi Electric Corp | 半導体メモリ |
| JPS62121989A (ja) * | 1985-11-22 | 1987-06-03 | Hitachi Ltd | 半導体集積回路装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5384634A (en) * | 1976-12-30 | 1978-07-26 | Fujitsu Ltd | Ic memory unit device |
| JPS55105898A (en) * | 1979-02-02 | 1980-08-13 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory device |
| JPS5683899A (en) * | 1979-12-12 | 1981-07-08 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory device |
| JPS5694576A (en) * | 1979-12-28 | 1981-07-31 | Fujitsu Ltd | Word decoder circuit |
-
1983
- 1983-02-17 JP JP58026459A patent/JPS59151399A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5384634A (en) * | 1976-12-30 | 1978-07-26 | Fujitsu Ltd | Ic memory unit device |
| JPS55105898A (en) * | 1979-02-02 | 1980-08-13 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory device |
| JPS5683899A (en) * | 1979-12-12 | 1981-07-08 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory device |
| JPS5694576A (en) * | 1979-12-28 | 1981-07-31 | Fujitsu Ltd | Word decoder circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61217993A (ja) * | 1985-03-22 | 1986-09-27 | Mitsubishi Electric Corp | 半導体メモリ |
| JPS62121989A (ja) * | 1985-11-22 | 1987-06-03 | Hitachi Ltd | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0463479B2 (ja) | 1992-10-09 |
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