JPH0156478B2 - - Google Patents

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JPH0156478B2
JPH0156478B2 JP58026458A JP2645883A JPH0156478B2 JP H0156478 B2 JPH0156478 B2 JP H0156478B2 JP 58026458 A JP58026458 A JP 58026458A JP 2645883 A JP2645883 A JP 2645883A JP H0156478 B2 JPH0156478 B2 JP H0156478B2
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JP
Japan
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decoder
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gate
drains
word line
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JP58026458A
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English (en)
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JPS59151398A (ja
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Kazuhiro Shimotori
Kazuyasu Fujishima
Hideyuki Ozaki
Hideji Myatake
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Priority to US06/581,000 priority patent/US4641286A/en
Priority to DE19843405621 priority patent/DE3405621A1/de
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Publication of JPH0156478B2 publication Critical patent/JPH0156478B2/ja
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/781—Masking faults in memories by using spares or by reconfiguring using programmable devices combined in a redundant decoder

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は不良ビツトを救済するための予備ビ
ツトを内蔵する、いわゆる冗長性を備えた半導体
記憶装置に関するものである。
〔従来技術〕
第１図ａおよび第１図ｂは従来の半導体記憶装
置の行デコーダおよび予備行デコーダを示す回路
図であり、一例としてレーザプログラム方式の冗
長性ダイナミツクMOS半導体記憶装置について
説明する。まず、第１図ａに示す行デコーダにお
いて、Q1〜Q5は各ドレインが共通にノードN1に
接続し、各ソースが共通に接地電位VSSの接地端
子に接続し、各ゲートにそれぞれアドレス信号
RA2，2…RA6，6が入力する絶縁ゲート型
電界効果トランジスタ（以下MOSTと称する）、
Q6はドレインが電源電圧VCCの電源端子に接続
し、ソースがノードN1に接続し、ゲートにプリ
チヤージ信号PRDが入力するMOST、Q7〜Q10
は各ソースが共通にノードN1に接続し、各ゲー
トに共通に分離信号CRDIが入力するMOST、
Q11〜Q14は各ゲートがMOSTQ7〜Q10のドレイン
にそれぞれ接続し、各ドレインにワード線駆動信
号CR0〜CR3が入力するMOST、L1〜L4は各一端
がMOSTQ11〜Q14のソースに接続する、レーザ
で溶断可能なリンク、WLo〜WLo+3は各一端がリ
ンクL1〜L4の他端に接続するワード線である。
なお、前記MOSTQ1〜Q10は行デコーダを構成
し、前記MOSTQ11〜Q14はサブデコーダおよび
ワード線駆動回路を構成し、前記ワード線駆動信
号CR0〜CR3は図示せぬアドレス信号RA0，
RA0，RA1および1によつてデコードされた信
号である。前記プリチヤージ信号PRDは前記行
デコーダをプリチヤージするための信号である。
前記分離信号CRDIは行デコーダの出力であるノ
ードN1とMOSTQ11〜Q14のゲートを切り離すた
めの信号である。また、第１図ｂに示す予備行デ
コーダにおいて、Q21〜Q26は各ドレインが共通
に接地電圧VSSの接地端子に接続し、各ゲートに
それぞれアドレス信号RA0，RA1，…RA5が入力
するMOST、Q27〜Q32は各ソースが共通に接地
電位VSSの接地端子に接続し、各ゲートにそれぞ
れアドレス信号0，1，…5が入力する
MOST、Q33はドレインがN2に接続し、ソースが
接地電圧VSSの接地端子に接続し、ゲートにアド
レス信号RA6が入力するMOST、Q34はドレイン
が電源電圧VCCの電源端子に接続し、ソースがノ
ードN2に接続し、ゲートにプリチヤージ信号
PRDが入力するMOST、Q35はソースがノード
N2に接続し、ゲートに分離信号CRDIが入力する
MOST、Q36はドレインにワード線駆動信号CRn
が入力し、ゲートがMOSTQ35のドレインに接続
するMOST、L11〜L16はそれぞれ一端が共通に
ノードN2に接続し、それぞれの他端がMOSTQ21
〜Q26のソースに接続し、レーザで溶断可能なリ
ンク、L17〜L22はそれぞれ一端がMOSTQ27〜
Q32のドレインに接続し、それぞれの他端が共通
にノードN2に接続し、レーザで溶断可能なリン
ク、L23は一端がMOSTQ36のソースに接続し、
他端が予備ワード線SWLに接続し、レーザで溶
断可能なリンクである。なお、MOSTQ21〜Q35
により予備の行デコーダを構成する。また、
MOSTQ36は予備ワード線駆動回路を構成する。
ノードN2はこの予備デコーダの出力ノードであ
る。
次に上記構成による半導体記憶装置の動作につ
いて説明する。まず、不良ビツトが存在しない場
合について説明する。この場合にはリンクL1〜
L4は溶断されない。したがつて、MOSTQ1〜Q5
のゲート電圧がOVになるようなアドレス信号
RA2，2，…RA6，6が入力した場合、
MOSTQ1〜Q5はオフ状態のため、行デコーダの
出力に接続するノードN1は高電位に保たれる。
一方、図示せぬ他の行デコーダの出力に接続する
ノードは必ず接地電位VSSに放電される。そして、
MOSTQ7〜Q10のゲートに高レベルの分離信号
CRDIが入力すると、このMOSTQ7〜Q10がオン
状態になる。このため、ノードN1の高電位はこ
のオン状態のMOSTQ7〜Q10を介してMOSTQ11
〜Q14のゲートにそれぞれ伝達される。そして、
分離信号CRDIが低レベルになると、この
MOSTQ11〜Q14の高ゲート電位は各々のゲート
電極に閉じこめられる。そして、ワード線駆動信
号CR0〜CR3のうちの１つ、例えばワード線駆動
信号CR1が高電位になると、MOSTQ12がオン状
態となり、この高ゲート電位はこのオン状態の
MOSTQ12およびリンクL2を通してワード線
WLo+1に伝達される。このため、図示せねメモリ
セルへのデータの読み出し／書き込みが行なわれ
る。
次に、例えばワード線WLo+1に接続されたメモ
リセル（図示せず）に不良ビツトがあつた場合、
このワード線WLo+1に接続するリンクL2をレーザ
で溶断し、ワード線駆動信号CR1がワード線
WLo+1に伝達されないようにし、不良ビツトから
のデータの読み出し／書き込みがなされないよう
にする。すなわち、この場合、リンクL11，L17，
L12，L13，…L16，L22の各々の組の内のどちらか
をレーザで溶断して、前記第１図ａの正規の行デ
コーダが選択される信号の組合せで、予備デコー
ダのMOSTQ21〜Q35が活性化するようにする。
このため、不良ビツトのあるワード線WLo+1は正
常な予備ワード線に置換することができる。な
お、不良ビツトが存在しない場合にはこの予備デ
コーダMOSTQ21〜Q35の出力であるノードN2は
MOSTQ21〜Q35のどれか１つ以上が必ず導通す
るように構成することにより、予備ワード線
SWLが選択されることはない。
しかしながら、従来の半導体記憶装置では正規
のデコーダ自体が不良になつた場合、例えば
MOSTQ3が破壊された場合、４本のワード線
WLo〜WLo+3を駆動することができなくなり、そ
れらのワード線WLo〜WLo+3に接続されるメモリ
セルへの書き込み／読み出しができなくなる。し
たがつて、デコーダがメモリ素子全体に対して占
める面積が大きい場合には不良ビツト率が大きく
なり、不良救済率を高めることができない欠点が
あつた。
〔発明の概要〕
したがつて、この発明の目的は正規のデコーダ
あるいはこの正規のデコーダに関連するワード線
あるいはビツト線に不良があつた場合でも、メモ
リ素子全体の不良救済率を高めることができる半
導体記憶装置を提供するものである。
このような目的を達成するため、この発明は多
重化された行デコーダあるいは列デコーダ自体の
不良あるいはこれに関連したワード線あるいはビ
ツト線に不良ビツトが存在する場合、前記不良の
行デコーダ、列デコーダ、ワード線あるいはビツ
ト線を不活性にする手段と、その不活性にされた
行デコーダあるいは列デコーダを予備の行デコー
ダあるいは列デコーダに置換する手段を備えるも
のであり、以下実施例を用いて詳細に説明する。
〔発明の実施例〕
第２図ａおよび第２図ｂはこの発明に係る半導
体記憶装置の一実施例を示す回路図であり、一例
としてサブデコーダをワード線駆動信号CR0およ
びCR1の２つで選択する場合を示す。第２図ａに
示す行デコーダにおいてQ15はドレインがノード
N1に接続し、ソースが接地電圧VSSの接地端子に
接続し、ゲートにアドレス信号RA1，1が入力
するMOSTである。なお、MOSTQ1〜Q8および
Q15により正規の行デコーダを構成する。また、
MOSTQ11およびQ12はアドレス信号RA0，0
で選択されワード線駆動信号CR0，CR1をワード
線WLo，WLo+1に伝達するためのワード線駆動回
路用MOSTである。また、第２図ｂに示す予備
の行デコーダにおいて、Q37はソースがノードN2
に接続し、ゲートに分離信号CRDIが入力する
MOST、Q38はドレインにワード線駆動信号CR1
が入力し、ゲートがMOSTQ37のドレインに接続
するMOST、L24は一端がこのMOSTQ38のドレ
インに接続し、他端がワード線SWL2に接続する
リンクである。
次に、上記構成による半導体記憶装置の動作に
ついて説明する。まず、不良ビツトが存在しない
場合について説明する。この場合にはリンクL1
およびL2は溶断されない。したがつて、
MOSTQ1〜Q5およびQ15はオフ状態のため、行デ
コーダの出力に接続するノードN1は高電位に保
持される。一方、図示せぬ他の行デコーダの出力
に接続するノードは必ず接地電圧VSSに放電され
る。そして、MOSTQ7およびQ8のゲートに高レ
ベルの分離信号CRDIが入力すると、この
MOSTQ7およびQ8がオン状態となる。したがつ
て、このノードN1の高電位はこのオン状態の
MOSTQ7およびQ8を通してMOSTQ11およびQ12
のゲートにそれぞれ伝達される。そして、分離信
号CRDIが低レベルになると、このMOSTQ11お
よびQ12の高ゲート電位は各々のゲート電極に閉
じこめられる。そして、ワード線駆動信号CR0お
よびCR1のうちの１つ、例えばワード線駆動信号
CR1が高電位になると、MOSTQ12がオン状態に
なる。このため、この高ゲート電位はこのオン状
態のMOSTQ12およびリンクL2を通してワード線
WLo+1に伝達され、メモリセル（図示せず）から
のデータの読み出し／書き込みが行なわれる。
次に、例えばワード線WLoに接続されたメモ
リセル（図示せず）に不良ビツトがあつた場合、
あるいは正規の行デコーダ自体の不良、例えば
MOSTQ3が破壊された場合、ワード線WLoおよ
びWLo+1にそれぞれ接続するリンクL1およびL2
をレーザで溶断し、ワード線駆動信号CR0および
CR1がワード線WLoおよびWLo+1に伝達されない
ようにして、不良ビツトからのデータの読み出
し／書き込みあるいは不良の行デコーダの選択が
行なわれないようにする。すなわち、この場合、
リンクL11，L17，L12，L18…L16，L22の各々の組
の内のどちらかをレーザで溶断して、前記第２図
ａの正規の行デコーダが選択される信号の組み合
せで予備デコーダのMOSTQ21〜Q32，Q34，Q35
およびQ37が活性化するようにする。このため、
正常な予備ワード線SWL1およびSWL2に置換す
ることができる。なお、不良ビツトが存在しない
場合にはこの予備行デコーダのMOSTQ21〜Q32
の出力であるノードN2ではこのMOSTQ21〜Q32
のどれか１つ以上が必ず導通し、接地電圧VSSに
放電するよう構成することにより、予備ワード線
SWL1およびSWL2が選択されることはない。
なお、前記の実施例ではサブデコーダを２つの
ワード線駆動信号CR0およびCR1で選択する場合
を示したが、４つのワード線駆動信号など任意の
数のワード線駆動信号で選択しても同様にできる
ことはもちろんである。また、前記の実施例では
行デコーダおよびワード線の不良救済について説
明したが、列デコーダおよびビツト線についても
同様に不良救済できることはもちろんである。ま
た、スタテイツクMOSメモリ、バイポーラメモ
リなど、サブデコード信号を有するメモリにも同
様に適用することができることはもちろんであ
る。
〔発明の効果〕
以上詳細に説明したように、この発明に係る半
導体記憶装置によればワード線に不良ビツトが存
在する場合はもちろんのこと、多重化されたデコ
ーダあるいは列デコーダ自体の不良を救済するこ
とができるので、冗長性による高い救済率が得ら
れる効果がある。
【図面の簡単な説明】
第１図ａおよび第１図ｂは従来の半導体記憶装
置の行デコーダおよび予備行デコーダを示す回路
図、第２図ａおよび第２図ｂはこの発明に係る半
導体記憶装置の一実施例を示す回路図である。 Q1〜Q15，Q21〜Q38…絶縁ゲート型電界効果ト
ランジスタ、L1〜L4，L11〜L22…リンク、RA0，
RA0〜RA6，6…アドレス信号、PRD…プリ
チヤージ信号、CRDI…分離信号、WLo〜WLo+3
…ワード線、CR0〜CR3…ワード線駆動信号、
SWL1およびSWL2…予備ワード線。なお、図中、
同一符号は同一または相当部分を示す。

Claims (1)

    【特許請求の範囲】
  1. １ メモリに正規デコーダと予備デコーダを設
    け、正規デコーダには、ソース又はドレインの一
    方が出力ノードに接続され、ゲートにアドレス信
    号を受ける複数の第1MOSトランジスタと、ソー
    ス又はドレインの一方が出力ノードに接続され、
    ゲートにプリチヤージ信号を受ける第2MOSトラ
    ンジスタと、ソース又はドレインの一方が出力ノ
    ードに接続され、ゲートの入力信号に応じて出力
    ノードの電位を伝達する複数の第3MOSトランジ
    スタと、第3MOSトランジスタと同数でそれぞれ
    に対して、ゲートが第3MOSトランジスタのソー
    ス又はドレインの他方に接続されると共に、ソー
    ス又はドレインの一方が溶断可能なリンクを介し
    てメモリセルの選択線に接続され他方に駆動信号
    を受ける複数の第4MOSトランジスタとを備え、
    予備デコーダには、ソース又はドレインの一方が
    溶断可能なリンクを介して出力ノードに接続さ
    れ、ゲートに相補関係のアドレス信号をそれぞれ
    受ける一対のMOSトランジスタから成る複数対
    の第5MOSトランジスタと、ソース又はドレイン
    の一方が出力ノードに接続され、ゲートにプリチ
    ヤージ信号を受ける第6MOSトランジスタと、ソ
    ース又はドレインの一方が出力ノードに接続さ
    れ、ゲートの入力信号に応じて出力ノードの電位
    を伝達する複数の第7MOSトランジスタと、第
    7MOSトランジスタと同数でそれぞれに対して、
    ゲートが第7MOSトランジスタのソース又はドレ
    インの他方に接続されると共に、ソース又はドレ
    インの一方が溶断可能なリンクを介してメモリセ
    ルの選択線に接続され他方に駆動信号を受ける複
    数の第8MOSトランジスタとを備えた半導体記憶
    装置。
JP58026458A 1983-02-17 1983-02-17 半導体記憶装置 Granted JPS59151398A (ja)

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JP58026458A JPS59151398A (ja) 1983-02-17 1983-02-17 半導体記憶装置
GB08403945A GB2138185B (en) 1983-02-17 1984-02-15 Semiconductor memory device
US06/581,000 US4641286A (en) 1983-02-17 1984-02-16 Auxiliary decoder for semiconductor memory device
DE19843405621 DE3405621A1 (de) 1983-02-17 1984-02-16 Halbleiter-speichereinrichtung

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JPS59151398A JPS59151398A (ja) 1984-08-29
JPH0156478B2 true JPH0156478B2 (ja) 1989-11-30

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ID=12194060

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US (1) US4641286A (ja)
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DE (1) DE3405621A1 (ja)
GB (1) GB2138185B (ja)

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