JPS60191500A - 冗長回路 - Google Patents

冗長回路

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Publication number
JPS60191500A
JPS60191500A JP59045102A JP4510284A JPS60191500A JP S60191500 A JPS60191500 A JP S60191500A JP 59045102 A JP59045102 A JP 59045102A JP 4510284 A JP4510284 A JP 4510284A JP S60191500 A JPS60191500 A JP S60191500A
Authority
JP
Japan
Prior art keywords
circuit
memory
fuse
delay
defective
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59045102A
Other languages
English (en)
Inventor
Munehiro Uratani
浦谷　宗宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
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Priority to GB8505764A priority patent/GB2156553B/en
Priority to DE19853508157 priority patent/DE3508157A1/de
Publication of JPS60191500A publication Critical patent/JPS60191500A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
    • G11C29/832—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption with disconnection of faulty elements

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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｉｉ術分野 本発明は半導体メモリ等に用いられる冗長回路に関する
ものである。
従来技術 第１図は従来方式の冗長回路の１例を示したものである
。
Ａｏ−Ａｉは行アドレス入力信号、ＮＡＮＤＯ〜ＮＡＮ
ＤＮ及びＳＤＯ，ＳＤｌはそれぞれ通常メモリ及び予備
メモリのデコード回路、ＷＯ−ＷＮ及びＳＷＯ，ＳＷＩ
はそれぞれ通常メモリ及び予備メモリのワード線を表わ
しでいる。
第２図はデコード回路ＳＤＯの内部を示したもので、Ｐ
ｋｏ−Ｐｋｎはヒユーズ１こよってプログラムされたＡ
ｉ／Ａｉ　（ｉ＝ｏ−ｎ）のどちらが一方の信号を通過
させる。また、ＰチャンネルとＮチャンネルＭＯ８）ラ
ンジスタを用いたトランス７アゲー）Ｇｌの対はアドレ
ス入力信号が変化する以前にＯＮＩ、でいるので、これ
らのトランジスタによるア１キルス入力信号の遅延はほ
とんどないと考えられる。
第１図において、Ｗ１ラインに欠陥があり、これを予備
メモリＳＷＩにおぎかえられるようにデコード回路ＳＤ
１のヒユーズをプログラムした場合について考える。第
３図はこの場合の各信号線のタイミングを示したもので
ある。Ｔｏ期間ではＷＯラインが選択され、その他のラ
インは非選択である。このと！ＤＳＥＬ信号はＨｉｇｈ
となっている。
次に、ＳＷＩが選択されるようにアドレス信号が変化す
ると、ＳＷ１’、ＷＯ’、Ｗｌ’は早く応答するが、Ｄ
ＳＥＬラインにはナントゲートＮＡＮＤＯ〜ＮＡＮＤＨ
の（Ｎ＋１）個分のゲート容量がっいているため、かな
りの遅延時間が予想される。
従って、Ｔ１期間で・はＳ”ｖＶ１’、　Ｗｌ’がＬＯ
Ｗとなり、このときクロックφＷをＩ−１ｉ　ｇｈにす
ると、インバ・−夕ＣＴＮＶＳＩとＣＴＮＶＩの出力が
とをにＨｉｇｈとな１）、２本のワード線ＳＷＩとＷｌ
が選択されてしよう。また、逆にワード線ＳＷＩがらＷ
ｌに選択が移るとぎでもＤＳＥＬラインの立上りが遅れ
るため、Ｗｌの選択が遅くなる。このようにＴＩ、Ｔ３
期間はアクセス時間にとって大きな損失となる。
澄明の目的 この発明は上述の欠点を除外、冗長回路におけるアクセ
ス時間の遅れを短かくでとる冗長回路を提供することを
目的とするものである。
犬施仰 以下にこの発明の一実施例を図面とともに説明する。第
１図、第２図の回路と同じものには同じ符号を付してい
る。
第４図において、通常メモリのラインＷＯ〜ＷＮにはそ
れぞれプルダウントランジスタＱＯないしＱｌ４が接続
され、これらのトランシ゛スタのデートはＶｃｃ電源に
接続されている。
また、通常メモリのラインＷＯ〜’ｖＶ　Ｎはヒユーズ
ＦＯ−ＦＮを介して、インバータＣＴＮＶＯ−ＣＩＮＶ
Ｎにそれぞれ接続されており、不良のメモリに対応する
ヒユーズをしゃ断することによって、そのメモリのライ
ンをインバータの出力から切り離せるようになっている
。
なお、プルダウントランジスタＱＯ−ＱＮのオン抵抗は
、ヒユーズが正常な場合でインバータの出力がＨｉｇｈ
となったとき１こはそのラインもＨｉｇｌ＋に保たれる
程度に天外い値に設定され、ヒユーズがしゃ断されたと
きは、そのメモリのラインはプルトランジスタによって
ＬＯＷとされるようになっている。
なお、第１図におけるＡＮＤデー）　Ａ　Ｎ　Ｄは除か
れでおり、したがって、デコーダー回路ＳＤＯ。
ＳＤＩの端子ＳＷＯ’、ＳＷＩ’はＮ　Ａ　Ｎ　Ｄデー
トＮ　Ａ　Ｎ　ＤＯ−Ｎ　Ａ　Ｎ　ＤＮとは無関係とさ
れている。
上記の構成にてなる回路において、Ｗ１ライン３− のメモリ領域に欠陥がある場合には、ヒユーズＦ１をメ
モリのテスト時にレーザ切断器等によって切断する。一
方、デコーダー回路ＳＤＩは前述と同様にプログラムす
る。この方法により、Ｗ１ラインはプルダウントランジ
スタＱ１によってＬＯＷｌ：され、永久に非選択となる
。
この場合、デコーダー回路ＳＤＩの出力によって、ＳＷ
Ｉ’ラインがＩ−ＯＷとなり、インバータＣＩＮＶＳＩ
の出力がＨｉｇｌ＋となり、補助メモリのラインＳＷＩ
が選択される。
また、この回路においては、従来の回路におけるような
りＳＥＬ信号による制御は行わないので、アドレス信号
に対するｓｗｏ’〜ＳＷＩ’とＷＯ゛〜ＷＮ’の応答速
度もほとんど等しくなるため、第３図に示したＴｌ、Ｔ
３期間のようなアクセスの遅れの損失が生じない。また
、一般にヒユーズＦＯ〜ＦＮの抵抗は小さいため、ライ
ンＷＯ−ＷＮの遅延にはほとんど影響を及ぼさない。
１処例効釆 以上詳述したように、この発明は集積回路技術４− に用いられる、不良回路を健全な回路に置換させる冗長
回路において、ヒユーズによって不良回路を切り離すよ
うにしたから、従来の回路におけるアクセスタイムの遅
れや、その遅れに起因して複数の回路が同時に選択され
るという欠点は解消し、高速で信号処理を行もことので
終る冗長回路を提供でトる。
なお、この発明は非同期式の回路にも適用できる。
【図面の簡単な説明】
第１図は従来の冗長回路の一例を示す回路図、第２図は
第１図の回路に用いられるデコーダー回路の一例を示す
回路図、第３図は第１図の回路の要部の波形図、第４図
はこの発明の一実施例示す回路図である。 ５ｒ）１．　ＳＤ２・・・・・・デコーダー回路、ＳＷ
Ｏ，ＳＷＩ・・・・・・予備メモリの選択ライン、ｗｏ
、　ｗｌ、・・・ＷＮ・・・・・・通常メモリの選択ラ
イン、ＦＯ，Ｆｌ、・・・ＦＮ・・・・・・ヒユーズ、
ＱＯ，Ｑｌ、・・・ＱＮ・・団・プルダウントランジス
タ、手続補正書（帥） 昭和５９年４月１１日 昭和５９年特許願第　０４５１０２　号２発明の名称 冗長回路 ３補正をする者 事件との関係　特許出願人 住所　大阪府大阪市阿倍野区長池町２２番２２号名称　
（５０４）　シャープ株式会社 代表者　佐　伯　旭 ４代理人 ７、補正の内容 （１）明細書第３頁６行目〜７行目に「Ｗｌに」とある
をｌ”ＷＯに１に訂正。 （２）同第３頁８行目の「Ｗｌｌを「ＷＯ」に訂正。 ２−

Claims (1)

    【特許請求の範囲】
  1. （１）通常使用される回路素子の各選択ラインにヒユー
    ズとプルダウントランジスタとを設けたことを特徴とす
    る冗長回路。
JP59045102A 1984-03-08 1984-03-08 冗長回路 Pending JPS60191500A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP59045102A JPS60191500A (ja) 1984-03-08 1984-03-08 冗長回路
GB8505764A GB2156553B (en) 1984-03-08 1985-03-06 Semiconductor memory redundancy circuit
DE19853508157 DE3508157A1 (de) 1984-03-08 1985-03-07 Redundanzschaltung fuer einen halbleiterspeicher

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59045102A JPS60191500A (ja) 1984-03-08 1984-03-08 冗長回路

Publications (1)

Publication Number Publication Date
JPS60191500A true JPS60191500A (ja) 1985-09-28

Family

ID=12709923

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59045102A Pending JPS60191500A (ja) 1984-03-08 1984-03-08 冗長回路

Country Status (3)

Country Link
JP (1) JPS60191500A (ja)
DE (1) DE3508157A1 (ja)
GB (1) GB2156553B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
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JPS63168900A (ja) * 1987-01-06 1988-07-12 Toshiba Corp 半導体記憶装置

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Publication number Publication date
GB8505764D0 (en) 1985-04-11
GB2156553B (en) 1988-04-20
DE3508157A1 (de) 1985-09-19
DE3508157C2 (ja) 1988-04-28
GB2156553A (en) 1985-10-09

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