JPH07153295A

JPH07153295A - 冗長ラインデコーダマスタイネーブル回路及び方法

Info

Publication number: JPH07153295A
Application number: JP6236334A
Authority: JP
Inventors: David Mcclure; マククルーアデイビッド
Original assignee: SGS Thomson Microelectronics Inc
Current assignee: STMicroelectronics lnc USA
Priority date: 1993-09-30
Filing date: 1994-09-30
Publication date: 1995-06-16
Also published as: EP0646866A3; EP0646866A2; US5568061A

Abstract

(57)【要約】【目的】冗長デコーダイネーブル遅延とデコーダイネ
ーブル遅延とを一致させながら複数個のイネーブル信号
入力を受取ることの可能なマスタイネーブル回路を提供
する。【構成】マスタイネーブル回路は、ハード的にコード
化されるマスタヒューズと、ドライバトランジスタと、
マルチ入力論理ゲートとを有している。マスタヒューズ
が焼切されると、ドライバ出力は強制的にイネーブル状
態となる。論理ゲートによって適切な選択信号が受取ら
れると、デコーダがイネーブル即ち動作可能状態とされ
て、冗長ライン選択時間と正規のライン選択時間との間
に不一致を発生させることなしに、冗長行を選択するこ
とを可能とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、大略、半導体メモリア
レイにおける冗長ラインデコード技術に関するものであ
って、更に詳細には、冗長デコーダマスタイネーブル回
路に関するものである。更に詳細には、本発明は、複数
個のイネーブル信号入力を可能とさせる冗長デコーダマ
スタイネーブル回路に関するものである。

【０００２】

【従来の技術】最近のＶＬＳＩ半導体メモリは、通常、
６４Ｋｂ乃至４Ｍｂの範囲の寸法を有している。ＳＲＡ
Ｍ及びＤＲＡＭ半導体メモリにおける処理上の欠陥は、
このような大規模メモリアレイにおける処理歩留まりを
著しく減少させる場合がある。メモリチップの処理歩留
まりを改善するために、種々のエラー補正方法が提案さ
れている。例えば、電気的即ち「ソフト」エラー補正技
術が提案されており、その場合には、ソフトウェアが物
理的な欠陥を補正する。又、「ハード」エラー補正技術
があり、その場合には、欠陥性の回路要素はチップ内に
含まれる冗長要素によって置換される。ソフトエラー補
正技術又はハードエラー補正技術を使用することによっ
て、製造コストを低下させることが可能であり、且つ既
存のウエハ製造ライン又は新たな処理技術において新し
い製品を早期に導入させることが可能である。

【０００３】メモリチップ上での「ハード」エラー補正
を行なうことによる歩留まりの向上は、通常、メモリア
レイ内に冗長の行及び列を設けることによって行なわれ
る。数個の行又は列によってメモリ回路の歩留まりを著
しく向上させることが可能である。何故ならば、多くの
装置は、単一の行又は列内においての単一のビット障害
又はいくつかの障害が発生する場合に欠陥製品として拒
否されるからである。これらの冗長行又は列は、ウエハ
処理の後の電気的テストにおいて識別された欠陥性の行
又は列を置換させるためにメモリ構成に付加させること
が可能である。第一に、欠陥性の行又は列をアレイから
切断させる。このことは３つの方法のうちの１つによっ
て行なわれる。即ち、電流によって焼切されるヒュー
ズ、レーザによって焼切されるヒューズ、レーザによっ
てアニールされる抵抗接続部である。次いで、冗長行又
は列がイネーブル即ち動作可能状態とされ、且つ欠陥性
の行又は列のアドレスでプログラムされる。

【０００４】冗長ラインが置換すべきラインから著しい
距離離れている場合、又は冗長ラインに対する回路経路
が付加的な装置を有している場合には、メモリアレイに
おいて冗長ラインを設けることはチップの速度に悪影響
を与える場合がある。信号経路長さを減少させるため、
置換すべき位置近くのアレイのブロック内に冗長要素を
位置させることが通常試みられる。又、冗長ラインをイ
ネーブル即ち動作可能状態とさせるためには、例えば
「チップイネーブル」又は「左／右行アドレス」等の付
加的な信号が必要とされる。これらの付加的な信号は、
付加的な論理装置を信号経路内に配置させることを必要
とするか、又は既存の論理装置上のファンインを増加さ
せることを必要とする。これらのオプションは、両方と
も、信号経路内に付加的な遅延を導入させる。このこと
は、冗長ラインを介しての信号経路遅延時間と非冗長行
又は列を介しての信号経路遅延時間との間に不一致を発
生させる。その結果メモリの速度が低下される。

【０００５】

【発明が解決しようとする課題】本発明は、上述した如
き従来技術の欠点を解消し、ライン選択信号経路内に伝
播遅延を導入することなしに複数個のイネーブル信号入
力を可能とする冗長ラインイネーブル回路を提供するこ
とを目的とする。このような回路は、メモリチップの速
度を低下させることなしに、「ハード」エラー補正によ
って歩留まりを向上させることを可能とする。

【０００６】

【課題を解決するための手段】本発明によれば、冗長行
又は列が欠陥性の行又は列を置換することを可能とする
冗長デコーダにおいて、冗長デコーダイネーブル遅延を
デコーダイネーブル遅延と一致させた状態で、複数個の
イネーブル信号入力を受取るマスタイネーブル回路が提
供される。マスタイネーブル回路はハード的に高度化さ
れたマスタヒューズと、ドライバトランジスタと、マル
チ入力論理ゲートとを有している。マスタヒューズが焼
切されると、ドライバ出力は強制的にイネーブル状態と
される。次いで、論理ゲートによって適切な選択信号が
受取られると、デコーダがイネーブル即ち動作可能状態
とされて、冗長ライン選択時間と正規のライン選択時間
との不一致を発生することなしに、冗長行を選択するこ
とを可能とする。

【０００７】

【実施例】図１を参照すると、冗長行及びそれらの対応
するデコーダを具備する半導体メモリアレイの概略ブロ
ック図が示されている。ウエハ処理の後の電気的テスト
段階において識別されたアレイ１６内の欠陥性セルを置
換させるために、冗長行１２内の１つの冗長行をメモリ
構成へ付加させることが可能である。冗長ラインデコー
ダ１０は、ある冗長行１２をイネーブル即ち動作可能状
態とさせ且つ該冗長行に対してそれらが応答すべきアド
レスを割当てるために、選択したヒューズを焼切するこ
とによって冗長ラインデコーダ１０をプログラムする。
デコーダ１４及び冗長デコーダ１０へ送給されるアドレ
スが冗長行に割当てられたアドレスに対応する場合に
は、冗長デコーダ１０が冗長行１２に対して行選択信号
を送給する。デコード回路１４は、冗長行へ割当てられ
たアドレスに対して応答しないようにプログラムされ
る。センスアンプ１８は、選択された冗長行の各列を読
取る。

【０００８】図２は単一の冗長行に対して従来技術にお
いて使用されている冗長行デコーダの概略図を示してい
る。冗長行がディスエーブル即ち動作不能状態とされる
と、マスタヒューズ２０が高電圧信号Ｖｃｃを反転増幅
器２２へ供給し、イネーブル回路２８からの低イネーブ
ル信号出力及び反転増幅器２６からの高補元（即ち、相
補的）イネーブル信号を発生させる。これによって、パ
スゲート３６，３８，４０，４２がターンオフされる。
同様に、図２に示される如く、これらのパスゲートと並
列接続されている全てのパスゲートがターンオフされ
る。又、反転用増幅器２６はプルダウントランジスタ３
０をターンオンさせる。ＮＡＮＤゲート３２の入力は低
状態に保持され、この場合には、接地状態に設定され、
且つ高状態の値がＮＤＯＵＴにおいてＮＡＮＤゲート３
２から出力される。高状態のＮＤＯＵＴ入力がＮＯＲゲ
ート３４へ入力されると、いずれかの冗長行選択信号が
冗長デコーダから出力されることを阻止する。

【０００９】冗長行をイネーブル即ち動作可能状態とさ
せるために冗長ラインデコーダをプログラミングするこ
とによって、冗長行がウエハ電気的テストにおいて選択
される。マスタヒューズ２０が焼切され、それによって
パスゲート３６及び３８を包含する全てのパスゲートが
ターンオンされ、且つＮチャンネルプルダウントランジ
スタ３０がターンオフされ、それによって冗長行デコー
ダがアドレスを受取ることを可能とさせる。反転用増幅
器２２及びトランジスタ２４のドレイン端子へ入力され
ていた電圧Ｖ_ccが本回路から切断される。その結果発生
するインバータ２２の高出力がトランジスタ２４のゲー
トをターンオンさせ、インバータ２２の出力を高状態に
ロックする。インバータ２２及び反転用増幅器２６は、
ドライバとして作用し、夫々、マスタイネーブル信号Ｅ
Ｎ及びマスタイネーブル信号の補元（即ち、相補的マス
タイネーブル信号）ＥＮ＿ＢＡＲを供給する。該イネー
ブル信号はＮＭＯＳパスゲートトランジスタ３６のゲー
ト端子へ印加され、且つ相補的マスタイネーブル信号Ｅ
Ｎ＿ＢＡＲはＰＭＯＳパスゲートトランジスタ３８のゲ
ート端子へ印加されて、アドレス信号ＡＵＬＴが該トラ
ンジスタ対を介して通過することを許容する。反転用増
幅器２６の低出力はプルダウントランジスタ３０をター
ンオフさせ、且つ、後に説明する如く、アドレス信号Ａ
ＵＬｔ又は相補的アドレス信号ＡＵＬｃのいずれかがヒ
ューズ４６又はヒューズ４４を介してＮＡＮＤゲート３
２へ通過することを許容する。同様に、図２に示した如
く、複数個のパスゲートが複数個のアドレス信号がＮＡ
ＮＤゲート入力端子へ通過することを許容する。

【００１０】本デコーダは、以下の如くにして、特定の
割当てられた行アドレスに対して応答すべくプログラム
される。割当てられた行アドレスは、通常、４ビット、
８ビット、又は１６ビットのグループに二進数ビットの
シーケンスから構成される。図２の冗長ラインデコーダ
の場合には、これらのビットのうちの１つが信号ＡＵＬ
ｔとしてトランジスタ対３６及び３８へ送給される。そ
のアドレスビットの補元即ち相補的なビットが信号ＡＵ
Ｌｃとしてトランジスタ４０及び４２へ入力される。本
デコーダをこのアドレスビット（高ＡＬＵｔ）に対して
二進数１を有する割当てられたアドレスでプログラムす
るためには、ヒューズ４４を焼切して相補的な信号ＡＵ
Ｌｃを切断させる。従って、アドレスビットＡＵＬｔは
直接ＮＡＮＤゲート３２へ接続される。選択されたアド
レスに対するアドレスビットにおいて論理０が必要とさ
れる場合には、相補的信号ＡＬＵｃをＮＡＮＤゲート３
２へ直接接続させるために、ヒューズ４４の代わりにヒ
ューズ４６を焼切する。同様に、プログラムされるアド
レスにおける各アドレスビットに対して二進数０又は二
進数１を夫々プログラムするために、「真」ラインに沿
って又は「相補的」ラインに沿ってヒューズを焼切す
る。プログラムされたアドレスが冗長ラインデコーダへ
送られる場合には、ＮＡＮＤゲート３２の全ての入力が
加算され、低状態信号ＮＤＯＵＴが発生され、適切にア
ドレスされた行であることを表わす。

【００１１】適切なるアドレスに加えて、通常の半導体
メモリ構成では、メモリアレイ内の１つの行又は列を適
切にイネーブルさせるために付加的な信号を必要とす
る。図２において、これらの信号はＬＲＳＥＬ（左／右
行アドレス）及びＲＣＥ（チップイネーブル制御）とし
て示されており、これらの信号は、アドレス信号ＮＤＯ
ＵＴと共に、ＮＯＲゲート３４へ入力される。これらの
信号が適切に選択された行又は列であることを表わす場
合には、ＮＯＲゲート３４は論理高冗長選択信号ＲＤＳ
ＥＬを出力し、その信号は該行又は列をイネーブル即ち
動作可能状態とさせる。

【００１２】デコーダ選択信号経路においてこのような
付加的な論理ゲートを設けることの必要性は、選択信号
の伝播において付加的な遅延を発生し、それはアレイ１
６内の冗長でない行に対するデコーダ１４に対しては存
在していない。このような伝播における不一致は、冗長
行を選択する場合に遅延を発生し、従って、全体的なメ
モリ速度が低下される。

【００１３】付加的な論理ゲートに対する必要性を取除
く別の構成は、ＮＡＮＤゲート３２への入力のファンイ
ンを増加させて、該付加的な選択信号を包含させること
である。然しながら、このような構成ではＮＡＮＤゲー
トに対するファンインを過剰なものとさせ、且つＮＡＮ
Ｄゲートを介しての信号伝播を不当に遅滞化させる。こ
のことは、該ゲートを実現するために必要とされる直列
トランジスタのスタック即ち積層体が過剰になることが
部分的な原因である。このような遅延は通常の経路遅延
との間で不一致を発生し、メモリアレイ速度を低下させ
る。

【００１４】次に、図３を参照すると、本発明の一実施
例に基づいて構成された冗長ラインデコーダの概略図が
示されている。この好適実施例は冗長行デコーダを示す
ものであるが、当業者にとって明らかな如く、このデコ
ーダは冗長列デコーダとして動作することも可能であ
る。

【００１５】冗長行のイネーブル動作即ち動作可能状態
とする動作は、冗長ラインデコーダ内のマスタイネーブ
ル回路４８内において行なわれる。マスタヒューズ５
０、反転用増幅器５２、トランジスタ５４が動作して冗
長行をメモリチップ内にハード的にコード化させる。イ
ネーブル状態即ち動作可能状態は、ヒューズ５０を焼切
することによって該回路内においてハード的にコード化
される。増幅器５２の出力が高状態へシフトし、且つト
ランジスタ５４がターンオンし、インバータ５２への入
力を低状態へロックする。マスタイネーブル回路４８の
出力はＮＡＮＤゲート５６及び反転用増幅器５８から構
成されている。イネーブル状態が設定された後に、ＮＡ
ＮＤゲート５６がイネーブル即ち動作可能状態とされ、
従って、付加的なイネーブル又は例えばＲＣＥ又はＬＲ
ＳＥＬ等の選択信号が受取られると、ＮＡＮＤゲート５
６は低信号を出力し、且つ反転用増幅器５８が高状態へ
設定される。その結果、全てのパスゲート６０がターン
オンされ、且つ全てのプルダウントランジスタ６２がタ
ーンオフされる。従って、この状態において、本デコー
ダはアドレス信号ＡＯｃ乃至ＡＵＬｔを受取ることが可
能である。プログラムされているアドレスが受取られる
と、本デコーダは冗長行選択信号ＲＥＳＥＬをＮＡＮＤ
ゲート６４から冗長行へ出力させる。図示した実施例で
はＮＡＮＤゲート６４を示しているが、使用されるゲー
トは異なる極性の装置とすることが可能であり、又メモ
リアレイアドレス動作の回路構成に依存して全く異なる
論理ゲートとすることも可能である。

【００１６】冗長行がディスエーブル即ち動作不能状態
とされる場合には、マスタヒューズ５０は不変の状態に
維持される。Ｖ_ccによって反転用増幅器５２の出力は低
状態に維持され、ＮＡＮＤゲート５６の出力は高状態に
ロックされ、従ってパスゲート６０がターンオフされ且
つプルダウントランジスタ６２がターンオンされる。本
発明の冗長ラインデコーダマスタイネーブルは、マスタ
ヒューズを焼切し且つ冗長行を選択するために付加的な
信号を入力することによってイネーブル状態をハード的
にコード化することを可能とし、デコーダアドレス信号
経路内に付加的な論理ゲートを設けることの必要性を取
除くと共に、既存の論理ゲート上のファンインを増加す
ることの必要性を取除いている。このような構成は、冗
長デコーダ選択信号遅延と正規のデコーダ選択信号遅延
とを一致させることを可能とすることにより、エラー補
正型メモリアレイの速度を向上させている。冗長マスタ
イネーブル回路内にマスタヒューズと付加的なイネーブ
ル信号入力の両方を配置させることにより、冗長ライン
デコーダ構成内においてより効率的に信号の論理的組合
わせを行なうことを可能としている。

【００１７】当業者にとって明らかな如く、デコーダ入
力するアドレス信号のタイプ、又は好適実施例において
説明したデコーダをプログラミングする方法はこれらの
特定のタイプの信号又は方法に制限されるべきものでは
ない。例えば、パスゲート６０への入力信号はメモリア
レイの前の段階におけるアドレス処理において処理され
ている予めデコードされたアドレス信号とすることも可
能である。予めデコードされた信号を使用してこのタイ
プのデコーダを構成するためのプログラミング手順は、
ヒューズ６１を焼切するために異なるプロトコルを必要
とする場合がある。更に、好適実施例において説明した
マスタイネーブル回路は冗長デコーダ内において使用さ
れていたものであるが、当業者にとって明らかな如く、
このマスタイネーブルは多様なデコーダ回路において使
用することが可能であり、又他の電子装置用のイネーブ
ル回路として使用することも可能である。

【００１８】以上、本発明の具体的実施の態様について
説明したが、本発明は、これら具体例にのみ限定される
べきものではなく、本発明の技術的範囲を逸脱すること
なしに種々の変形が可能であることは勿論である。

【図面の簡単な説明】

【図１】本発明の一実施例に基づいて構成された冗長
デコーダマスタイネーブルを含む冗長行デコーダ及び冗
長行を含む半導体メモリアレイを示したブロック図。

【図２】従来技術において使用されている冗長ライン
デコーダを示した概略図。

【図３】本発明の好適実施例に基づいて構成された冗
長ラインデコーダを示した概略図。

【符号の説明】

１０冗長ラインデコーダ１２冗長行１４デコーダ１６アレイ１８センスアンプ４８マスタイネーブル回路５０マスタヒューズ５２反転用増幅器５４トランジスタ５６ＮＡＮＤゲート５８反転用増幅器６０パスゲート６２プルダウントランジスタ６４ＮＡＮＤゲート

Claims

【特許請求の範囲】

【請求項１】冗長ラインデコーダをイネーブルさせる
マスタイネーブル回路において、（ａ）イネーブル状態を設定するためのプログラマブル
回路が設けられており、（ｂ）デコーダイネーブル信号を発生させるために前記
イネーブル状態を少なくとも１つの付加的なイネーブル
信号と結合させる出力回路が設けられており、前記イネ
ーブル状態と前記付加的なイネーブル信号とがイネーブ
ル値を有する場合に、前記デコーダイネーブル信号がデ
コーダをイネーブルさせることを特徴とするマスタイネ
ーブル回路。
【請求項２】請求項１において、前記出力回路が論理
ゲートを有しており、前記論理ゲートへの入力は前記プ
ログラマブル回路において設定されたイネーブル状態及
び前記付加的なイネーブル信号であり、前記論理ゲート
は、その入力がイネーブルされたデコーダを表わす場合
に、デコーダをイネーブルさせるイネーブル信号を出力
することを特徴とするマスタイネーブル回路。
【請求項３】請求項２において、前記論理ゲートがＮ
ＡＮＤゲートを有していることを特徴とするマスタイネ
ーブル回路。
【請求項４】請求項２において、前記論理ゲートの出
力へ接続して反転用増幅器が設けられており、前記論理
ゲート出力及びその補元の両方が本マスタイネーブル回
路から出力させることが可能であることを特徴とするマ
スタイネーブル回路。
【請求項５】請求項１において、前記プログラマブル
回路が、第一端部と第二端部とを具備しており前記第一
端部が高電圧電源へ接続しているヒューズと、低電圧電
源へ接続した第一端子と前記ヒューズの第二端部へ接続
した第二端子とゲート端子とを具備するＭＯＳＦＥＴ
と、前記第二端子へ接続した入力と前記ゲート端子へ接
続した出力とを具備しておりその出力が前記プログラマ
ブル回路の出力として作用する反転用増幅器とを有する
ことを特徴とするマスタイネーブル回路。
【請求項６】請求項５において、前記出力回路が論理
ゲートを有しており、該論理ゲートへの入力は前記反転
用増幅器からの出力及び少なくとも１個の付加的なイネ
ーブル信号であり、前記論理ゲートは、その入力がイネ
ーブルされたデコーダを表わす場合に、デコーダをイネ
ーブルさせるイネーブル信号を出力することを特徴とす
るマスタイネーブル回路。
【請求項７】冗長ラインデコーダにおいて、本デコーダをイネーブルさせるためのマスタイネーブル
回路が設けられており、前記マスタイネーブル回路はプ
ログラムされたイネーブル信号と少なくとも１つの付加
的なイネーブル信号とが予め選択した値をとる場合にデ
コーダをイネーブルさせるイネーブル信号を出力し、前記デコーダイネーブル信号に応答してアドレス信号を
送信することを許容するパスゲート手段が設けられてお
り、前記デコーダイネーブル信号に応答して本デコーダをデ
ィスエーブル状態にロックする手段が設けられており、前記パスゲート手段及び前記ロック手段に接続してデコ
ード回路が設けられており、アドレスでプログラムされ
ているデコーダ回路が、前記プログラムされているアド
レスを受取った場合に、冗長ライン選択信号を発生する
ことを特徴とする冗長ラインデコーダ。
【請求項８】請求項７において、前記マスタイネーブ
ル回路が、電源へ接続したマスタヒューズと、前記マス
タヒューズへ接続した第一端子及び第二電源へ接続した
第二端子を具備するＭＯＳＦＥＴと、前記第二端子へ接
続した入力及び前記ゲート端子へ接続した出力を具備す
る反転用増幅器と、複数個の付加的なイネーブル信号及
び前記反転用増幅器からの出力を入力として受取るＮＡ
ＮＤゲートとを有することを特徴とする冗長ラインデコ
ーダ。
【請求項９】請求項７において、前記パスゲート手段
が前記アドレス信号と前記デコード回路との間に接続し
た複数個のトランジスタを有しており、前記トランジス
タがデコーダイネーブル信号によって制御されることを
特徴とする冗長ラインデコーダ。
【請求項１０】請求項７において、前記パスゲート手
段が前記アドレス信号と前記デコード回路との間に接続
した複数個のＰＭＯＳトランジスタ及びＮＭＯＳトラン
ジスタを有しており、前記ＰＭＯＳトランジスタがデコ
ーダイネーブル信号によって制御され且つ前記ＮＭＯＳ
トランジスタが前記デコーダイネーブル信号の補元によ
って制御されることを特徴とする冗長ラインデコーダ。
【請求項１１】請求項７において、前記ロック手段が
前記デコード回路と電圧との間に接続した複数個のトラ
ンジスタを有しており、前記トランジスタがデコーダイ
ネーブル信号によって制御されることを特徴とする冗長
ラインデコーダ。
【請求項１２】請求項１１において、前記電圧が接地
電圧であることを特徴とする冗長ラインデコーダ。
【請求項１３】請求項７において、前記デコード回路
が、前記プログラムされたアドレスに対応するアドレス
信号の選択を介してアドレスでプログラムされる手段
と、前記選択したアドレス信号の入力を有しており出力
が冗長ライン選択信号である論理ゲートとを有すること
を特徴とする冗長ラインデコーダ。
【請求項１４】請求項１３において、前記プログラム
される手段が、前記アドレス信号の各々と直列に接続し
たヒューズを有することを特徴とする冗長ラインデコー
ダ。
【請求項１５】請求項１３において、前記プログラム
されたアドレスに対応してアドレス信号及び相補的アド
レス信号を選択する手段が設けられていることを特徴と
する冗長ラインデコーダ。
【請求項１６】請求項１３において、前記プログラム
されたアドレスに対応して予めデコードした信号を選択
する手段が設けられていることを特徴とする冗長ライン
デコーダ。
【請求項１７】冗長デコーダをイネーブルさせる方法
において、ヒューズが焼切されているか否かに依存してプログラム
されたイネーブル信号を発生し、マスタイネーブル信号を発生するためにプログラムされ
たイネーブル信号を少なくとも１個の付加的なイネーブ
ル信号と結合させる、上記各ステップを有することを特
徴とする方法。
【請求項１８】請求項１７において、前記結合するス
テップが論理ゲートによって実施されることを特徴とす
る方法。
【請求項１９】請求項１７において、前記付加的なイ
ネーブル信号がチップイネーブル制御信号及び左／右行
アドレス信号であることを特徴とする方法。