KR0167678B1

KR0167678B1 - 컬럼 리던던시 회로를 가지는 반도체 메모리 장치

Info

Publication number: KR0167678B1
Application number: KR1019950025987A
Authority: KR
Inventors: 이승훈
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1995-08-22
Filing date: 1995-08-22
Publication date: 1999-02-01
Also published as: KR970012781A; JPH09120695A; US5742547A

Abstract

블럭 단위로 분할된 메모리 블럭을 갖는 메모리셀 어레이내의 컬럼측에 발생된 결함 메모리셀을 스페어 셀로 구제하기 위한 컬럼 리던던시 회로에 관한 것으로, 특히 하나의 컬럼선택라인으로서 다수의 메모리 블럭의 컬럼라인의 결함을 리페어하는 리던던시 회로의 구성을 제공한다. 상기의 리던던시 회로는 적어도 하나 이상의 노말 메모리셀과 스페어 메모리셀을 각각 가지는 메모리 블럭들로 구성되는 메모리셀 어레이와, 로우 어드레스 신호의 입력을 디코딩하여 상기 다수의 메모리 블럭중 하나를 선택하는 블럭선택신호 및 상기 선택된 메모리 블럭내의 워드라인을 선택하는 로우 디코더와, 컬럼 어드레스 신호들을 디코딩하여 상기 선택된 메모리 블럭의 노말 메모리셀의 컬럼라인을 선택하는 노말 컬럼 디코더와, 상기 메모리셀 어레이내 결함 메모리셀의 컬럼 어드레스를 프로그램하는 다수의 퓨즈를 가지고 다수의 메모리 블럭의 컬럼측으로 신장된 컬럼라인에 접속되며 상기 블럭선택신호와 프로그램된 결함 컬럼 어드레스 신호의 입력에 응답하여 해당 메모리 블럭의 결함 컬럼라인을 상기 해당 메모리 블럭내의 스페어 메모리셀의 컬럼라인으로 리페어 하는 스페어 컬럼 디코더로 구성된다.

Description

컬럼 리던던시 회로를 가지는 반도체 메모리 장치

제1도는 종래 기술에 의한 스페어 컬럼 대체 방법을 보여 주는 블럭도.

제2도는 종래 기술에 의한 컬럼 리던던시 회로를 보여 주는 회로도.

제3도는 제2도에 따른 동작을 보여 주는 동작 파형도.

제4도는 본 발명에 따른 스페어 컬럼 대체 방법을 보여 주는 블럭도.

제5도는 본 발명에 따른 컬럼 리던던시 회로를 보여 주는 회로도.

본 발명은 복수개의 메모리셀 어레이(array)와 데이타 입출력선을 가지는 반도체 메모리에 관한 것으로, 특히 메모리셀 어레이내의 컬럼측에 발생된 결함 메모리셀을 스페어 셀로 구제하기 위한 컬럼 리던던시 회로에 관한 것이다.

메모리의 집적도가 증가하면서 리던던시(redundancy) 회로는 칩의 제조 비용을 절감하기 위하여 일반적으로 사용되고 있다. 스페어(spare) 메모리셀은 정상적(regular) 메모리셀과 분리되어 있고, 웨이퍼 테스트 결과 정상적 메모리셀에 결함(defective)이 발견되면 이 결함 메모리셀을 노말 메모리셀 어레이에서 분리하고 스페어 메모리셀내의 스페어 셀로 대체하게 된다. 스페어 메모리셀로 대체하기 위하여 통상의 메모리는 로우(row) 스페어 메모리셀과 컬럼(colum) 스페어 메모리셀 및 상기 로우 스페어 메모리셀을 활성화시키는 로우 리던던시 회로와 상기 컬럼 스페어 메모리셀을 활성화시키는 컬럼 리던던시 회로를 가진다.

상기와 같은 리던던시 회로는 결함 로우 또는 결함 컬럼의 메모리 어드레스 신호가 입력되면 이 어드레스 신호에 의한 노말 메모리셀이 선택되지 않고 스페어 로우 또는 컬럼이 선택되도록 구성된다. 즉, 이러한 리던던시 회로는 메모리의 집적도가 증가되더라도 결함 메모리셀을 지정하는 어드레스 신호가 입력시 상기 입력되는 어드레스 신호에 대응하는 노말 메모리셀이 선택되지 않고 스페어 로우 혹은 스페어 컬럼의 메모리셀이 선택되도록 구성된다. 그런데 메모리의 집적도가 증가함에 따라서 결함 메모리셀의 발생 확률도 증가하게 되어 이에 따른 스페어 로우와 컬럼의 갯수도 증가하게 되어 결과적으로 칩 면적이 증가를 초래한다. 그래서 반도체 기술분야에서는 최소한의 스페어 로우 또는 컬럼을 이용하여 최대의 결함 셀을 구제(repair)하여 구제 효율을 높이는 기술이 끊임없이 연구되어 왔다.

제1도는 종래 기술에 의한 컬럼 구제(repair)의 방법을 설명하기 위한 도면이다. 이러한 컬럼 구제 방법의 일예로서는 발명가 서승모에 의해 발명되어 본원 출원인에게 특허된 미합중국 특허 제4,829,480호에 개시된 씨모오스 다이나믹 랜덤 억세스 메모리의 컬럼 리던던시 회로(Colummredundancy circuit for CMOS dynamic random access memory)가 있다. 여기서 제1도에 도시된 참조 부호 MA는 적어도 2개 이상의 메모리 블럭(MBi : 여기서 i는 자연수로서 0,1,2,3)을 가지며, 각 메모리 블럭 MBi은 하나의 로우(row) 디코더와 하나의 컬럼 디코더를 공유하고 각각의 메모리 블럭 MBi은 로우 디코더에 의하여 선택되는 반도체 메모리에서의 컬럼 리던던시 구성을 보여주는 블럭도이다. 상기 제1도는 컬럼 리던던시 회로의 동작을 용이하게 이해 시키기 위하여 메모리 블럭 MBi을 4개로 구분하는 경우를 예로서 나타낸 것이다. 상기 메모리 블럭 MB0~MB3 은 메모리셀 어레이 MA내의 워드라인(word line)을 선택하기 위하여 로우 디코더에 공급되는 어드레스 신호를 제외한 나머지 로우 어드레스 신호중에서 2개의 어드레스 신호에 의해 선택된다. 예컨대 최상위 비트(MSB)와 바로 아래 비트(MSB-1)를 디코우딩하여 선택하고, 컬럼라인은 8개 컬럼 어드레스 신호(CA1~CA8)를 디코우딩하는 컬럼 디코더에 의하여 선택한다고 가정하에 그려진 것임에 유의 하여야 한다.

상기 제1도의 각 메모리 블럭 MBi 는 노말셀들을 적어도 하나 이상 가지는 노말 메모리 블럭 BLKi과 스페어셀을 적어도 하나 이상 가지는 스페어 메모리 블럭 SBLKi으로 나뉘어진다. 그리고, 컬럼 디코더는 노말 메모리 블럭 BLKi내의 컬러라인 CLi을 선택하는 컬럼선택라인 CSLi을 활성화하는 노말 컬럼 디코더 NCD와, 스페어 메모리 블럭 SBLKi내의 스페어셀의 스페어 컬럼라인 SCLi을 선택하는 스페어 컬럼선택라인 SCSLi을 활성화하는 스페어 컬럼 디코더 SCD로 구성된다. 여기서, 상기 컬럼선택라인 CSLi은 다수의 노말 메모리 블럭 BLKi들내의 컬럼방향(도면에서는 가로방향으로 신장되어 있음)에 위치된 메모리셀 어레이를 공유하고 있으며, 스페어 컬럼 디코더 SCD도 또한 같다. 따라서, 상기 노말 컬럼 디코더 NCD는 외부의 컬럼 어드레스 신호 CAi을 디코딩하여 다수의 노말 메모리 블럭 BLKi에 공통으로 접속된 컬럼라인 CL에 접속된 컬럼선택라인 CSLi을 선택하게 된다. 이렇게 동작되는 노말 컬럼 디코더 NCD는 통상의 반도체 메모리 장치에 사용되는 것과 동일하다. 그리고, 스페어 컬럼 디코더 SCD는 스페어 컬럼 디코더 SCD의 동작을 인에이블하는 메인퓨즈와 결함 어드레스를 프로그램밍하는 다수의 프로그램밍 퓨즈를 포함하며, 상기 퓨즈들에 의해 프로그램된 결함 어드레스가 입력시에 다수의 스페어 메모리 블럭 SBLKi으로 신장된 스페어 컬럼라인 SCLi에 접속된 스페어 컬럼 라인 SCLi를 선택하는 스페어 컬럼 선택 라인 SCSLi를 활성화 시킨다.

상기 제1도와 같이 메모리 블럭 BLKO~BLK3을 제1도와 같이 배치하려는 경우에 있어서, 각 노말 메모리 블럭 BLKO~BLK3들의 서로 다른 위치에 하나의 컬럼 라인들에 결함(defective)이 발생하였다고 가정하면(결함이 발생된 컬럼라인은 제1도의 DCL들로 표기), 상기 결함 컬럼라인 DCL들은 스페어 컬럼 디코더 SCD의 퓨즈 프로그램에 의해 스페어 블럭 SBLKO~SBLK3내의 스페어 컬럼라인 SCLO~CSL3으로 각각 구제된다. 그러나, 제1도와 같은 종래의 방법은 상기 스페어 컬럼 디코더 SCD의 하나의 출력, 즉, 하나의 스페어 컬럼선택라인 SCSL에는 전술한 바와 같이 다수개의 스페어 메모리 블럭 SBLKO~SBLK3내의 스페어 메모리셀을 공유하고 있음에 따라 특정한 노말 메모리 블럭 BLKi내의 메모리셀에 결함이 발생하였을시에 결함이 없는 다른 노말 메모리 블럭의 메모리셀도 같이 리페어됨에 따라 결함 메모리셀을 리페어시 결함이 없는 노말 메모리 블럭내의 메모리셀을 사용할 수 없게 된다. 또한, 여러개의 노말 메모리 블럭 BLKi의 각각에서 서로 다른 위치의 컬럼라인의 메모리셀에 결함이 발생하였을시에 서로 다른 컬럼 갯수만큼의 스페어 컬럼선택라인이 필요로 하게 됨으로써 물론 스페어 메모리 블럭 SBLKi의 스페어 메모리셀의 이용효율이 저하되는 문제가 발생되는 문제가 있었다. 이러한 문제점은 하기의 제2도의 동작을 이해함으로서 보다 명확하여 질 것이다.

제2도는 종래 기술에 의한 컬럼 리던던시 회로의 일시시예를 보여주는 회로도로서, 이는 미합중국 특허 제4,829,480에 개시된 회로이다. 이의 구성은 크게 노말 컬럼 디코더 NCD와, 스페어 컬럼 디코더 SCD와, 제어회로 100의 파트로 구성된다.

제3도는 제2도의 실시예에 따른 동작을 보여 주는 파형도이다.

전술한 제1도와 제3도를 참조하여 제2도에 도시된 컬럼 리던던시 회로의 동작을 설명하기에 앞서, 메모리셀 어레이 MA내의 컬럼라인의 메모리셀에 결함이 발생하지 않은 경우를 우선 설명하면 하기와 같다.

지금, 제1도에 도시된 메모리셀 어레이 MA에 결함 컬럼이 존재하지 않아서 컬럼 구제할 필요가 없을 때, 제어회로 100내의 메인 퓨즈(main fuse) MF와 어드레스 프로그래임(programming) 퓨즈 F1,F1B...F8,F8B를 융단(blown)하지 않는다.

상기 제어회로 100으로 입력되는 제어신호 RST는 컬럼 어드레스 스트로우브(CASB)(여기서 B는 BAR을 의미하는 것으로, 본래 신호의 상보신호를 의미함)의 활성화시 일정 지연 시간뒤에 펄스로 발생되는 신호이다. 상기 제어회로 100의 노드 402은 융단되지 않은 퓨즈 MF에 의해 전원전압 Vcc 레벨로 공급되고, 노드 502은 트랜지스터 32의 턴오프에 의하여 로우 상태를 나타낸다. 이때 RST신호가 일정 구간동안 하이로 공급되는 펄스이지만 노드 400의 전위를 제어 신호 RST의 하이 펄수 구간 동안 충분히 방전(discharge)시키지 못하기 때문에 노드 400은 전원전압 Vcc의 레벨을 계속 유지함을 유의해야 한다. 따라서 스페어 컬럼 디코더 200내의 라인 49의 신호는 로우로 공급되고, 라인 50의 신호는 하이로 공급되어 낸드게이트 45의 모든 입력은 디스차아지(Dis-charge)트랜지스터 43, 44들에 의하여 로우로 되어 스페어 컬럼선택라인 SGSLi은 로우 상태로 비활성화된다.

반면, 노말 컬럼 디코더 47는 컬럼 어드레스 버퍼(도시하지 않았음)의 출럭 신호인 컬럼 어드레스 신호 CA1~CA8을 디코우딩하여 2⁸개의 노말 컬럼선택라인 CSLi중 하나의 컬럼선택라인을 활성화시킨다. 그래서 컬럼 구제가 되지 않는 노말 동작시에는 제3도에 도시된 바와같이 스페어 컬럼선택라인 SCSLi은 비활성화 되고 노말 컬럼선택라인 CSLi은 활성화되어 노말동작이 원활하게 수행된다.

다음은 컬럼 구제한 경우에 있어서 상기 제2도에 도시된 컬럼 리던던시 회로의 동작을 살펴본다.

웨이퍼 테스트 결과 제1도의 메모리셀 어레이 MA중 결함이 있는 컬럼을 감지하였다고 하면, 상기 결함 메모리셀은 하기와 같은 동작에 의해 리페어된다. 메모리셀 어레이 MA중 결함이 생긴 위치의 컬럼 어드레스 CA8~CA1이 0인 경우라면, 제어회로 100내의 메인 퓨즈 MF을 융단하여야 한다. 그리고, 스페어 컬럼 디코더 SCD내의 프로그램 퓨즈들중에서 결함 어드레스의 위치에 해당하는 퓨즈들 F8, F7, F6, F5, F4, F3, F2, F1을 융단한다. 이와같이 결함 어드레스를 퓨즈 수단을 통하여 융단하는 것은 컬럼 구제를 위하여 어드레스를 프로그래밍하는 일반적인 방법이다.

결함 메모리셀의 컬럼 어드레스 신호 CA8~CA1에 대응하여 프로그램 퓨즈 F8, F7, F6, F5, F4, F3, F2, F1가 융단된 상태에서 컬럼 어드레스 스트로브 CASB 신호를 칩에 인가하고 상기 결함 컬럼 어드레스 0를 인가하면 제어회로 100으로는 상기 전술한 바와 같이 하이 상태의 원쇼펄스신호가 인가된다. 이때, 트랜지스트 30은 턴온, 트랜지스터 32는 턴오프되어지므로써, 제어회로 100내의 노드 402와 502는 상기 제어신호 RST의 하이의 입력에 응답하여 각각 로우와 하이로 천이된다. 따라서, 스페어 컬럼 디코더 SCD내의 메인퓨즈 MF가 융단된 상태에서 프로그램 퓨즈 F1~F8들이 결함 어드레스에 대응하여 프로그램되면 스페어 컬럼 디코더 SCD내의 라인 49는 하이 상태로 차아지되고, 라인 50은 로우상태로 디스차아지 되므로써 프리차이지 트랜지스터 43,44들은 턴오프의 상태로 된다.

또한, 전달게이트들 T1, T1B...T8, T8B들은 모두 턴온되어 어드레스 버터로부터 출력되는 컬럼 어드레스 CA1~CA8 및 이의 상보적인 신호상태를 갖는 어드레스 CA1B~CA8들을 퓨즈 F1,F18~F8,F8B들의 일측 입력단자로 전달할 수 있게한다. 이때 퓨즈들 F1,F1B~F8,F8B중 결함 컬럼 어드레스에 대응하는 퓨즈들 F8,F7,F6,F5,F

4,F3,F2,F1은 이미 융단되어 있으므로 낸드게이트 45의 입력은 모두 하이로 공급되어 진다. 따라서, 상기 낸드게이트 45는 논리 로우의 신호를 출력하며, 상기 낸드게이트 45의 출력노드에 접속된 인버터 46는 출력 노드로 하이의 신호를 출력하여 스페어 컬럼선택라인 SCSLi을 활성화시킨다.

이때, 상기 인버터 46의 출력노드에 하나의 입력노드가 접속된 노말 컬럼 디코더 NCD의 출력은 로우로 되어 컬럼선택라인 CSLi을 비활성화 시킨다. 결국 결함이 존재하는 컬럼이 선택되지 않고 스페어 컬럼이 선택되돌록 함으로써 칩의 오동작을 방지할 수 있게 된다.

따라서, 전술한 바와 같이 제1도에 도시된 각 노말 메모리 블럭 BLKi 마다 한 컬럼씩의 결함이 발생하는 경우 제2도와 같은 컬럼 리던던시 회로가 최소한 4개 구비되어야만 각 노말 메모리 블럭 BLKi의 컬럼 결함을 상기 컬럼 리던던시 회로를 통하여 각 스페어 메로리 블럭 SBLKi의 스페어 컬럼으로 대체할 수 있게 된다. 즉, 제1도와 같은 노말 메모리 블럭 BLKO, BLK1, BLK2. BLK3의 각 컬럼 결함은 스페어 메모리 블럭 SBLKO, SBLK1, SBLK2, SBLK3들내의 스페어 컬럼라인 SCSLO, SCSL1, SCSL2, SCSL3으로 각각 리페어된다. 그러나, 이러한 컬럼 결함 구제 방법은 많은 스페어 컬럼라인을 필요로 하게 되어 칩 면적의 증대를 초래하고 구제 효율을 저하시키는 문제가 발생된다.

따라서 본 발명의 목적은 고집적 반도체 메모리 장치의 컬럼 구제의 효율을 높이기 위한 컬럼 리던던시 회로를 제공함에 있다.

본 발명의 다른 목적은 추가적인 컬럼 리던던시 회로를 구비하지 않고도 효율적인 컬럼 구제가 가능한 컬럼 리던던시 회로를 제공함에 있다.

본 발명의 또다른 목적은 노말 메모리 블럭과 같이 다수의 스페어 메모리 블럭내로 신장된 하나의 스페어 컬럼라인으로 다수의 노말 메모리 블럭의 컬럼라인의 결함을 리페어 할 수 있는 반도체 메모리 장치의 리던던시 회로를 제공함에 있다.

상기와 같은 목적을 달성하기 위하여 본 발명은 적어도 하나 이상의 노말 메모리셀과 스페어 메모리셀을 각각 가지는 메모리 블럭들로 구성되는 메모리셀 어레이와, 로우 어드레스 신호의 입력을 디코딩하여 상기 다수의 메모리 블럭중 하나를 선택하는 블럭선택신호 및 상기 선택된 메모리 블럭내의 워드라인을 선택하는 로우 디코더와, 컬럼 어드레스 신호들을 디코딩하여 상기 선택된 메모리 블럭의 노말 메모리셀의 컬럼라인을 선택하는 노말 컬럼 디코더와, 상기 메모리셀 어레이내 결함 메모리셀의 컬럼 어드레스를 프로그램하는 다수의 퓨즈를 가지고 다수의 메모리 블럭의 컬럼측으로 신장된 컬럼라인에 접속되며 상기 블럭선택신호와 프로그램된 결함 컬럼 어드레스 신호의 입력에 응답하여 해당 메모리 블럭의 결함 컬럼라인을 상기 해당 메모리 블럭내의 스페어 메모리셀의 컬럼라인으로 리페어 하는 스페어 컬럼 디코더를 제공함으로써 달성된다.

본 발명의 원리에 따른 스페어 컬럼 디코더는 어드레스 버퍼로부터 출력되는 어드레스 신호와 상기 어드레스 신호에 대응하는 상보 어드레스 신호를 프로그램밍하는 다수의 퓨즈와, 메모리셀 어레이내의 다수의 메모리 블럭중 적어도 하나를 선택하는 메모리 블럭 선택신호의 활성화에 응답하여 상기 입력되는 어드레스 신호 및 상보 어드레스 신호들에 각각 대응하는 퓨즈들의 입력노드로 공급하는 어드레스 전송수단으로 구성되는 다수의 결함 어드레스 프로그램 전송수단과 : 상기 어드레스 신호및 상보 어드레스 신호들에 각각 대응하는 퓨즈들의 출력노드와 기준전압의 사이에 채널이 형성되며 리던던시 모드에서 상기 퓨즈들의 출력을 인에이블하는 다수의 리던던시 인에이블 수단과, 상기 어드레스 신호 및 상보 어드레스 신호들에 각각 대응하는 퓨즈들의 제2노드로부터 전송되는 어드레스 신호들을 디코딩하여 결함 컬럼 어드레스에 대응하는 스페어 컬럼라인을 선택하는 스페어 메모리셀 선택수단으로 구성함을 특징한다.

이하 본 발명에 따른 바람직한 일실시예의 동작을 첨부한 제4도 및 제5도의 도면과 전술한 제3도의 타이밍도를 참조하여 상세히 설명한다. 본 발명의 실시예에 관한 도면에서 전술한 도면상의 구성요소와 실질적으로 동일한 구성과 기능을 가진 것들에는 그것들과 동일한 참조부호를 사용할 것이다.

제4도는 본 발명에 의한 컬럼 구제 방법을 보여 주는 블럭도로서, 메모리셀 어레이 MA내의 다수의 노말 메모리 블럭 BLKO, BLK1, BLK2, BLK3들내에서 서로다른 컬럼라인들의 메모리셀에 결함이 발생하였을때(도면에서는 DCL로 표기됨) 스페어 컬럼 디코더 SCD의 동작에 의해 다수의 메모리 블럭 MB0, MB1, MB2, MB3들에 동일한 위치에서 동일한 방향으로 신장 형성된 하나의 스페어 컬럼라인 SCLi상의 스페어 메모리셀들로 리페어하는 관계를 나타낸 것이다.

예를들면, 서로다른 메모리 블럭들 MB0, MB1, MB2, MB3 각각의 내부에 위치된 노말 메모리 블럭 BLK0상의 결함 컬럼라인 DCL, 노말 메모리 블럭 BLK1상의 결함 컬럼라인 DCL, 노말 메모리 블럭 BLK2상의 결함 컬럼라인 DCL, 노말 메모리 블럭 BLK3상의 결함 컬럼라인 DCL들을 각각의 메모리 블럭들 MB0, MB1, MB2, MB3내에서 동일한 방향으로 신장된 하나의 스페어 컬럼라인 SCL0상의 스페어 메모리셀로 리페어 하는 것을 도시한 것이다. 이러한 동작은 본 발명에 따라 구성되는 스페어 컬럼 디코더 SCD의 동작에 의해 실행된다. 본 발명에 따른 스페어 컬럼 디코더 SCD는 각 메모리 블럭 MB0, MB1, MB2, MB3내의 결함 컬럼 어드레스를 각각 프로그램 할 수 있는 다수의 퓨즈를 구비하며 상기 각 메모리 블럭 MB0, MB1, MB2, MB3내의 결함 컬럼 어드레스를 각각 프로그램할 수 있는 퓨즈들의 출력은 메모리 블럭 선택신호 ψBLK0~ψBLK3들의 신호상태에 따라 선택적으로 디코딩되어져 하나의 스페어 컬럼라인으로 다수의 노말 메모리 블럭들 BLKi내의 결함 컬럼들의 메모리셀을 리페어하게 된다. 이러한 동작은 후술하는 제5도의 동작을 이해함으로써 보다 명확하여질 것이다.

제5도는 본 발명에 따른 컬럼 리던던시 회로의 일실시예를 보여 주는 회로로서, 제어회로 110과, 노말 컬럼 디코더 NCD와, 결함 컬럼 어드레스 신호 CA8~CA1을 각각 프로그램할 수 있는 다수의 퓨즈들과 다수의 메모리 블럭중 하나의 메모리 블럭을 선택하는 메모리 블럭 선택신호 ψBLK0~ψBLK3을 입력하여 다수의 메모리 블럭내의 서로다른 결함 컬럼라인을 하나의 스페어 컬럼라인상의 스페어 라인상의 스페어 메모리셀로 리페어하는 스페어 컬럼 디코더 SCD로 구성된다.

상기의 스페어 컬럼 디코더 SCD는 결함 메모리셀이 위치된 노말 메모리 블럭의 결함 컬럼 어드레스 신호 CAj/CAjB(여기서 j는 자연수로서 1,2, … 7,8)를 프로그램밍하기 위한 복수의 퓨즈들 Fk/FkB(여기서 k는 자연수)와, 메모리 블럭 선택라인 BS및 이의 상보신호레벨을 갖는 메모리 블럭 선택라인 BSB의 활성화에 응답하여 상기 입력되는 결함 컬럼 어드레스 신호 CAj/CAjB을 각각 상기 퓨즈 Fk/FkB의 입력 노드로 공급하는 전달게이트 Ti/TiB(여기서 i는 0를 포함하는 자연수)로 구성된 다수의 결함 메모리셀 선택 수단과, 상기 다수의 결함 메모리셀 선택 수단들 내의 퓨즈 Fk/FkB들의출력노드와 기준전압의 사이에 채널이 형성되며 리던던시 모드에서 상기 퓨즈 Fk/FkB들의 출력을 인에이블하는 다수의 리던던시 인에이블 수단과, 상기 인에이불된 다수의 결함 메모리셀 선택 수단들 내의 퓨즈 Fk/FkB들의 출력노드로부터 출력되는 신호를 디코딩하여 해당 메모리 블럭내의 결함 메모리셀에 대응하는 스페어 메모리셀의 컬럼라인을 선택하는 낸드게이트 55 및 인버터 56으로 구성된다. 상기 제5도와 같이 구성된 스페어 컬럼 디코더는 스페어 메모리 블럭 SBLK의 하나의 스페어 컬럼라인 마다 구비된다.

제5도를 참조하여 제4도의 컬럼 구제 방법을 상세히 설명하면 다음과 같다. 우선, 제4도의 메모리셀 어레이 MA내의 컬럼라인의 메모리셀에 결함이 발생하지 않은 경우를 우선 설명하면 하기와 같다.

메모리셀 어레이 MA내에 컬럼라인들에 결함이 발생되지 않은 경우에는 전술한 바와 같이 제어회로 110내의 메인 퓨즈 MF와 각각의 메모리 블럭 MBi에 대응하는 어드레스 프로그램밍 퓨즈들 F10, F10B~F83,F83B들은 모두 융단하지 않는다. 이때, 상기 제어회로 100으로 전술한 바와 같은 제어신호 RST가 하이의 상태로 입력되면 제2도에서 전술한 바와 같이 엔모오스 트랜지스터 30의 드레인단자의 노드 402는 하이의 상태를 유지하고 피모오스 트랜지스터 33의 드레인단자의 노드 502는 로우의 상태를 유지한다. 따라서, 리던던시 동작이 필요하지 않는 경우 상기 노드 502에 접속된 인버터 34는 하이의 신호를 리던던시 인에이블 수단으로 동작되는 엔모오스 트랜지스터 53, 54의 게이트에 공급한다. 상기 엔모오스 트랜지스터 53, 54들은 상기 인버터 34의 출력 하이에 응답하여 턴온됨으로써 낸드게이트 55의 모든 입력노드에는 로우가 공급된다. 따서, 상기 낸드게이트 55의 출력노드에 접속된 인버터 56의 출력노드에 접속된 스페어 컬럼선택라인 SCSLi은 로우로 유지되어 비활성화 상태에 있게된다.

한편, 노말 컬럼 디코더 NCD는 어드레스 버퍼(도시하지 않았음)으로부터 출력되는 컬럼 어드레스 CA8, CA8B, …, CA1,CA1B을 디코딩하여 각 메모리 블럭 MB0~MB3내의 노말 메모리 블럭 BLK0~BLK3에 공통으로 연결된 2⁸개의 컬럼 선택중 하나의 컬럼 선택라인 CSLi을 선택하여 해당 메모리 블럭내의 컬럼라인을 활성화 시킨다.

웨이퍼 테스트 결과 제4도의 메모리셀 어레이 MA중 결함이 있는 컬럼을 감지하였다고 하면, 상기 결함 메모리셀은 하기와 같은 퓨즈의 프로그래밍에 따른 동작에 의해 리페어된다. 일예를들어, 결함이 존재하는 컬럼의 어드레스 CA8~CA1가 노말 메모리 블럭 BLK0에서는 0, 노말 메모리 블럭 BLK1에서는 1111, 노말 메모리 블럭 BLK2에서는 11110000, 노말 메모리 블럭 BLK3에서 11111111이라고 각각 가정하면, 제어회로 100내의 메인퓨즈 MF를 융단하여야 한다. 그리고, 각각의 메모리 블럭 MB0, MB1, MB2, MB3을 선택하는 블럭 선택정보 ψBLK0~ψBLK3와 인버터 INV1~INV3들에 의해 반전된 블럭선택정보 ψBLK0B~ψBLK3B가 입력되는 메모리 블럭 선택라인 BS과 BSB에 접속된 메모리 블럭 대응 어드레스 프로그램밍 퓨즈 F10, F10B…80, F80B와, F11, F11B…F81, F81B와 F12, F12B…F82, F82B 및 F13, F13B…F83, F83B들을 각각의 결함 컬럼 어드레스에 대응하여 융단하여야 한다. 즉, 노말 메모리 블럭 BLK0내의 컬럼라인의 메모리셀의 결함 구제를 위하여 퓨즈들 F80, F70, F60, F50, F40, F3, F20, F10을 융단하고, 노말 메모리 블럭 BLK1의 결함 구제를 위하여 퓨즈 F81, F71, F61, F51, F41B, F31B, F21B, F11B를 융단하며, 노말 메모리 블럭 BLK2의 결함 구제를 위하여 퓨즈 F82B, F72B, F62B, F52B, F42B, F32B, F22B, F12B를 융단한다. 그리고, 노말 메모리 블럭 BLK3의 결함을 구제하기 위하여 퓨즈 F83B, F73B, F63B, F53B, F43B, F33B, F23B, F13B를 융단한다.

이와 같이 어드레스를 프로그래밍하고 결함 컬럼을 선택하는 경우에 있어서 본 발명에 의한 컬럼 리던던시 회로의 동작을 살펴본다. 컬럼 어드레스 스트로브 CASB신호가 활성화되고 결함이 있는 컬럼을 선택하기 위한 어드레스 신호가 입력되면, 예컨대, 노말 메모리 블럭 BLK0의 결함 컬럼에 대응하는 결함 컬럼 어드레스 신호 CA8~CA1가 11110000로 인가되며, 제어회로 110에 인가되는 제어신호 RST는 제3도와 같이 상기 컬럼 어드레스 스트로브 CASB 신호가 활성화된 후 일정시간뒤에 하이상태의 펄스로 발생된다. 제어회로 110내의 메인 퓨즈 MF가 융단된 상태에서 제어신호 RST가 하이로 입력되면, 제어회로 110내의 인버터 34로부터는 로우의 신호가 출력된다. 상기 인버터 34의 출력노드에 게이트가 접속된 프리차아지용 엔모오스 트랜지스터들 53, 54은 모두 턴오프되어져 각 퓨즈의 출력노드의 전위를 기준전압, 예를 들면, 그라운드 전압 Vss으로부터 분리하여 리던던시의 동작을 인에이블한다.

한편, 상기와 같은 상태에서 로우 디코더의 동작에 의하여 메모리 블럭 선택신호 ψBLK0~ ψBLK3중 첫번째 메모리 블럭 선택신호 ψBLK0만 논리 하이로 공급되고 나머지 메모리 블럭 선택신호 ψBLK1, ψBLK2, ψBLK3는 계속 로우로 출력된다면 제4도에 도시된 메모리 블럭 MB0, MB1, MB2, MB3들중 메모리 블럭 MB0만이 활성화되고, 그 이외의 메모리 블럭들은 비활성화된다. 상기와 같이 메모리 블럭 MB0만이 활성화되면, 제5도에 도시된 인버터 INV1의입력노드와 출력노드의 메모리 블럭 선택라인 BS와 BSB에 두개의 게이트가 접속된 전달 게이트 T10, T10B,… T80, T80B만이 턴온 상태로 되고, 그 이외의 인버터 INV2~INV3의 입력노드 및 출력노드에 접속된 전달 게이트들은 턴오프된다. 따라서, 컬럼 어드레스 신호 CA8~CA1이 입력되면, 상기 어드레스 신호는 블럭 코딩에 의한 메모리 블럭 선택신호 ψBLK0의 활성화에 의해 턴온되어진 전달 게이트 T10, T10B, …T80, T80B를 통하여 프로그램된 퓨즈들 F10, F10B…F80, F80B의 입력노드로 공급된다. 이때, 상기 퓨즈들 F80, F70, F60, F50, F40, F3, F20, F10은 이미 융단되어 있고 프리차아지 트랜지스터 53, 54들은 모두 턴오프되어 있음으로 낸드 게이트 55의 입력 노드에는 전달 게이트 T10B, T20B~T70B,T80B와 융단되지 않은 퓨즈들 F10B,F20B~F70B,F80B들의 출력노드로부터 출력되는 결함 어드레스 신호 CA8~CA1(0)의 상보 어드레스 신호 CA8B~CA1B(11111111)가 그대로 입력된다. 따라서, 낸드 게이트 55의 입력은 메모리 블럭 MB0의 컬럼 결함 어드레스 신호 0 가 입력될때 모두 하이의 신호로 됨으로써 그 출력노드에 접속된 인버터 56은 동일 메모리 블럭 MB0내의 스페어 메모리 블럭 SBLK0내의 스페어 컬럼라인 SCL0에 접속된 스페어 컬럼선택라인 SCSL0을 하이로 활성화하여 노말 메모리 블럭 SBLK0의 결함 컬럼라인에 위치된 결함 메모리셀을 리페어한다. 이때, 노말 컬럼 디코더 NCD의 출력은 로우로 비활성화 상태로 천이된다.

만약, 다수의 메모리 블럭 선택신호 ψBLK0~ψBLK3중 두번째 메모리 블럭 선택신호 ψBLK1만 논리 하이로 공급되고 나머지 메모리 블럭 선택신호 ψBLK0, ψBLK2, ψBLK3들이 로우로 출력된다면 제4도에 도시된 메모리 블럭 MB0, MB1, MB2, MB3들중 메모리 블럭 MB1만이 활성화되고, 그이외의 메모리 블럭들은 비활성화 된다. 이와 같은 블럭 선택에 의해 두번째 메모리 블럭 MB1내의 컬럼라인의 결함 메모리셀이 메모리 블럭 MB1내의 스페어 컬럼라인의 스페어 메모리셀로 리페어된다. 이때, 상기 리페어되는 스페어 메모리셀은 첫번째 메모리 블럭 MB0의 스페어 컬럼 라인과 동일한 라인선상에 위치된 것이며, 단지 메모리 블럭의 위치만이 다른 것임을 후술하는 설명에 의해 알 수 있다.

블럭 선택신호 ψBLK1이 하이로 되면, 제4도의 스페어 컬럼 디코더 SCD에서 컬럼 어드레스 신호 CA8~CA1을 낸드 게이트 55의 입력으로 전달하는 전달 게이트들 T11, T11B, T21, T21B, … T81, T81B가 도통 상태가 되고 그 이외의 전달 게이트는 비도통 상태가 된다. 이때 두번째 메모리 블럭 MB1의 어드레스를 프로그램밍하는 퓨즈들 F82B, F72B, F62B, F52B, F42, F32, F22, F12는 이미 융단되어 있고 프리차아지 트랜지스트 53, 54는 비도통 상태에 있게 되어 낸드게이트 55의 입력은 모두 하이로 공급되어 스페어 컬럼선택라인 SCSL0은 하이로 되어 활성화되고 노말 컬럼선택라인 CSL은 로우가 되어 비활성화된다. 즉, 결함이 존재하는 컬럼이 컬럼 리던던시 회로에 의하여 스페어 컬럼으로 대체된다.

따라서 제5도와 같은 구성을 갖는 스페어 컬럼 디코더에 의해 하나의 컬럼 선택라인으로 서로다른 메모리 블럭의 서로다른 위치에서 발생되는 컬럼라인의 결함을 구제함을 알 수 있다.

상술한 바와같이 제5도는 본 발명의 사상을 실현한 일시예이며 상기의 각 구성 소자는 본 발명의 사상을 벗어 나지 않는 한 바뀌어 질 수 있음을 이 분야의 통상의 지식을 가진자는 쉽게 이해할 수 있을 것이다. 예컨대, 제어회로 110은 복수개의 스페어 컬럼 디코더가 있는 경우에 한개 존재해도 되고 스페어 컬럼 디코더 갯수만큼 구비되어도 무방하다. 그리고 퓨즈 수단은 어드레스를 프로그램 할 수 있는 디바이스를 사용하거나 전기적으로 프로그램하는 방법을 사용할 수가 있다. 또한 전달 게이트 T10, T10B …T83, T83B들은 특정 타입(Type)의 트랜지스트 수단으로 구성하여도 무방하다. 그리고 메모리 블럭의 구성에 있어서 메모리 블럭은 로우 디코더의 구성에 따라서 2개 또는 8개 혹은 그 이상으로 분할하여도 본 발명의 사상에 따른 범주를 벗어나지 못할 것이다.

상술한 바와 같이 본 발명에 따른 컬럼 리던던시 회로는 복수개의 메모리 블럭으로 분할된 반도체 메모리 장치에 있어서, 각 메모리 블럭에 컬럼 결함이 발생할 경우 종래 기술에서는 복수개의 스페어 컬럼으로 구제하는 대신 하나의 스페어 컬럼만으로 상기와 같은 복수개의 컬럼 결함을 동시에 구제함으로써 칩 면적의 증가없이 효율적인 컬럼 구제를 수행할 수 있는 장점이 있다.

Claims

반도체 메모리 장치에 있어서, 다수의 노말 메모리셀과 스페어 메모리셀을 각각 가지는 메모리 블럭들로 구성되는 메모리셀 어레이와, 로우 어드레스 신호의 입력을 디코딩하여 상기 다수의 메모리 블럭중 하나를 선택하는 블럭선택신호 및 상기 선택된 메모리 블럭내의 워드라인을 선택하는 로우 디코딩수단과, 상기 메모리셀 어레이내 결함 메모리셀의 컬럼 어드레스를 프로그램하는 수단을 적어도 하나 이상 가지고 다수의 메모리 블럭의 컬럼측으로 신장된 스페어 컬럼라인에 접속되며 상기 블럭선택신호와 프로그램된 결함 컬럼 어드레스 신호의 입력에 응답하여 해당 메모리 블럭의 결함 컬럼라인을 상기 해당 메모리 블럭내의 스페어 메모리셀의 컬럼라인으로 리페어하는 스페어 컬럼 디코딩 수단으로 구성함을 특징으로 하는 컬럼 리던던시 회로를 갖는 반도체 메모리 장치.
제1항에 있어서, 상기 스페어 컬럼 디코딩 수단은, 상기 메모리 블럭 각각의 결함 어드레스를 프로그램하는 다수의 퓨즈를 가지며, 선택신호에 응답하여 결함 어드레스의 입력에 대응하는 프로그램 어드레스를 출력하는 다수의 블럭 결함 프로그램밍 수단과, 상기 로우 디코딩 수단으로부터 출력되는 블럭선택신호에 응답하여 상기 다수의 블럭 프로그램밍 수단중 상기 블럭선택신호에 대응하는 블럭 프로그램밍 수단을 선택하는 선택수단과, 컬럼 어드레스 활성화신호에 응답하여 상기 다수의 블럭 결함 프로그램밍 수단의 출력을 인에이블 하는 리던던시 인에이블 수단과, 출력노드가 다수의 메모리 블럭의 컬럼측으로 신장된 스페어 컬럼라인에 접속되며 상기 프로그램 어드레스의 입력에 응답하여 상기 스페어 컬럼라인을 활성화하는 컬럼라인 선택수단으로 구성함을 특징으로 하는 컬럼 리던던시 회로를 갖는 반도체 메모리 장치.
제1항 또는 제2항에 있어서, 어드레스 버퍼로부터 출력되는 컬럼 어드레스 신호들을 디코딩하여 상기 선택된 메모리 블럭의 노말 메모리셀의 컬럼라인을 선택하는 노말 컬럼 디코더를 더 구비함을 특징으로 하는 컬럼 리던던시 회로를 구비하는 반도체 메모리 장치.
제3항에 있어서, 상기 노말 컬럼 디코더는, 상기 스페어 컬럼 디코딩 수단이 상기 스페어 컬럼라인을 활성화시에 응답하여 노말 컬럼라인을 비활성화 시킴을 특징으로 하는 컬럼 리던던시 회로를 구비하는 반도체 메모리 장치.
제1항에 있어서, 상기 스페어 컬럼 디코딩 수단은, 어드레스 버퍼로부터 출력되는 어드레스 신호와 상기 어드레스 신호에 대응하는 상보 어드레스 신호를 프로그램밍하는 다수의 퓨즈와, 메모리셀 어레이내의 다수의 메모리 블럭중 적어도 하나를 선택하는 메모리 블럭 선택신호의 활성화에 응답하여 상기 입력되는 어드레스 신호 및 상보 어드레스 신호들에 각각 대응하는 퓨즈들의 입력노드로 공급하는 어드레스 전송수단으로 구성되는 다수의 결함 어드레스 프로그램 전송수단과, 상기 어드레스 신호 및 상보 어드레스 신호들에 각각 대응하는 퓨즈들의 출력노드와 기준전압의 사이에 채널이 형성되며 리던던시 모드에서 상기 퓨즈들의 출력을 인에이블하는 다수의 리던던시 인에이블 수단과, 상기 어드레스 신호 및 상보 어드레스 신호들에 각각 대응하는 퓨즈들의 제2노드로부터 전송되는 어드레스 신호들을 디코딩하여 결함 컬럼 어드레스에 대응하는 스페어 컬럼라인을 선택하는 스페어 메모리셀 선택수단으로 구성함을 특징으로 하는 컬럼 리던던시 회로를 구비하는 반도체 메모리 장치.
제5항에 있어서, 상기 다수의 리던던시 인에이블 수단은, 상기 다수의 퓨즈들의 출력노드와 기준전압의 사이에 접속된 엔모오스 타입의 트랜지스터임을 특징으로 하는 컬럼 리던던시 회로를 구비하는 반도체 메모리 장치.
반도체 메모리 장치에 있어서, 다수의 노말 메모리셀과 스페어 메모리셀을 각각 가지는 메모리 블럭들로 구성되는 메모리셀 어레이와, 상기 다수의 메모리 블럭의 컬럼측으로 신장되어 상기 각 메모리 블럭의 스페어 메모리셀에 접속된 스페어 컬럼 라인과, 로우 어드레스 신호의 입력을 디코딩하여 상기 다수의 메모리 블럭중 하나를 선택하는 블럭선택신호 및 상기 선택된 메모리 블럭내의 노말 메모리셀의 워드라인을 선택하는 로우 디코딩 수단과, 상기 메모리 블럭들 각각의 결함 컬럼 메모리셀의 컬럼 어드레스를 프로그램밍하는 수단을 포함하며, 결함 어드레스의 입력에 응답하여 프로그램 어드레스를 출력하는 다수의 결함 어드레스 프로그램 수단과, 상기 블럭선택신호에 응답하여 해당 메모리 블럭에 대응하는 결함 어드레스 프로그램 수단에 결함 컬럼 어드레스를 전송하는 결함 어드레스 전송수단과, 리던던시 제어신호에 응답하여 상기 다수의 결함 어드레스 프로그램 수단의 출력을 인에이블 하는 리던던시 인에이블 수단과, 상기 블럭선택신호에 응답하는 결함 어드레스 프로그램 수단으로부터 출력되는 프로그램 어드레스를 디코딩하여 해당 메모리 블럭의 노말 메모리셀에 대응하는 스페어 컬럼라인을 활성화하는 스페어 컬럼선택라인 활성화수단으로 구성함을 특징으로 하는 컬럼 리던던시 회로를 갖는 반도체 메모리 장치.
제7항에 있어서, 어드레스 버퍼로부터 출력되는 컬럼 어드레스 신호들을 디코딩 하여 상기 선택된 메모리 블럭의 노말 메모리셀의 컬럼라인을 선택하는 노말 컬럼 디코더를 더 구비함을 특징으로 하는 컬럼 리던던시 회로를 구비하는 반도체 메모리 장치.
제7항에 있어서, 상기 다수의 결함 어드레스 프로그램 수단은, 상기 스페어 활성화수단의 입력노드에 접속되는 공통의 출력노드와 컬럼 어드레스 신호를 각각의 입력단자로 입력하며 전기적으로 융단되는 퓨즈와 컬럼 어드레스 신호의 상보레벨을 입력노드로 입력하며 전기적으로 융단되는 또다른 퓨즈로 구성되는 퓨즈수단과, 상기 블럭선택신호의 입력에 응답하여 어드레스 버퍼로부터 출력되는 컬럼 어드레스 신호 및 상기 컬럼 어드레스 신호의 상보 컬럼 어드레스 신호를 상기 퓨즈 및 또다른 퓨즈의 입력노드로 공급하는 다수의 전달게이트들로 구성함을 특징으로 하는 컬럼 리던던시 회로를 구비하는 반도체 메모리 장치.
제9항에 있어서, 상기 스페어 컬럼선택라인 활성화 수단은, 상기 퓨즈들의 각 출력노드로부터 출력되는 신호를 디코딩하는 낸드게이트 및 이를 반전하여 출력노드에 접속된 스페어 컬럼선택라인을 활성화하는 인버터로 구성함을 특징으로 하는 컬럼 리던던시 회로를 구비한 반도체 메모리 장치.