JPH11250692A - 冗長回路 - Google Patents
冗長回路Info
- Publication number
- JPH11250692A JPH11250692A JP10064487A JP6448798A JPH11250692A JP H11250692 A JPH11250692 A JP H11250692A JP 10064487 A JP10064487 A JP 10064487A JP 6448798 A JP6448798 A JP 6448798A JP H11250692 A JPH11250692 A JP H11250692A
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- JP
- Japan
- Prior art keywords
- fuse
- input
- node
- redundant
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Classifications
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 レイアウトが容易で，余分な冗長セルを必要
としない冗長回路を提供する。 【解決手段】 冗長回路１００は，直列に接続されたヒ
ューズＦ０１，Ｆ０２を備えたヒューズ配線ＦＬ０と，
直列に接続されたヒューズＦ１１，Ｆ１２を備えたヒュ
ーズ配線ＦＬ１と，各ヒューズ配線に論理信号を出力す
るヒューズドライバ１１１と，各ヒューズ配線の論理信
号のレベルを保持するヒューズクランプ１１２−０，１
１２−１と，ヒューズの切断により，ヒューズドライバ
からの論理信号またはヒューズクランプにより保持され
た論理信号に応じてデコード信号を選択するＮＡＮＤ素
子ＮＡＮＤ１〜ＮＡＮＤ４と，デコード信号に応じて，
いずれのメモリセルを冗長救済するかを選択するＮＡＮ
Ｄ素子ＮＡＮＤ５〜ＮＡＮＤ８とを備えたことを特徴と
する。
としない冗長回路を提供する。 【解決手段】 冗長回路１００は，直列に接続されたヒ
ューズＦ０１，Ｆ０２を備えたヒューズ配線ＦＬ０と，
直列に接続されたヒューズＦ１１，Ｆ１２を備えたヒュ
ーズ配線ＦＬ１と，各ヒューズ配線に論理信号を出力す
るヒューズドライバ１１１と，各ヒューズ配線の論理信
号のレベルを保持するヒューズクランプ１１２−０，１
１２−１と，ヒューズの切断により，ヒューズドライバ
からの論理信号またはヒューズクランプにより保持され
た論理信号に応じてデコード信号を選択するＮＡＮＤ素
子ＮＡＮＤ１〜ＮＡＮＤ４と，デコード信号に応じて，
いずれのメモリセルを冗長救済するかを選択するＮＡＮ
Ｄ素子ＮＡＮＤ５〜ＮＡＮＤ８とを備えたことを特徴と
する。
Description
【０００１】
【発明の属する技術分野】本発明は，冗長回路にかか
り，特にデバイスの縮小化により，ヒューズピッチが厳
しいデバイスに用いられるシフト型冗長回路に関する。
り，特にデバイスの縮小化により，ヒューズピッチが厳
しいデバイスに用いられるシフト型冗長回路に関する。
【０００２】
【従来の技術】近年の半導体メモリの大規模化にともな
って，正規のメモリセルアレイの他に冗長メモリセルを
用意しておき，メモリセルに欠陥があった場合，用意し
ておいたメモリセルの範囲内で不良メモリセルを冗長メ
モリセルに置き換えて，不良チップを救済する方法が広
く実用化されている。かかる不良メモリセルを冗長メモ
リセルに置き換えるための冗長回路として，不良メモリ
セル以降のメモリセルが順次シフトされる，いわゆるシ
フト型の冗長回路が用いられている。
って，正規のメモリセルアレイの他に冗長メモリセルを
用意しておき，メモリセルに欠陥があった場合，用意し
ておいたメモリセルの範囲内で不良メモリセルを冗長メ
モリセルに置き換えて，不良チップを救済する方法が広
く実用化されている。かかる不良メモリセルを冗長メモ
リセルに置き換えるための冗長回路として，不良メモリ
セル以降のメモリセルが順次シフトされる，いわゆるシ
フト型の冗長回路が用いられている。
【０００３】従来のシフト型の冗長回路の一例として，
汎用ＤＲＡＭにおけるカラムデコーダ回路に用いられて
いる冗長回路９００を，図１７〜図２０を参照しながら
説明する。冗長回路９００は，図１７に示したように，
冗長ヒューズ部９１０と，カラムデコーダ部９２０と，
力ラムデコーダ切替回路部９３０と，カラムドライバ部
９４０と，から主に構成されている。
汎用ＤＲＡＭにおけるカラムデコーダ回路に用いられて
いる冗長回路９００を，図１７〜図２０を参照しながら
説明する。冗長回路９００は，図１７に示したように，
冗長ヒューズ部９１０と，カラムデコーダ部９２０と，
力ラムデコーダ切替回路部９３０と，カラムドライバ部
９４０と，から主に構成されている。
【０００４】冗長ヒューズ部９１０は，切断可能なヒュ
ーズＦ１〜Ｆ４を直列に接続したヒューズ配線ＦＬと，
ヒューズ配線ＦＬの一端に接続され，ヒューズ配線ＦＬ
に信号を送出をするためのヒューズドライバ９１１と，
ヒューズ配線ＦＬの他端に接続され，ヒューズ配線ＦＬ
の電位を保持しておくためのヒューズクランプ９１２
と，インバータＩＮＶ１〜ＩＮＶ４と，から主に構成さ
れる。
ーズＦ１〜Ｆ４を直列に接続したヒューズ配線ＦＬと，
ヒューズ配線ＦＬの一端に接続され，ヒューズ配線ＦＬ
に信号を送出をするためのヒューズドライバ９１１と，
ヒューズ配線ＦＬの他端に接続され，ヒューズ配線ＦＬ
の電位を保持しておくためのヒューズクランプ９１２
と，インバータＩＮＶ１〜ＩＮＶ４と，から主に構成さ
れる。
【０００５】インバータＩＮＶ１は，ヒューズＦ１，Ｆ
２間のヒューズノードＦＮ１を入力とし，ノードＮ１を
出力とする。インバータＩＮＶ２は，ヒューズＦ２，Ｆ
３間のヒューズノードＦＮ２を入力とし，ノードＮ２を
出力とする。インバータＩＮＶ３は，ヒューズＦ３，Ｆ
４間のヒューズノードＦＮ３を入力とし，ノードＮ３を
出力とする。インバータＩＮＶ４は，ヒューズＦ４，ヒ
ューズクランプ９１２間のヒューズノードＦＮ４を入力
とし，ノードＮ４を出力とする。インバータＩＮＶ１〜
ＩＮＶ４の出力ノードＮ１〜Ｎ４が冗長ヒューズ部９１
０の出力となり，力ラムデコーダ切替回路部９３０に入
力される。
２間のヒューズノードＦＮ１を入力とし，ノードＮ１を
出力とする。インバータＩＮＶ２は，ヒューズＦ２，Ｆ
３間のヒューズノードＦＮ２を入力とし，ノードＮ２を
出力とする。インバータＩＮＶ３は，ヒューズＦ３，Ｆ
４間のヒューズノードＦＮ３を入力とし，ノードＮ３を
出力とする。インバータＩＮＶ４は，ヒューズＦ４，ヒ
ューズクランプ９１２間のヒューズノードＦＮ４を入力
とし，ノードＮ４を出力とする。インバータＩＮＶ１〜
ＩＮＶ４の出力ノードＮ１〜Ｎ４が冗長ヒューズ部９１
０の出力となり，力ラムデコーダ切替回路部９３０に入
力される。
【０００６】ヒューズクランプ９１２は，図１８に示し
たように，電源に接続されたＰチャネルＭＯＳトランジ
スタ（以下「ＰＭＯＳ」と称する。）９１２ａ及びＰＭ
ＯＳ９１２ｂと，インバータ９１２ｃと，から主に構成
される。イネーブル信号がロウレベルのときはＰＭＯＳ
９１２ａがオンし，イネーブル信号がハイレベルのとき
は，インバータ９１２ｃを介してＰＭＯＳ９１２ｂがオ
ンすることにより，ヒューズ配線ＦＬをハイレベルに保
持する。
たように，電源に接続されたＰチャネルＭＯＳトランジ
スタ（以下「ＰＭＯＳ」と称する。）９１２ａ及びＰＭ
ＯＳ９１２ｂと，インバータ９１２ｃと，から主に構成
される。イネーブル信号がロウレベルのときはＰＭＯＳ
９１２ａがオンし，イネーブル信号がハイレベルのとき
は，インバータ９１２ｃを介してＰＭＯＳ９１２ｂがオ
ンすることにより，ヒューズ配線ＦＬをハイレベルに保
持する。
【０００７】カラムデコーダ部９２０は，カラムアドレ
スをデコードするためのＮＡＮＤ素子ＮＡＮＤ５〜ＮＡ
ＮＤ８から構成されている。
スをデコードするためのＮＡＮＤ素子ＮＡＮＤ５〜ＮＡ
ＮＤ８から構成されている。
【０００８】カラムデコーダ切替回路部９３０は，上述
した冗長ヒューズ部９１０の出力信号により，カラムデ
コーダ部９２０の出力先を切り替えるためのインバータ
ＩＮＶ５〜ＩＮＶ８，トランスファゲートＴ１〜Ｔ８
と，トランスファゲートＴ１〜Ｔ８を介した信号を後述
するカラムドライバ部９４０に出力する配線上に設けら
れたＩＮＶ９〜ＩＮＶ１３と，から主に構成されてい
る。
した冗長ヒューズ部９１０の出力信号により，カラムデ
コーダ部９２０の出力先を切り替えるためのインバータ
ＩＮＶ５〜ＩＮＶ８，トランスファゲートＴ１〜Ｔ８
と，トランスファゲートＴ１〜Ｔ８を介した信号を後述
するカラムドライバ部９４０に出力する配線上に設けら
れたＩＮＶ９〜ＩＮＶ１３と，から主に構成されてい
る。
【０００９】カラムデコーダ部９２０内のＮＡＮＤ素子
ＮＡＮＤ５の選択デコーダ出力Ｎ５は，冗長ヒューズ部
９１０の出力であるノードＮ１がハイレベルであれば，
トランスファゲートＴ１がオンすることにより，トラン
スファゲートＴ１，インバータＩＮＶ９を介してノード
Ｎ９に出力され，ノードＮ１がロウレベルであれば，イ
ンバータＩＮＶ５を介してトランスファゲートＴ２がオ
ンすることにより，トランスファゲートＴ２，インバー
タＩＮＶ１０を介してノードＮ１０に出力される。
ＮＡＮＤ５の選択デコーダ出力Ｎ５は，冗長ヒューズ部
９１０の出力であるノードＮ１がハイレベルであれば，
トランスファゲートＴ１がオンすることにより，トラン
スファゲートＴ１，インバータＩＮＶ９を介してノード
Ｎ９に出力され，ノードＮ１がロウレベルであれば，イ
ンバータＩＮＶ５を介してトランスファゲートＴ２がオ
ンすることにより，トランスファゲートＴ２，インバー
タＩＮＶ１０を介してノードＮ１０に出力される。
【００１０】以下同様に，ＮＡＮＤ素子ＮＡＮＤ６の選
択デコーダ出力Ｎ６は，冗長ヒューズ部９１０の出力で
あるノードＮ２がハイレベルであれば，トランスファゲ
ートＴ３がオンすることにより，トランスファゲートＴ
３，インバータＩＮＶ１０を介してノードＮ１０に出力
され，ノードＮ２がロウレベルであれば，インバータＩ
ＮＶ６を介してトランスファゲートＴ４がオンすること
により，トランスファゲートＴ４，インバータＩＮＶ１
１を介してノードＮ１１に出力される。
択デコーダ出力Ｎ６は，冗長ヒューズ部９１０の出力で
あるノードＮ２がハイレベルであれば，トランスファゲ
ートＴ３がオンすることにより，トランスファゲートＴ
３，インバータＩＮＶ１０を介してノードＮ１０に出力
され，ノードＮ２がロウレベルであれば，インバータＩ
ＮＶ６を介してトランスファゲートＴ４がオンすること
により，トランスファゲートＴ４，インバータＩＮＶ１
１を介してノードＮ１１に出力される。
【００１１】ＮＡＮＤ素子ＮＡＮＤ７の選択デコーダ出
力Ｎ７は，冗長ヒューズ部９１０の出力であるノードＮ
３がハイレベルであれば，トランスファゲートＴ５がオ
ンすることにより，トランスファゲートＴ５，インバー
タＩＮＶ１１を介してノードＮ１１に出力され，ノード
Ｎ３がロウレベルであれば，インバータＩＮＶ７を介し
てトランスファゲートＴ６がオンすることにより，トラ
ンスファゲートＴ６，インバータＩＮＶ１２を介してノ
ード１２に出力される。
力Ｎ７は，冗長ヒューズ部９１０の出力であるノードＮ
３がハイレベルであれば，トランスファゲートＴ５がオ
ンすることにより，トランスファゲートＴ５，インバー
タＩＮＶ１１を介してノードＮ１１に出力され，ノード
Ｎ３がロウレベルであれば，インバータＩＮＶ７を介し
てトランスファゲートＴ６がオンすることにより，トラ
ンスファゲートＴ６，インバータＩＮＶ１２を介してノ
ード１２に出力される。
【００１２】ＮＡＮＤ素子ＮＡＮＤ４の選択デコーダ出
力Ｎ８は，冗長ヒューズ部９１０の出力であるノードＮ
４がハイレベルであれば，トランスファゲートＴ７がオ
ンすることにより，トランスファゲートＴ７，インバー
タＩＮＶ１２を介してノードＮ１２に出力され，ノード
Ｎ４がロウレベルであれば，インバータＩＮＶ８を介し
てトランスファゲートＴ８がオンすることにより，トラ
ンスファゲートＴ８，インバータＩＮＶ１３を介してノ
ード１３に出力される。インバータＩＮＶ９〜ＩＮＶ１
３の出力Ｎ９〜Ｎ１３がカラムデコーダ切替回路部９３
０の出力となり，力ラムドライバ部９４０に入力され
る。
力Ｎ８は，冗長ヒューズ部９１０の出力であるノードＮ
４がハイレベルであれば，トランスファゲートＴ７がオ
ンすることにより，トランスファゲートＴ７，インバー
タＩＮＶ１２を介してノードＮ１２に出力され，ノード
Ｎ４がロウレベルであれば，インバータＩＮＶ８を介し
てトランスファゲートＴ８がオンすることにより，トラ
ンスファゲートＴ８，インバータＩＮＶ１３を介してノ
ード１３に出力される。インバータＩＮＶ９〜ＩＮＶ１
３の出力Ｎ９〜Ｎ１３がカラムデコーダ切替回路部９３
０の出力となり，力ラムドライバ部９４０に入力され
る。
【００１３】カラムドライバ部９４０は，力ラムデコー
ダ切替回路部９３０により転送されたデコーダの出力を
基に，最終のデコードを行うためのＮＡＮＤ素子ＮＡＮ
Ｄ９４１〜ＮＡＮＤ９５０と，カラム線を駆動するため
のインバータＩＮＶ９４１〜ＩＮＶ９５０と，から主に
構成されている。通常，カラム線は，配線容量等負荷が
大きいために，直接デコーダの出力で駆動することはで
きない。そこで，デコーダの出力を受けて実際にカラム
線を駆動するための素子としてＮＡＮＤ素子ＮＡＮＤ９
４１〜９５０及びインバータＩＮＶ９４１〜９５０がカ
ラムドライバとして備えられている。
ダ切替回路部９３０により転送されたデコーダの出力を
基に，最終のデコードを行うためのＮＡＮＤ素子ＮＡＮ
Ｄ９４１〜ＮＡＮＤ９５０と，カラム線を駆動するため
のインバータＩＮＶ９４１〜ＩＮＶ９５０と，から主に
構成されている。通常，カラム線は，配線容量等負荷が
大きいために，直接デコーダの出力で駆動することはで
きない。そこで，デコーダの出力を受けて実際にカラム
線を駆動するための素子としてＮＡＮＤ素子ＮＡＮＤ９
４１〜９５０及びインバータＩＮＶ９４１〜９５０がカ
ラムドライバとして備えられている。
【００１４】カラムデコーダ切替回路部９３０の出力Ｎ
９は，カラムアドレスＡＹ０Ｂがハイレベルのときは，
ＮＡＮＤ素子ＮＡＮＤ９４１がロウレベルとなりインバ
ータＩＮＶ９４１によりノーマルカラム線ＣＬ０が駆動
される。一方，カラムアドレスＡＹ０がハイレベルのと
きは，ＮＡＮＤ素子ＮＡＮＤ９４２がロウレベルとなり
インバータＩＮＶ９４２によりノーマルカラム線ＣＬ１
が駆動される。
９は，カラムアドレスＡＹ０Ｂがハイレベルのときは，
ＮＡＮＤ素子ＮＡＮＤ９４１がロウレベルとなりインバ
ータＩＮＶ９４１によりノーマルカラム線ＣＬ０が駆動
される。一方，カラムアドレスＡＹ０がハイレベルのと
きは，ＮＡＮＤ素子ＮＡＮＤ９４２がロウレベルとなり
インバータＩＮＶ９４２によりノーマルカラム線ＣＬ１
が駆動される。
【００１５】以下同様に，カラムデコーダ切替回路部９
３０の出力Ｎ１０は，カラムアドレスＡＹ０Ｂがハイレ
ベルのときは，ＮＡＮＤ素子ＮＡＮＤ９４３がロウレベ
ルとなりインバータＩＮＶ９４３によりノーマルカラム
線ＣＬ２が駆動される。一方，カラムアドレスＡＹ０が
ハイレベルのときは，ＮＡＮＤ素子ＮＡＮＤ９４４がロ
ウレベルとなりインバータＩＮＶ９４４によりノーマル
カラム線ＣＬ３が駆動される。
３０の出力Ｎ１０は，カラムアドレスＡＹ０Ｂがハイレ
ベルのときは，ＮＡＮＤ素子ＮＡＮＤ９４３がロウレベ
ルとなりインバータＩＮＶ９４３によりノーマルカラム
線ＣＬ２が駆動される。一方，カラムアドレスＡＹ０が
ハイレベルのときは，ＮＡＮＤ素子ＮＡＮＤ９４４がロ
ウレベルとなりインバータＩＮＶ９４４によりノーマル
カラム線ＣＬ３が駆動される。
【００１６】カラムデコーダ切替回路部９３０の出力Ｎ
１１は，カラムアドレスＡＹ０Ｂがハイレベルのとき
は，ＮＡＮＤ素子ＮＡＮＤ９４５がロウレベルとなりイ
ンバータＩＮＶ９４５によりノーマルカラム線ＣＬ３が
駆動される。一方，カラムアドレスＡＹ０がハイレベル
のときは，ＮＡＮＤ素子ＮＡＮＤ９４６がロウレベルと
なりインバータＩＮＶ９４６によりノーマルカラム線Ｃ
Ｌ５が駆動される。
１１は，カラムアドレスＡＹ０Ｂがハイレベルのとき
は，ＮＡＮＤ素子ＮＡＮＤ９４５がロウレベルとなりイ
ンバータＩＮＶ９４５によりノーマルカラム線ＣＬ３が
駆動される。一方，カラムアドレスＡＹ０がハイレベル
のときは，ＮＡＮＤ素子ＮＡＮＤ９４６がロウレベルと
なりインバータＩＮＶ９４６によりノーマルカラム線Ｃ
Ｌ５が駆動される。
【００１７】カラムデコーダ切替回路部９３０の出力Ｎ
１２は，カラムアドレスＡＹ０Ｂがハイレベルのとき
は，ＮＡＮＤ素子ＮＡＮＤ９４７がロウレベルとなりイ
ンバータＩＮＶ９４７によりノーマルカラム線ＣＬ６が
駆動される。一方，カラムアドレスＡＹ０がハイレベル
のときは，ＮＡＮＤ素子ＮＡＮＤ９４８がロウレベルと
なりインバータＩＮＶ９４８によりノーマルカラム線Ｃ
Ｌ７が駆動される。
１２は，カラムアドレスＡＹ０Ｂがハイレベルのとき
は，ＮＡＮＤ素子ＮＡＮＤ９４７がロウレベルとなりイ
ンバータＩＮＶ９４７によりノーマルカラム線ＣＬ６が
駆動される。一方，カラムアドレスＡＹ０がハイレベル
のときは，ＮＡＮＤ素子ＮＡＮＤ９４８がロウレベルと
なりインバータＩＮＶ９４８によりノーマルカラム線Ｃ
Ｌ７が駆動される。
【００１８】カラムデコーダ切替回路部９３０の出力Ｎ
１３は，カラムアドレスＡＹ０Ｂがハイレベルのとき
は，ＮＡＮＤ素子ＮＡＮＤ９４９がロウレベルとなりイ
ンバータＩＮＶ９４９により冗長カラム線ＲＣＬ０が駆
動される。一方，カラムアドレスＡＹ０がハイレベルの
ときは，ＮＡＮＤ素子ＮＡＮＤ９５０がロウレベルとな
りインバータＩＮＶ９５０により冗長カラム線ＲＣＬ１
が駆動される。
１３は，カラムアドレスＡＹ０Ｂがハイレベルのとき
は，ＮＡＮＤ素子ＮＡＮＤ９４９がロウレベルとなりイ
ンバータＩＮＶ９４９により冗長カラム線ＲＣＬ０が駆
動される。一方，カラムアドレスＡＹ０がハイレベルの
ときは，ＮＡＮＤ素子ＮＡＮＤ９５０がロウレベルとな
りインバータＩＮＶ９５０により冗長カラム線ＲＣＬ１
が駆動される。
【００１９】次に，上記のように構成される従来の冗長
回路９００の動作を，図２０を参照しながら説明する。
まず，ヒューズを切断していない場合，すなわち，冗長
カラム線ＲＣＬ０，ＲＣＬ１を使用しない場合につい
て，図２０（Ａ）を参照しながら説明する。
回路９００の動作を，図２０を参照しながら説明する。
まず，ヒューズを切断していない場合，すなわち，冗長
カラム線ＲＣＬ０，ＲＣＬ１を使用しない場合につい
て，図２０（Ａ）を参照しながら説明する。
【００２０】カラムデコーダを使用できるようにするた
めのイネーブル信号がロウレベルからハイレベルに変化
すると，ヒューズ配線ＦＬ上のヒューズノードＦＮ１〜
ＦＮ４がハイレベルからロウレベルとなり，さらに，イ
ンバータＩＮＶ１〜ＩＮＶ４を介すことにより，冗長ヒ
ューズ部９１０の出力であるノードＮ１〜Ｎ４はロウレ
ベルからハイレベルとなる。従って，力ラムデコーダ切
替回路部９３０内のトランスファゲートのうち，Ｔ１，
Ｔ３，Ｔ５，Ｔ７がオンする。なお，本明細書中におい
て，上述のようにノードＮ１〜Ｎ４をハイレベルにする
ことによりオンするトランスファゲートＴ１，Ｔ３，Ｔ
５，Ｔ７を「上側のトランスファゲート」と称し，ノー
ドＮ１〜Ｎ４をロウレベルにすることによりオンするト
ランスファゲートＴ２，Ｔ４，Ｔ６，Ｔ８を「下側のト
ランスファゲート」と称することにする。
めのイネーブル信号がロウレベルからハイレベルに変化
すると，ヒューズ配線ＦＬ上のヒューズノードＦＮ１〜
ＦＮ４がハイレベルからロウレベルとなり，さらに，イ
ンバータＩＮＶ１〜ＩＮＶ４を介すことにより，冗長ヒ
ューズ部９１０の出力であるノードＮ１〜Ｎ４はロウレ
ベルからハイレベルとなる。従って，力ラムデコーダ切
替回路部９３０内のトランスファゲートのうち，Ｔ１，
Ｔ３，Ｔ５，Ｔ７がオンする。なお，本明細書中におい
て，上述のようにノードＮ１〜Ｎ４をハイレベルにする
ことによりオンするトランスファゲートＴ１，Ｔ３，Ｔ
５，Ｔ７を「上側のトランスファゲート」と称し，ノー
ドＮ１〜Ｎ４をロウレベルにすることによりオンするト
ランスファゲートＴ２，Ｔ４，Ｔ６，Ｔ８を「下側のト
ランスファゲート」と称することにする。
【００２１】上側のトランスファゲートＴ１，Ｔ３，Ｔ
５，Ｔ７がオンした後，例えば，カラムデコーダにより
カラムデコーダの出力Ｎ５が選択されてロウレベルにな
ったとすると，トランスファゲートＴ１を通ってノード
Ｎ９がハイレベルとなる。次いで，カラムアドレスＡＹ
０Ｂがハイレベルになるとカラム線ＣＬ０がロウレベル
からハイレベルとなる。同様に，ノードＮ１０〜Ｎ１２
がハイレベルとなり，ノードＮ１３はハイレベルとなら
ないため，ヒューズを切断していない場合は，ノーマル
カラム線ＣＬ０〜ＣＬ７のみ使用されることになる。
５，Ｔ７がオンした後，例えば，カラムデコーダにより
カラムデコーダの出力Ｎ５が選択されてロウレベルにな
ったとすると，トランスファゲートＴ１を通ってノード
Ｎ９がハイレベルとなる。次いで，カラムアドレスＡＹ
０Ｂがハイレベルになるとカラム線ＣＬ０がロウレベル
からハイレベルとなる。同様に，ノードＮ１０〜Ｎ１２
がハイレベルとなり，ノードＮ１３はハイレベルとなら
ないため，ヒューズを切断していない場合は，ノーマル
カラム線ＣＬ０〜ＣＬ７のみ使用されることになる。
【００２２】次に，冗長カラム線を使用する場合につい
て，図２０（Ｂ）を参照しながら説明する。一例とし
て，ヒューズＦ２を切断したときの動作を説明する。イ
ネーブル信号がロウレベルからハイレベルになるとヒュ
ーズノードＦＮ１はロウレベルとなり，ノード１はハイ
レベルとなるが，ヒューズＦ２が切断されているため，
ヒューズクランプ９１２により，ヒューズノードＦＮ２
〜ＦＮ４はハイレベルに保持され，ノードＮ２〜Ｎ４は
ロウレベルに保持される。従って，トランスファゲート
Ｔ１，Ｔ４，Ｔ６，Ｔ８がオンする。従って，ノーマル
カラム線ＣＬ２，ＣＬ３は使用されず，トランスファゲ
ートＴ８がオンすることにより，ノードＮ１３がハイレ
ベルとなり，冗長カラム線ＲＣＬ０，ＲＣＬ１が使用さ
れることになる。
て，図２０（Ｂ）を参照しながら説明する。一例とし
て，ヒューズＦ２を切断したときの動作を説明する。イ
ネーブル信号がロウレベルからハイレベルになるとヒュ
ーズノードＦＮ１はロウレベルとなり，ノード１はハイ
レベルとなるが，ヒューズＦ２が切断されているため，
ヒューズクランプ９１２により，ヒューズノードＦＮ２
〜ＦＮ４はハイレベルに保持され，ノードＮ２〜Ｎ４は
ロウレベルに保持される。従って，トランスファゲート
Ｔ１，Ｔ４，Ｔ６，Ｔ８がオンする。従って，ノーマル
カラム線ＣＬ２，ＣＬ３は使用されず，トランスファゲ
ートＴ８がオンすることにより，ノードＮ１３がハイレ
ベルとなり，冗長カラム線ＲＣＬ０，ＲＣＬ１が使用さ
れることになる。
【００２３】同様に，ノーマルカラム線ＣＬ０，ＣＬ１
を冗長救済するには，ヒューズＦ１を切断すればよく，
ノーマルカラム線ＣＬ４，ＣＬ５を冗長救済するには，
ヒューズＦ３を切断すればよく，ノーマルカラム線ＣＬ
６，ＣＬ７を冗長救済するには，ヒューズＦ４を切断す
ればよい。このように，ヒューズを切断した場合には，
カラム線が一つシフトし，冗長カラム線ＲＣＬ０，ＲＣ
Ｌ１が使用されることになる。
を冗長救済するには，ヒューズＦ１を切断すればよく，
ノーマルカラム線ＣＬ４，ＣＬ５を冗長救済するには，
ヒューズＦ３を切断すればよく，ノーマルカラム線ＣＬ
６，ＣＬ７を冗長救済するには，ヒューズＦ４を切断す
ればよい。このように，ヒューズを切断した場合には，
カラム線が一つシフトし，冗長カラム線ＲＣＬ０，ＲＣ
Ｌ１が使用されることになる。
【００２４】なお，図１７に示した冗長回路９００は，
ヒューズ配線を１本だけ使用した回路の一例であるが，
図１９に示したように，冗長救済の自由度を上げるた
め，ブロック毎にヒューズ配線ＦＬ０，ＦＬ１を設けた
冗長ヒューズ部９１０’を備えた冗長回路９００’も同
様の動作を行うことを以下説明する。
ヒューズ配線を１本だけ使用した回路の一例であるが，
図１９に示したように，冗長救済の自由度を上げるた
め，ブロック毎にヒューズ配線ＦＬ０，ＦＬ１を設けた
冗長ヒューズ部９１０’を備えた冗長回路９００’も同
様の動作を行うことを以下説明する。
【００２５】冗長回路９００’の冗長ヒューズ部９１
０’は，ヒューズＦ０１〜Ｆ０４を直列に接続したヒュ
ーズ配線ＦＬ０と，ヒューズＦ１１〜Ｆ１４を直列に接
続したヒューズ配線ＦＬ１と，各ヒューズ配線ＦＬ０，
ＦＬ１の一端に接続され，ヒューズ配線ＦＬ０，ＦＬ１
の一方にはハイレベルの信号を送出し，他方にはロウレ
ベルを送出するためのヒューズドライバ９１１’と，各
ヒューズ配線ＦＬ０，ＦＬ１の他端に接続され，ヒュー
ズ配線ＦＬ０，ＦＬ１の電位を保持しておくためのヒュ
ーズクランプ９１２’と，ＮＡＮＤ素子ＮＡＮＤ１〜Ｎ
ＡＮＤ４と，から主に構成される。
０’は，ヒューズＦ０１〜Ｆ０４を直列に接続したヒュ
ーズ配線ＦＬ０と，ヒューズＦ１１〜Ｆ１４を直列に接
続したヒューズ配線ＦＬ１と，各ヒューズ配線ＦＬ０，
ＦＬ１の一端に接続され，ヒューズ配線ＦＬ０，ＦＬ１
の一方にはハイレベルの信号を送出し，他方にはロウレ
ベルを送出するためのヒューズドライバ９１１’と，各
ヒューズ配線ＦＬ０，ＦＬ１の他端に接続され，ヒュー
ズ配線ＦＬ０，ＦＬ１の電位を保持しておくためのヒュ
ーズクランプ９１２’と，ＮＡＮＤ素子ＮＡＮＤ１〜Ｎ
ＡＮＤ４と，から主に構成される。
【００２６】ＮＡＮＤ素子ＮＡＮＤ１は，ヒューズＦ０
１，Ｆ０２間のヒューズノードＦＮ０１及びヒューズＦ
１１，Ｆ１２間のヒューズノードＦＮ１１を入力とし，
ノードＮ１を出力とする。ＮＡＮＤ素子ＮＡＮＤ２は，
ヒューズＦ０２，Ｆ０３間のヒューズノードＦＮ０２及
びヒューズＦ１２，Ｆ１３間のヒューズノードＦＮ１２
を入力とし，ノードＮ２を出力とする。ＮＡＮＤ素子Ｎ
ＡＮＤ３は，ヒューズＦ０３，Ｆ０４間のヒューズノー
ドＦＮ０３及びヒューズＦ１３，Ｆ１４間のヒューズノ
ードＦＮ１３を入力とし，ノードＮ３を出力とする。Ｎ
ＡＮＤ素子ＮＡＮＤ４は，ヒューズＦ０４，ヒューズク
ランプ９１２’−０間のヒューズノードＦＮ０４及びヒ
ューズＦ１４，ヒューズクランプ９１２’−１間のヒュ
ーズノードＦＮ１４を入力とし，ノードＮ４を出力とす
る。
１，Ｆ０２間のヒューズノードＦＮ０１及びヒューズＦ
１１，Ｆ１２間のヒューズノードＦＮ１１を入力とし，
ノードＮ１を出力とする。ＮＡＮＤ素子ＮＡＮＤ２は，
ヒューズＦ０２，Ｆ０３間のヒューズノードＦＮ０２及
びヒューズＦ１２，Ｆ１３間のヒューズノードＦＮ１２
を入力とし，ノードＮ２を出力とする。ＮＡＮＤ素子Ｎ
ＡＮＤ３は，ヒューズＦ０３，Ｆ０４間のヒューズノー
ドＦＮ０３及びヒューズＦ１３，Ｆ１４間のヒューズノ
ードＦＮ１３を入力とし，ノードＮ３を出力とする。Ｎ
ＡＮＤ素子ＮＡＮＤ４は，ヒューズＦ０４，ヒューズク
ランプ９１２’−０間のヒューズノードＦＮ０４及びヒ
ューズＦ１４，ヒューズクランプ９１２’−１間のヒュ
ーズノードＦＮ１４を入力とし，ノードＮ４を出力とす
る。
【００２７】従って，上述のように，ノードＮ１〜Ｎ４
をロウレベルにしてノーマルカラム線を冗長救済するに
は，ヒューズドライバ９１１’からロウレベルの信号を
送出されている方のヒューズ配線に接続されたヒューズ
を切断することによりＮＡＮＤ素子ＮＡＮＤ１〜ＮＡＮ
Ｄ４に入力される２つの信号をともにハイレベルにすれ
ばよい。従って，ヒューズドライバ９１１’からハイレ
ベルを送出されている方のヒューズ配線のヒューズを切
断することはなく，実質的に冗長回路９００と同様の動
作を行うことになる。
をロウレベルにしてノーマルカラム線を冗長救済するに
は，ヒューズドライバ９１１’からロウレベルの信号を
送出されている方のヒューズ配線に接続されたヒューズ
を切断することによりＮＡＮＤ素子ＮＡＮＤ１〜ＮＡＮ
Ｄ４に入力される２つの信号をともにハイレベルにすれ
ばよい。従って，ヒューズドライバ９１１’からハイレ
ベルを送出されている方のヒューズ配線のヒューズを切
断することはなく，実質的に冗長回路９００と同様の動
作を行うことになる。
【００２８】
【発明が解決しようとする課題】ところで，従来の冗長
回路９００，９００’の場合では，カラムデコーダと同
数のヒューズを直列に接続する必要がある。レーザ等を
用いてヒューズを切断するためにはある程度のヒューズ
ピッチが必要であるため，デバイスの縮小化に伴い，カ
ラムデコーダはレイアウトできても，ヒューズがレイア
ウトできなくなってしまうという問題点があった。
回路９００，９００’の場合では，カラムデコーダと同
数のヒューズを直列に接続する必要がある。レーザ等を
用いてヒューズを切断するためにはある程度のヒューズ
ピッチが必要であるため，デバイスの縮小化に伴い，カ
ラムデコーダはレイアウトできても，ヒューズがレイア
ウトできなくなってしまうという問題点があった。
【００２９】また，１個のヒューズで置き換えられるカ
ラム線の数を多くすれば，ヒューズピッチは大きくとる
ことができるが，その分，余分な冗長セルが必要となっ
てしまい，チップサイズの増加につながってしまうとい
う問題点があった。
ラム線の数を多くすれば，ヒューズピッチは大きくとる
ことができるが，その分，余分な冗長セルが必要となっ
てしまい，チップサイズの増加につながってしまうとい
う問題点があった。
【００３０】本発明は，従来の冗長回路が有する上記問
題点に鑑みてなされたものであり，本発明の目的は，回
路のレイアウトが容易で，余分な冗長セルを必要としな
い，新規かつ改良された冗長回路を提供することであ
る。
題点に鑑みてなされたものであり，本発明の目的は，回
路のレイアウトが容易で，余分な冗長セルを必要としな
い，新規かつ改良された冗長回路を提供することであ
る。
【００３１】
【課題を解決するための手段】上記課題を解決するた
め，請求項１に記載によれば，直列に接続された１以上
のヒューズを備えた２以上のヒューズ配線と，各ヒュー
ズ配線の上流側に接続され，各ヒューズ配線に論理信号
を出力するヒューズドライバと，各ヒューズ配線の下流
側に接続され，各ヒューズ配線の論理信号のレベルを保
持するヒューズクランプと，ヒューズの切断により，該
切断されたヒューズの上流に接続された配線に対しては
ヒューズドライバからの論理信号の入力を許可し，該切
断されたヒューズの下流に接続された配線に対しては，
ヒューズドライバからの論理信号の入力を拒絶してヒュ
ーズクランプにより保持された論理信号の入力を許可し
て，デコード信号を選択するデコード信号選択部と，デ
コード信号に応じて，いずれのメモリセルを冗長救済す
るかを選択するデコーダとを備えたことを特徴とする冗
長回路が提供される。なお，請求項２に記載のように，
２以上のヒューズ配線は２のヒューズ配線であり，各ヒ
ューズ配線はメモリセルの数８Ｎに対して２Ｎのヒュー
ズを備えていてもよい。
め，請求項１に記載によれば，直列に接続された１以上
のヒューズを備えた２以上のヒューズ配線と，各ヒュー
ズ配線の上流側に接続され，各ヒューズ配線に論理信号
を出力するヒューズドライバと，各ヒューズ配線の下流
側に接続され，各ヒューズ配線の論理信号のレベルを保
持するヒューズクランプと，ヒューズの切断により，該
切断されたヒューズの上流に接続された配線に対しては
ヒューズドライバからの論理信号の入力を許可し，該切
断されたヒューズの下流に接続された配線に対しては，
ヒューズドライバからの論理信号の入力を拒絶してヒュ
ーズクランプにより保持された論理信号の入力を許可し
て，デコード信号を選択するデコード信号選択部と，デ
コード信号に応じて，いずれのメモリセルを冗長救済す
るかを選択するデコーダとを備えたことを特徴とする冗
長回路が提供される。なお，請求項２に記載のように，
２以上のヒューズ配線は２のヒューズ配線であり，各ヒ
ューズ配線はメモリセルの数８Ｎに対して２Ｎのヒュー
ズを備えていてもよい。
【００３２】かかる構成によれば，２のヒューズ配線を
備えたことにより，ヒューズ配線に直列に接続するヒュ
ーズの数を従来の冗長回路に比べ半減させることがで
き，従来の冗長回路の２倍のヒューズピッチとすること
により，容易にヒューズをレイアウトすることが可能で
ある。
備えたことにより，ヒューズ配線に直列に接続するヒュ
ーズの数を従来の冗長回路に比べ半減させることがで
き，従来の冗長回路の２倍のヒューズピッチとすること
により，容易にヒューズをレイアウトすることが可能で
ある。
【００３３】さらに，冗長救済するメモリセルと切断す
るヒューズの組み合わせとを一対一に対応させることが
できるので，余分な冗長セルを必要としない構成とする
ことが可能である。
るヒューズの組み合わせとを一対一に対応させることが
できるので，余分な冗長セルを必要としない構成とする
ことが可能である。
【００３４】さらに好ましくは，請求項３に記載のよう
に，２以上のヒューズ配線は４のヒューズ配線であり，
各ヒューズ配線はメモリセルの数８Ｎに対してＮのヒュ
ーズであるように構成される。かかる構成によれば，８
のメモリセルに対して各ヒューズ配線に備えるヒューズ
は１であり，一層容易にヒューズをレイアウトすること
が可能である。さらに，制御するメモリセルの数を増や
したい場合であっても，比較的簡単な回路構成の変更に
より実現することが可能である。
に，２以上のヒューズ配線は４のヒューズ配線であり，
各ヒューズ配線はメモリセルの数８Ｎに対してＮのヒュ
ーズであるように構成される。かかる構成によれば，８
のメモリセルに対して各ヒューズ配線に備えるヒューズ
は１であり，一層容易にヒューズをレイアウトすること
が可能である。さらに，制御するメモリセルの数を増や
したい場合であっても，比較的簡単な回路構成の変更に
より実現することが可能である。
【００３５】また，請求項４の記載によれば，直列に接
続された１以上のヒューズを備えたヒューズ配線と，ヒ
ューズ配線の上流側に接続され，ヒューズ配線に論理信
号を出力するヒューズドライバと，ヒューズ配線の下流
側に接続され，ヒューズ配線の論理信号のレベルを保持
するヒューズクランプと，ヒューズを内蔵し，内蔵ヒュ
ーズ接続時には第１の論理信号を出力し，内蔵ヒューズ
切断時には第２の論理信号を出力する２以上のヒューズ
回路と，ヒューズ配線のヒューズの切断により，該切断
されたヒューズの上流に接続された配線に対してはヒュ
ーズドライバからの論理信号の入力を許可し，該切断さ
れたヒューズの下流に接続された配線に対しては，ヒュ
ーズドライバからの論理信号の入力を拒絶してヒューズ
クランプにより保持された論理信号の入力を許可し，論
理信号及びヒューズ回路が出力する論理信号に応じてデ
コード信号を選択するデコード信号選択部と，デコード
信号に応じて，いずれのメモリセルを冗長救済するかを
選択するデコーダとを備えたことを特徴とする冗長回路
が提供される。なお，２以上のヒューズ回路は，請求項
５に記載のように，３のヒューズ回路であってもよい。
続された１以上のヒューズを備えたヒューズ配線と，ヒ
ューズ配線の上流側に接続され，ヒューズ配線に論理信
号を出力するヒューズドライバと，ヒューズ配線の下流
側に接続され，ヒューズ配線の論理信号のレベルを保持
するヒューズクランプと，ヒューズを内蔵し，内蔵ヒュ
ーズ接続時には第１の論理信号を出力し，内蔵ヒューズ
切断時には第２の論理信号を出力する２以上のヒューズ
回路と，ヒューズ配線のヒューズの切断により，該切断
されたヒューズの上流に接続された配線に対してはヒュ
ーズドライバからの論理信号の入力を許可し，該切断さ
れたヒューズの下流に接続された配線に対しては，ヒュ
ーズドライバからの論理信号の入力を拒絶してヒューズ
クランプにより保持された論理信号の入力を許可し，論
理信号及びヒューズ回路が出力する論理信号に応じてデ
コード信号を選択するデコード信号選択部と，デコード
信号に応じて，いずれのメモリセルを冗長救済するかを
選択するデコーダとを備えたことを特徴とする冗長回路
が提供される。なお，２以上のヒューズ回路は，請求項
５に記載のように，３のヒューズ回路であってもよい。
【００３６】かかる構成によれば，ヒューズ配線が一本
であるので，レイアウトを小さくすることが可能であ
る。さらに，ヒューズ回路からデコード信号選択部への
信号伝達経路はヒューズを設ける必要のない単なる配線
であり，ヒューズ回路自体も回路の空いているスペース
に設ければよいため容易にレイアウトすることが可能で
ある。
であるので，レイアウトを小さくすることが可能であ
る。さらに，ヒューズ回路からデコード信号選択部への
信号伝達経路はヒューズを設ける必要のない単なる配線
であり，ヒューズ回路自体も回路の空いているスペース
に設ければよいため容易にレイアウトすることが可能で
ある。
【００３７】さらに好ましくは，請求項６に記載のよう
に，２以上のヒューズ回路は２のヒューズ回路であり，
一のヒューズ回路からの論理信号のレベル及び他のヒュ
ーズ回路からの論理信号のレベルに応じて，デコード信
号選択部に入力される信号のレベルを決定するヒューズ
選択デコーダをさらに備えるように構成される。かかる
構成によれば，ヒューズ選択デコーダがヒューズ回路か
らの論理信号をデコードすることで，ヒューズ回路の数
を減らすことができ，レイアウトをさらに小さくするこ
とが可能である。
に，２以上のヒューズ回路は２のヒューズ回路であり，
一のヒューズ回路からの論理信号のレベル及び他のヒュ
ーズ回路からの論理信号のレベルに応じて，デコード信
号選択部に入力される信号のレベルを決定するヒューズ
選択デコーダをさらに備えるように構成される。かかる
構成によれば，ヒューズ選択デコーダがヒューズ回路か
らの論理信号をデコードすることで，ヒューズ回路の数
を減らすことができ，レイアウトをさらに小さくするこ
とが可能である。
【００３８】
【発明の実施の形態】以下に添付図面を参照しながら，
本発明にかかる冗長回路の好適な実施の形態について詳
細に説明する。なお，本明細書及び図面において，実質
的に同一の機能構成を有する構成要素については，同一
の符号を付することにより重複説明を省略する。
本発明にかかる冗長回路の好適な実施の形態について詳
細に説明する。なお，本明細書及び図面において，実質
的に同一の機能構成を有する構成要素については，同一
の符号を付することにより重複説明を省略する。
【００３９】（第１の実施の形態）第１の実施の形態に
かかる冗長回路１００の構成を，図１を参照しながら説
明する。冗長回路１００のうち，冗長ヒューズ部１１０
以外の構成は従来の冗長回路９００の構成と同様なの
で，以下では，従来の冗長回路９００との相違点につい
て，冗長ヒューズ部１１０についてのみ説明する。
かかる冗長回路１００の構成を，図１を参照しながら説
明する。冗長回路１００のうち，冗長ヒューズ部１１０
以外の構成は従来の冗長回路９００の構成と同様なの
で，以下では，従来の冗長回路９００との相違点につい
て，冗長ヒューズ部１１０についてのみ説明する。
【００４０】冗長ヒューズ部１１０は，切断可能なヒュ
ーズＦ０１，Ｆ０２，Ｆ１１，Ｆ１２を用い，ヒューズ
Ｆ０１，Ｆ０２を直列に接続した第１のヒューズ配線Ｆ
Ｌ０と，ヒューズＦ１１，Ｆ１２を直列に配列した第２
のヒューズ配線ＦＬ１と，第１のヒューズ配線ＦＬ０の
一端及び第２のヒューズ配線ＦＬ１の一端に接続された
ヒューズドライバ１１１と，第１のヒューズ配線ＦＬ０
の他端に接続された第１のヒューズクランプ１１２−０
と，第２のヒューズ配線ＦＬ１の他端に接続された第２
のヒューズクランプ１１２−１と，ＮＡＮＤ素子ＮＡＮ
Ｄ１〜ＮＡＮＤ４と，から主に構成される。
ーズＦ０１，Ｆ０２，Ｆ１１，Ｆ１２を用い，ヒューズ
Ｆ０１，Ｆ０２を直列に接続した第１のヒューズ配線Ｆ
Ｌ０と，ヒューズＦ１１，Ｆ１２を直列に配列した第２
のヒューズ配線ＦＬ１と，第１のヒューズ配線ＦＬ０の
一端及び第２のヒューズ配線ＦＬ１の一端に接続された
ヒューズドライバ１１１と，第１のヒューズ配線ＦＬ０
の他端に接続された第１のヒューズクランプ１１２−０
と，第２のヒューズ配線ＦＬ１の他端に接続された第２
のヒューズクランプ１１２−１と，ＮＡＮＤ素子ＮＡＮ
Ｄ１〜ＮＡＮＤ４と，から主に構成される。
【００４１】ＮＡＮＤ素子ＮＡＮＤ１は，ヒューズＦ０
１，Ｆ０２間のヒューズノードＦ０１を一の入力とし，
ヒューズＦ１１，Ｆ１２間のヒューズノードＦ１１を他
の入力とし，ノードＮ１を出力とする。ＮＡＮＤ素子Ｎ
ＡＮＤ２は，ヒューズＦ０１，Ｆ０２間のヒューズノー
ドＦ０１を一の入力とし，他の入力はハイレベルに固定
され，ノードＮ２を出力とする。ＮＡＮＤ素子ＮＡＮＤ
３は，ヒューズＦ０２，第１のヒューズクランプ１１２
−０間のヒューズノードＦ０２を一の入力とし，ヒュー
ズＦ１２，第２のヒューズクランプ１１２−１間のヒュ
ーズノードＦ１２を他の入力とし，ノードＮ３を出力と
する。ＮＡＮＤ素子ＮＡＮＤ４は，ヒューズＦ０２，第
１のヒューズクランプ１１２−０間のヒューズノードＦ
０２を一の入力とし，他の入力はハイレベルに固定さ
れ，ノードＮ４を出力とする。ＮＡＮＤ素子ＮＡＮＤ１
〜ＮＡＮＤ４の出力ノードＮ１〜Ｎ４が冗長ヒューズ部
１１０の出力となり，力ラムデコーダ切替回路部１３０
に入力される。
１，Ｆ０２間のヒューズノードＦ０１を一の入力とし，
ヒューズＦ１１，Ｆ１２間のヒューズノードＦ１１を他
の入力とし，ノードＮ１を出力とする。ＮＡＮＤ素子Ｎ
ＡＮＤ２は，ヒューズＦ０１，Ｆ０２間のヒューズノー
ドＦ０１を一の入力とし，他の入力はハイレベルに固定
され，ノードＮ２を出力とする。ＮＡＮＤ素子ＮＡＮＤ
３は，ヒューズＦ０２，第１のヒューズクランプ１１２
−０間のヒューズノードＦ０２を一の入力とし，ヒュー
ズＦ１２，第２のヒューズクランプ１１２−１間のヒュ
ーズノードＦ１２を他の入力とし，ノードＮ３を出力と
する。ＮＡＮＤ素子ＮＡＮＤ４は，ヒューズＦ０２，第
１のヒューズクランプ１１２−０間のヒューズノードＦ
０２を一の入力とし，他の入力はハイレベルに固定さ
れ，ノードＮ４を出力とする。ＮＡＮＤ素子ＮＡＮＤ１
〜ＮＡＮＤ４の出力ノードＮ１〜Ｎ４が冗長ヒューズ部
１１０の出力となり，力ラムデコーダ切替回路部１３０
に入力される。
【００４２】次に，上記のように構成される冗長回路１
００の動作を，図２を参照しながら説明する。まず，ヒ
ューズが切断されていない場合について，図２（Ａ）を
参照しながら説明する。イネーブル信号がロウレベルか
らハイレベルになると，ヒューズノードＦＮ０１，ＦＮ
０２，ＦＮ１１，ＦＮ１２がすべてハイレベルからロウ
レベルとなり，さらに，ＮＡＮＤ素子ＮＡＮＤ１〜ＮＡ
ＮＤ４を介すことにより，冗長ヒューズ部１１０の出力
であるノードＮ１〜Ｎ４はロウレベルからハイレベルと
なる。従って，カラムデコーダ切替回路部１３０内のト
ランスファゲートは，すべて上側のトランスファゲート
がオンして，ノーマルカラム線ＣＬ０〜ＣＬ７のみ使用
されることになる。
００の動作を，図２を参照しながら説明する。まず，ヒ
ューズが切断されていない場合について，図２（Ａ）を
参照しながら説明する。イネーブル信号がロウレベルか
らハイレベルになると，ヒューズノードＦＮ０１，ＦＮ
０２，ＦＮ１１，ＦＮ１２がすべてハイレベルからロウ
レベルとなり，さらに，ＮＡＮＤ素子ＮＡＮＤ１〜ＮＡ
ＮＤ４を介すことにより，冗長ヒューズ部１１０の出力
であるノードＮ１〜Ｎ４はロウレベルからハイレベルと
なる。従って，カラムデコーダ切替回路部１３０内のト
ランスファゲートは，すべて上側のトランスファゲート
がオンして，ノーマルカラム線ＣＬ０〜ＣＬ７のみ使用
されることになる。
【００４３】次に，冗長カラム線を使用する場合の一例
として，ヒューズＦ０１とＦ１１を切断した場合の動作
を，図２（Ｂ）を参照しながら説明する。イネーブル信
号がハイレベルとなるとヒューズＦ０１とヒューズＦ１
１が切断されているため，第１のヒューズクランプ１１
２−０，第２のヒューズクランプ１１２−１により，ヒ
ューズノードＦＮ０１，ＦＮ０２，ＦＮ１１，ＦＮ１２
はハイレベルに保持される。ＮＡＮＤ素子ＮＡＮＤ１〜
ＮＡＮＤ４により，ノードＮ１〜Ｎ４はロウレベルとな
る。従って，カラムデコーダ切替回路部１３０内のトラ
ンスファゲートは，すべて下側のトランスファゲートが
オンする。従って，ノーマルカラム線ＣＬ０，ＣＬ１以
下がシフトして，ノーマルカラム線ＣＬ０，ＣＬ１は使
用されず，代わりに冗長カラム線ＲＣＬ０，ＲＣＬ１が
使用されることになる。
として，ヒューズＦ０１とＦ１１を切断した場合の動作
を，図２（Ｂ）を参照しながら説明する。イネーブル信
号がハイレベルとなるとヒューズＦ０１とヒューズＦ１
１が切断されているため，第１のヒューズクランプ１１
２−０，第２のヒューズクランプ１１２−１により，ヒ
ューズノードＦＮ０１，ＦＮ０２，ＦＮ１１，ＦＮ１２
はハイレベルに保持される。ＮＡＮＤ素子ＮＡＮＤ１〜
ＮＡＮＤ４により，ノードＮ１〜Ｎ４はロウレベルとな
る。従って，カラムデコーダ切替回路部１３０内のトラ
ンスファゲートは，すべて下側のトランスファゲートが
オンする。従って，ノーマルカラム線ＣＬ０，ＣＬ１以
下がシフトして，ノーマルカラム線ＣＬ０，ＣＬ１は使
用されず，代わりに冗長カラム線ＲＣＬ０，ＲＣＬ１が
使用されることになる。
【００４４】次に，冗長カラム線を使用する場合の別の
例として，ヒューズＦ０１とＦ１２を切断した場合の動
作を，図２（Ｃ）を参照しながら説明する。イネーブル
信号がハイレベルとなるとヒューズノードＦＮ１１はロ
ウレベルとなるが，ヒューズＦ０１とヒューズＦ１２が
切断されているため，第１のヒューズクランプ１１２−
０，第２のヒューズクランプ１１２−１により，ヒュー
ズノードＦＮ０１，ＦＮ０２，ＦＮ１２はハイレベルに
保持される。ＮＡＮＤ素子ＮＡＮＤ１〜ＮＡＮＤ４によ
り，ノードＮ１はハイレベルとなり，ノードＮ２〜Ｎ４
はロウレベルとなる。従って，ノーマルカラム線ＣＬ
２，ＣＬ３以下がシフトして，ノーマルカラム線ＣＬ
２，ＣＬ３は使用されず，代わりに冗長カラム線ＲＣＬ
０，ＲＣＬ１が使用されることになる。
例として，ヒューズＦ０１とＦ１２を切断した場合の動
作を，図２（Ｃ）を参照しながら説明する。イネーブル
信号がハイレベルとなるとヒューズノードＦＮ１１はロ
ウレベルとなるが，ヒューズＦ０１とヒューズＦ１２が
切断されているため，第１のヒューズクランプ１１２−
０，第２のヒューズクランプ１１２−１により，ヒュー
ズノードＦＮ０１，ＦＮ０２，ＦＮ１２はハイレベルに
保持される。ＮＡＮＤ素子ＮＡＮＤ１〜ＮＡＮＤ４によ
り，ノードＮ１はハイレベルとなり，ノードＮ２〜Ｎ４
はロウレベルとなる。従って，ノーマルカラム線ＣＬ
２，ＣＬ３以下がシフトして，ノーマルカラム線ＣＬ
２，ＣＬ３は使用されず，代わりに冗長カラム線ＲＣＬ
０，ＲＣＬ１が使用されることになる。
【００４５】同様に，ノーマルカラム線ＣＬ４，ＣＬ５
を冗長救済するには，ヒューズＦ０２，Ｆ１１またはヒ
ューズＦ０２，Ｆ１２を切断すればよく，ノーマルカラ
ム線ＣＬ６，ＣＬ７を冗長救済するには，ヒューズＦ０
２を切断すればよい。このように，ヒューズを切断した
場合には，カラム線が一つシフトし，冗長カラム線ＲＣ
Ｌ０，ＲＣＬ１が使用されることになる。
を冗長救済するには，ヒューズＦ０２，Ｆ１１またはヒ
ューズＦ０２，Ｆ１２を切断すればよく，ノーマルカラ
ム線ＣＬ６，ＣＬ７を冗長救済するには，ヒューズＦ０
２を切断すればよい。このように，ヒューズを切断した
場合には，カラム線が一つシフトし，冗長カラム線ＲＣ
Ｌ０，ＲＣＬ１が使用されることになる。
【００４６】冗長回路１００は以上のように構成され，
動作することにより，以下のような優れた効果を奏す
る。すなわち，２のヒューズ配線ＦＬ０，ＦＬ１を備え
たことにより，ヒューズ配線ＦＬ０，ＦＬ１に直列に接
続するヒューズの数を従来の冗長回路に比べ半減させる
ことができ，従来の冗長回路の２倍のヒューズピッチと
することにより，容易にヒューズをレイアウトすること
が可能である。
動作することにより，以下のような優れた効果を奏す
る。すなわち，２のヒューズ配線ＦＬ０，ＦＬ１を備え
たことにより，ヒューズ配線ＦＬ０，ＦＬ１に直列に接
続するヒューズの数を従来の冗長回路に比べ半減させる
ことができ，従来の冗長回路の２倍のヒューズピッチと
することにより，容易にヒューズをレイアウトすること
が可能である。
【００４７】さらに，冗長救済するメモリセルと切断す
るヒューズの組み合わせとを一対一に対応させることが
できるので，余分な冗長セルを必要としない構成とする
ことが可能である。
るヒューズの組み合わせとを一対一に対応させることが
できるので，余分な冗長セルを必要としない構成とする
ことが可能である。
【００４８】（第２の実施の形態）第２の実施の形態に
かかる冗長回路２００の構成を，図３を参照しながら説
明する。冗長回路２００は，第１の実施の形態にかかる
冗長回路１００を改良したものであり，以下の点に特徴
がある。すなわち，冗長回路１００の冗長ヒューズ部１
１０の２本のヒューズ配線ＦＬ０，ＦＬ１のうちの１本
について，接続されるヒューズドライバとヒューズクラ
ンプの位置を入れ替え，出力用ＮＡＮＤ素子ＮＡＮＤ１
〜ＮＡＮＤ４の一の入力に，入れ替えたヒューズドライ
バの出力をインバータＩＮＶ１〜ＩＮＶ４を介して入力
した点に特徴がある。
かかる冗長回路２００の構成を，図３を参照しながら説
明する。冗長回路２００は，第１の実施の形態にかかる
冗長回路１００を改良したものであり，以下の点に特徴
がある。すなわち，冗長回路１００の冗長ヒューズ部１
１０の２本のヒューズ配線ＦＬ０，ＦＬ１のうちの１本
について，接続されるヒューズドライバとヒューズクラ
ンプの位置を入れ替え，出力用ＮＡＮＤ素子ＮＡＮＤ１
〜ＮＡＮＤ４の一の入力に，入れ替えたヒューズドライ
バの出力をインバータＩＮＶ１〜ＩＮＶ４を介して入力
した点に特徴がある。
【００４９】冗長ヒューズ部２１０は，切断可能なヒュ
ーズＦ０１，Ｆ０２，Ｆ１１，Ｆ１２を用い，ヒューズ
Ｆ０１，Ｆ０２を直列に接続した第１のヒューズ配線Ｆ
Ｌ０と，ヒューズＦ１１，Ｆ１２を直列に配列した第２
のヒューズ配線ＦＬ１と，第１のヒューズ配線ＦＬ０の
一端に接続された第１のヒューズドライバ２１１−０
と，第２のヒューズ配線ＦＬ１の一端に接続された第２
のヒューズドライバ２１１−１と，第１のヒューズ配線
ＦＬ０の他端に接続された第１のヒューズクランプ２１
２−０と，第２のヒューズ配線ＦＬ１の他端に接続され
た第２のヒューズクランプ２１２−１と，インバータＩ
ＮＶ１〜ＩＮＶ４と，ＮＡＮＤ素子ＮＡＮＤ１〜ＮＡＮ
Ｄ４と，から主に構成される。
ーズＦ０１，Ｆ０２，Ｆ１１，Ｆ１２を用い，ヒューズ
Ｆ０１，Ｆ０２を直列に接続した第１のヒューズ配線Ｆ
Ｌ０と，ヒューズＦ１１，Ｆ１２を直列に配列した第２
のヒューズ配線ＦＬ１と，第１のヒューズ配線ＦＬ０の
一端に接続された第１のヒューズドライバ２１１−０
と，第２のヒューズ配線ＦＬ１の一端に接続された第２
のヒューズドライバ２１１−１と，第１のヒューズ配線
ＦＬ０の他端に接続された第１のヒューズクランプ２１
２−０と，第２のヒューズ配線ＦＬ１の他端に接続され
た第２のヒューズクランプ２１２−１と，インバータＩ
ＮＶ１〜ＩＮＶ４と，ＮＡＮＤ素子ＮＡＮＤ１〜ＮＡＮ
Ｄ４と，から主に構成される。
【００５０】ＮＡＮＤ素子ＮＡＮＤ１は，ヒューズＦ０
１，Ｆ０２間のヒューズノードＦ０１を一の入力とし，
ヒューズＦ１１，第２のヒューズクランプ２１２−１間
のヒューズノードＦ１０からインバータＩＮＶ１を介し
たノードＦＮ２１を他の入力とし，ノードＮ１を出力と
する。ＮＡＮＤ素子ＮＡＮＤ２は，ヒューズＦ０１，Ｆ
０２間のヒューズノードＦ０１を一の入力とし，ヒュー
ズＦ１１，Ｆ１２間のヒューズノードＦＮ１１からイン
バータＩＮＶ２を介したノードＦＮ２２を他の入力と
し，ノードＮ２を出力とする。ＮＡＮＤ素子ＮＡＮＤ３
は，ヒューズＦ０２，第１のヒューズクランプ２１２−
０間のヒューズノードＦ０２を一の入力とし，ヒューズ
Ｆ１１，ヒューズＦ１２間のヒューズノードＦＮ１１か
らインバータＩＮＶ３を介したノードＦＮ２３を他の入
力とし，ノードＮ３を出力とする。ＮＡＮＤ素子ＮＡＮ
Ｄ４は，ヒューズＦ０２，第１のヒューズクランプ２１
２−０間のヒューズノードＦ０２を一の入力とし，ヒュ
ーズＦ１２，第２のヒューズドライバ２１１−１間のヒ
ューズノードＦ１２からインバータＩＮＶ４を介したノ
ードＦＮ２４を他の入力とし，ノードＮ４を出力とす
る。ＮＡＮＤ素子ＮＡＮＤ１〜ＮＡＮＤ４の出力ノード
Ｎ１〜Ｎ４が冗長ヒューズ部２１０の出力となり，力ラ
ムデコーダ切替回路部２３０に入力される。
１，Ｆ０２間のヒューズノードＦ０１を一の入力とし，
ヒューズＦ１１，第２のヒューズクランプ２１２−１間
のヒューズノードＦ１０からインバータＩＮＶ１を介し
たノードＦＮ２１を他の入力とし，ノードＮ１を出力と
する。ＮＡＮＤ素子ＮＡＮＤ２は，ヒューズＦ０１，Ｆ
０２間のヒューズノードＦ０１を一の入力とし，ヒュー
ズＦ１１，Ｆ１２間のヒューズノードＦＮ１１からイン
バータＩＮＶ２を介したノードＦＮ２２を他の入力と
し，ノードＮ２を出力とする。ＮＡＮＤ素子ＮＡＮＤ３
は，ヒューズＦ０２，第１のヒューズクランプ２１２−
０間のヒューズノードＦ０２を一の入力とし，ヒューズ
Ｆ１１，ヒューズＦ１２間のヒューズノードＦＮ１１か
らインバータＩＮＶ３を介したノードＦＮ２３を他の入
力とし，ノードＮ３を出力とする。ＮＡＮＤ素子ＮＡＮ
Ｄ４は，ヒューズＦ０２，第１のヒューズクランプ２１
２−０間のヒューズノードＦ０２を一の入力とし，ヒュ
ーズＦ１２，第２のヒューズドライバ２１１−１間のヒ
ューズノードＦ１２からインバータＩＮＶ４を介したノ
ードＦＮ２４を他の入力とし，ノードＮ４を出力とす
る。ＮＡＮＤ素子ＮＡＮＤ１〜ＮＡＮＤ４の出力ノード
Ｎ１〜Ｎ４が冗長ヒューズ部２１０の出力となり，力ラ
ムデコーダ切替回路部２３０に入力される。
【００５１】次に，上記のように構成される冗長回路２
００の動作を，図４を参照しながら説明する。まず，ヒ
ューズが切断されていない場合について，図４（Ａ）を
参照しながら説明する。イネーブル信号がロウレベルか
らハイレベルになると，ヒューズノードＦＮ０１，ＦＮ
０２，ＦＮ１１，ＦＮ１２すべてがハイレベルからロウ
レベルとなり，さらに，インバータＩＮＶ１〜ＩＮＶ
４，ＮＡＮＤ素子ＮＡＮＤ１〜ＮＡＮＤ４を介すことに
より，冗長ヒューズ部の出力であるノードＮ１からＮ４
はロウレベルからハイレベルとなる。従って，カラムデ
コーダ切替回路部２３０内のトランスファゲートは，す
べて上側のトランスファゲートがオンして，ノーマルカ
ラム線ＣＬ０〜ＣＬ７のみ使用されることになる。
００の動作を，図４を参照しながら説明する。まず，ヒ
ューズが切断されていない場合について，図４（Ａ）を
参照しながら説明する。イネーブル信号がロウレベルか
らハイレベルになると，ヒューズノードＦＮ０１，ＦＮ
０２，ＦＮ１１，ＦＮ１２すべてがハイレベルからロウ
レベルとなり，さらに，インバータＩＮＶ１〜ＩＮＶ
４，ＮＡＮＤ素子ＮＡＮＤ１〜ＮＡＮＤ４を介すことに
より，冗長ヒューズ部の出力であるノードＮ１からＮ４
はロウレベルからハイレベルとなる。従って，カラムデ
コーダ切替回路部２３０内のトランスファゲートは，す
べて上側のトランスファゲートがオンして，ノーマルカ
ラム線ＣＬ０〜ＣＬ７のみ使用されることになる。
【００５２】次に，冗長カラム線を使用する場合の一例
として，ヒューズＦ０１を切断した場合の動作を，図４
（Ｂ）を参照しながら説明する。イネーブル信号がハイ
レベルとなるとヒューズＦ０１が切断されているため，
第１のヒューズクランプ２１２−０により，フェーズノ
ードＦＮ０１，ＦＮ０２はハイレベルに保持される。Ｎ
ＡＮＤ素子ＮＡＮＤ１〜ＮＡＮＤ４により，ノードＮ１
〜Ｎ４はロウレベルとなる。従って，カラムデコーダ切
替回路部２３０内のトランスファゲートは，すべて下側
のトランスファゲートがオンする。従って，ノーマルカ
ラム線ＣＬ０，ＣＬ１以下がシフトして，ノーマルカラ
ム線ＣＬ０，ＣＬ１は使用されず，代わりに冗長カラム
線ＲＣＬ０，ＲＣＬ１が使用されることになる。
として，ヒューズＦ０１を切断した場合の動作を，図４
（Ｂ）を参照しながら説明する。イネーブル信号がハイ
レベルとなるとヒューズＦ０１が切断されているため，
第１のヒューズクランプ２１２−０により，フェーズノ
ードＦＮ０１，ＦＮ０２はハイレベルに保持される。Ｎ
ＡＮＤ素子ＮＡＮＤ１〜ＮＡＮＤ４により，ノードＮ１
〜Ｎ４はロウレベルとなる。従って，カラムデコーダ切
替回路部２３０内のトランスファゲートは，すべて下側
のトランスファゲートがオンする。従って，ノーマルカ
ラム線ＣＬ０，ＣＬ１以下がシフトして，ノーマルカラ
ム線ＣＬ０，ＣＬ１は使用されず，代わりに冗長カラム
線ＲＣＬ０，ＲＣＬ１が使用されることになる。
【００５３】次に，冗長カラム線を使用する場合の別の
例として，ヒューズＦ０１とＦ１１を切断した場合の動
作を，図４（Ｃ）を参照しながら説明する。イネーブル
信号がハイレベルなるとヒューズノードＦＮ１１，ＦＮ
１２はロウレベルとなるが，ヒューズＦ０１とＦ１１が
切断されているため，第１のヒューズクランプ２１２−
０，第２のヒューズクランプ２１２−１により，ヒュー
ズノードＦＮ０１，ＦＮ０２，ＦＮ１０はハイレベルに
保持される。ＮＡＮＤ素子ＮＡＮＤ１〜ＮＡＮＤ４によ
り，ノードＮ１はハイレベルとなり，ノードＮ２〜Ｎ４
はロウレベルとなる。従って，ノーマルカラム線ＣＬ
２，ＣＬ３以下がシフトして，ノーマルカラム線ＣＬ
２，ＣＬ３は使用されず，代わりに冗長カラム線ＲＣＬ
０，ＲＣＬ１が使用されることになる。
例として，ヒューズＦ０１とＦ１１を切断した場合の動
作を，図４（Ｃ）を参照しながら説明する。イネーブル
信号がハイレベルなるとヒューズノードＦＮ１１，ＦＮ
１２はロウレベルとなるが，ヒューズＦ０１とＦ１１が
切断されているため，第１のヒューズクランプ２１２−
０，第２のヒューズクランプ２１２−１により，ヒュー
ズノードＦＮ０１，ＦＮ０２，ＦＮ１０はハイレベルに
保持される。ＮＡＮＤ素子ＮＡＮＤ１〜ＮＡＮＤ４によ
り，ノードＮ１はハイレベルとなり，ノードＮ２〜Ｎ４
はロウレベルとなる。従って，ノーマルカラム線ＣＬ
２，ＣＬ３以下がシフトして，ノーマルカラム線ＣＬ
２，ＣＬ３は使用されず，代わりに冗長カラム線ＲＣＬ
０，ＲＣＬ１が使用されることになる。
【００５４】同様に，ノーマルカラム線ＣＬ４，ＣＬ５
を冗長救済するには，ヒューズＦ０２，Ｆ１１を切断す
ればよく，ノーマルカラム線ＣＬ６，ＣＬ７を冗長救済
するには，ヒューズＦ０２，Ｆ１２を切断すればよい。
このように，ヒューズを切断した場合には，カラム線が
一つシフトし，冗長カラム線ＲＣＬ０，ＲＣＬ１が使用
されることになる。
を冗長救済するには，ヒューズＦ０２，Ｆ１１を切断す
ればよく，ノーマルカラム線ＣＬ６，ＣＬ７を冗長救済
するには，ヒューズＦ０２，Ｆ１２を切断すればよい。
このように，ヒューズを切断した場合には，カラム線が
一つシフトし，冗長カラム線ＲＣＬ０，ＲＣＬ１が使用
されることになる。
【００５５】冗長回路２００は以上のように構成され，
動作することにより，以下のような優れた効果を奏す
る。すなわち，ノーマルカラム線ＣＬ０，ＣＬ１を救済
する場合には，ヒューズＦ０１のみを切断すればよいた
め，第１の実施の形態の場合と同様の効果が得られる上
に，ヒューズ切断の数を減らすことが可能である。
動作することにより，以下のような優れた効果を奏す
る。すなわち，ノーマルカラム線ＣＬ０，ＣＬ１を救済
する場合には，ヒューズＦ０１のみを切断すればよいた
め，第１の実施の形態の場合と同様の効果が得られる上
に，ヒューズ切断の数を減らすことが可能である。
【００５６】（第３の実施の形態）第３の実施の形態に
かかる冗長回路３００の構成を，図５を参照しながら説
明する。冗長回路３００は，第２の実施の形態にかかる
冗長回路２００を改良したものであり，以下の点に特徴
がある。すなわち，第２の実施の形態において入れ替え
たヒューズドライバ２１１−１及びヒューズクランプ２
１２−１を，ハイレベルの信号を送出するヒューズドラ
イバ３１１−１，及びヒューズ配線ＦＬ１をロウレベル
に保持するヒューズクランプ３１２−１に置き換えたこ
と，及び入れ替えたヒューズドライバ３１１−１の出力
をインバータを介さずにＮＡＮＤ素子ＮＡＮＤ１〜ＮＡ
ＮＤ４の入力に接続している点に特徴がある。
かかる冗長回路３００の構成を，図５を参照しながら説
明する。冗長回路３００は，第２の実施の形態にかかる
冗長回路２００を改良したものであり，以下の点に特徴
がある。すなわち，第２の実施の形態において入れ替え
たヒューズドライバ２１１−１及びヒューズクランプ２
１２−１を，ハイレベルの信号を送出するヒューズドラ
イバ３１１−１，及びヒューズ配線ＦＬ１をロウレベル
に保持するヒューズクランプ３１２−１に置き換えたこ
と，及び入れ替えたヒューズドライバ３１１−１の出力
をインバータを介さずにＮＡＮＤ素子ＮＡＮＤ１〜ＮＡ
ＮＤ４の入力に接続している点に特徴がある。
【００５７】冗長ヒューズ部３１０は，切断可能なヒュ
ーズＦ０１，Ｆ０２，Ｆ１１，Ｆ１２を用い，ヒューズ
Ｆ０１，Ｆ０２を直列に接続した第１のヒューズ配線Ｆ
Ｌ０と，ヒューズＦ１１，Ｆ１２を直列に配列した第２
のヒューズ配線ＦＬ１と，第１のヒューズ配線ＦＬ０の
一端に接続された第１のヒューズドライバ３１１−０
と，第２のヒューズ配線ＦＬ１の一端に接続された第２
のヒューズドライバ３１１−１と，第１のヒューズ配線
ＦＬ０の他端に接続された第１のヒューズクランプ３１
２−０と，第２のヒューズ配線ＦＬ１の他端に接続され
た第２のヒューズクランプ３１２−１と，ＮＡＮＤ素子
ＮＡＮＤ１〜ＮＡＮＤ４と，から主に構成される。
ーズＦ０１，Ｆ０２，Ｆ１１，Ｆ１２を用い，ヒューズ
Ｆ０１，Ｆ０２を直列に接続した第１のヒューズ配線Ｆ
Ｌ０と，ヒューズＦ１１，Ｆ１２を直列に配列した第２
のヒューズ配線ＦＬ１と，第１のヒューズ配線ＦＬ０の
一端に接続された第１のヒューズドライバ３１１−０
と，第２のヒューズ配線ＦＬ１の一端に接続された第２
のヒューズドライバ３１１−１と，第１のヒューズ配線
ＦＬ０の他端に接続された第１のヒューズクランプ３１
２−０と，第２のヒューズ配線ＦＬ１の他端に接続され
た第２のヒューズクランプ３１２−１と，ＮＡＮＤ素子
ＮＡＮＤ１〜ＮＡＮＤ４と，から主に構成される。
【００５８】ＮＡＮＤ素子ＮＡＮＤ１は，ヒューズＦ０
１，Ｆ０２間のヒューズノードＦ０１を一の入力とし，
ヒューズＦ１１，第２のヒューズクランプ３１２−１間
のヒューズノードＦ１０を他の入力とし，ノードＮ１を
出力とする。ＮＡＮＤ素子ＮＡＮＤ２は，ヒューズＦ０
１，Ｆ０２間のヒューズノードＦ０１を一の入力とし，
ヒューズＦ１１，Ｆ１２間のヒューズノードＦＮ１１を
他の入力とし，ノードＮ２を出力とする。ＮＡＮＤ素子
ＮＡＮＤ３は，ヒューズＦ０２，第１のヒューズクラン
プ３１２−０間のヒューズノードＦ０２を一の入力と
し，ヒューズＦ１１，ヒューズＦ１２間のヒューズノー
ドＦＮ１１を他の入力とし，ノードＮ３を出力とする。
ＮＡＮＤ素子ＮＡＮＤ４は，ヒューズＦ０２，第１のヒ
ューズクランプ３１２−０間のヒューズノードＦ０２を
一の入力とし，ヒューズＦ１２，第２のヒューズドライ
バ３１１−１間のヒューズノードＦ１２を他の入力と
し，ノードＮ４を出力とする。ＮＡＮＤ素子ＮＡＮＤ１
〜ＮＡＮＤ４の出力ノードＮ１〜Ｎ４が冗長ヒューズ部
３１０の出力となり，力ラムデコーダ切替回路部３３０
に入力される。
１，Ｆ０２間のヒューズノードＦ０１を一の入力とし，
ヒューズＦ１１，第２のヒューズクランプ３１２−１間
のヒューズノードＦ１０を他の入力とし，ノードＮ１を
出力とする。ＮＡＮＤ素子ＮＡＮＤ２は，ヒューズＦ０
１，Ｆ０２間のヒューズノードＦ０１を一の入力とし，
ヒューズＦ１１，Ｆ１２間のヒューズノードＦＮ１１を
他の入力とし，ノードＮ２を出力とする。ＮＡＮＤ素子
ＮＡＮＤ３は，ヒューズＦ０２，第１のヒューズクラン
プ３１２−０間のヒューズノードＦ０２を一の入力と
し，ヒューズＦ１１，ヒューズＦ１２間のヒューズノー
ドＦＮ１１を他の入力とし，ノードＮ３を出力とする。
ＮＡＮＤ素子ＮＡＮＤ４は，ヒューズＦ０２，第１のヒ
ューズクランプ３１２−０間のヒューズノードＦ０２を
一の入力とし，ヒューズＦ１２，第２のヒューズドライ
バ３１１−１間のヒューズノードＦ１２を他の入力と
し，ノードＮ４を出力とする。ＮＡＮＤ素子ＮＡＮＤ１
〜ＮＡＮＤ４の出力ノードＮ１〜Ｎ４が冗長ヒューズ部
３１０の出力となり，力ラムデコーダ切替回路部３３０
に入力される。
【００５９】次に，上記のように構成される冗長回路３
００の動作を図６を参照しながら説明する。まず，ヒュ
ーズが切断されていない場合について，図６（Ａ）を参
照しながら説明する。イネーブル信号がロウレベルから
ハイレベルになると，ヒューズノードＦＮ０１，ＦＮ０
２，ＦＮ１，ＦＮ１２はすべてがハイレベルからロウレ
ベルとなり，さらに，ＮＡＮＤ素子ＮＡＮＤ１〜ＮＡＮ
Ｄ４を介すことにより，冗長ヒューズ部の出力であるノ
ードＮ１からＮ４はロウレベルからハイレベルとなる。
従って，カラムデコーダ切替回路部３３０内のトランス
ファゲートは，すべて上側のトランスファゲートがオン
して，ノーマルカラム線ＣＬ０〜ＣＬ７のみ使用される
ことになる。
００の動作を図６を参照しながら説明する。まず，ヒュ
ーズが切断されていない場合について，図６（Ａ）を参
照しながら説明する。イネーブル信号がロウレベルから
ハイレベルになると，ヒューズノードＦＮ０１，ＦＮ０
２，ＦＮ１，ＦＮ１２はすべてがハイレベルからロウレ
ベルとなり，さらに，ＮＡＮＤ素子ＮＡＮＤ１〜ＮＡＮ
Ｄ４を介すことにより，冗長ヒューズ部の出力であるノ
ードＮ１からＮ４はロウレベルからハイレベルとなる。
従って，カラムデコーダ切替回路部３３０内のトランス
ファゲートは，すべて上側のトランスファゲートがオン
して，ノーマルカラム線ＣＬ０〜ＣＬ７のみ使用される
ことになる。
【００６０】次に，冗長カラム線を使用する場合の一例
として，ヒューズＦ０１を切断した場合の動作を，図６
（Ｂ）を参照しながら説明する。イネーブル信号がハイ
レベルとなるとヒューズＦ０１が切断されているため，
第１のヒューズクランプ３１２−０により，フェーズノ
ードＦＮ０１，ＦＮ０２はハイレベルを保持される。ま
た，第２のヒューズドライバ３１１−１により，ヒュー
ズノードＦＮ１０，ＦＮ１１，ＦＮ１２もハイレベルと
なる。ＮＡＮＤ素子ＮＡＮＤ１〜ＮＡＮＤ４により，ノ
ードＮ１〜Ｎ４はロウレベルとなる。従って，カラムデ
コーダ切替回路部３３０内のトランスファゲートは，す
べて下側のトランスファゲートがオンする。従って，ノ
ーマルカラム線ＣＬ０，ＣＬ１以下がシフトして，ノー
マルカラム線ＣＬ０，ＣＬ１は使用されず，代わりに冗
長カラム線ＲＣＬ０，ＲＣＬ１が使用されることにな
る。
として，ヒューズＦ０１を切断した場合の動作を，図６
（Ｂ）を参照しながら説明する。イネーブル信号がハイ
レベルとなるとヒューズＦ０１が切断されているため，
第１のヒューズクランプ３１２−０により，フェーズノ
ードＦＮ０１，ＦＮ０２はハイレベルを保持される。ま
た，第２のヒューズドライバ３１１−１により，ヒュー
ズノードＦＮ１０，ＦＮ１１，ＦＮ１２もハイレベルと
なる。ＮＡＮＤ素子ＮＡＮＤ１〜ＮＡＮＤ４により，ノ
ードＮ１〜Ｎ４はロウレベルとなる。従って，カラムデ
コーダ切替回路部３３０内のトランスファゲートは，す
べて下側のトランスファゲートがオンする。従って，ノ
ーマルカラム線ＣＬ０，ＣＬ１以下がシフトして，ノー
マルカラム線ＣＬ０，ＣＬ１は使用されず，代わりに冗
長カラム線ＲＣＬ０，ＲＣＬ１が使用されることにな
る。
【００６１】次に，冗長カラム線を使用する場合の別の
例として，ヒューズＦ０１とＦ１１を切断した場合の動
作を，図６（Ｃ）を参照しながら説明する。イネーブル
信号がハイレベルなると，ヒューズノードＦＮ１０はロ
ウレベルとなるが，ＦＮ０１，ＦＮ０２，ＦＮ１１，Ｆ
Ｎ１２はハイレベルを保持する。ＮＡＮＤ素子ＮＡＮＤ
１〜ＮＡＮＤ４により，ノードＮ１はハイレベルとな
り，ノードＮ２〜Ｎ４はロウレベルとなる。従って，ノ
ーマルカラム線ＣＬ２，ＣＬ３以下がシフトして，ノー
マルカラム線ＣＬ２，ＣＬ３は使用されず，代わりに冗
長カラム線ＲＣＬ０，ＲＣＬ１が使用されることにな
る。
例として，ヒューズＦ０１とＦ１１を切断した場合の動
作を，図６（Ｃ）を参照しながら説明する。イネーブル
信号がハイレベルなると，ヒューズノードＦＮ１０はロ
ウレベルとなるが，ＦＮ０１，ＦＮ０２，ＦＮ１１，Ｆ
Ｎ１２はハイレベルを保持する。ＮＡＮＤ素子ＮＡＮＤ
１〜ＮＡＮＤ４により，ノードＮ１はハイレベルとな
り，ノードＮ２〜Ｎ４はロウレベルとなる。従って，ノ
ーマルカラム線ＣＬ２，ＣＬ３以下がシフトして，ノー
マルカラム線ＣＬ２，ＣＬ３は使用されず，代わりに冗
長カラム線ＲＣＬ０，ＲＣＬ１が使用されることにな
る。
【００６２】同様に，ノーマルカラム線ＣＬ４，ＣＬ５
を冗長救済するには，ヒューズＦ０２を切断すればよ
く，ノーマルカラム線ＣＬ６，ＣＬ７を冗長救済するに
は，ヒューズＦ０２，Ｆ１２を切断すればよい。このよ
うに，ヒューズを切断した場合には，カラム線が一つシ
フトし，冗長カラム線ＲＣＬ０，ＲＣＬ１が使用される
ことになる。
を冗長救済するには，ヒューズＦ０２を切断すればよ
く，ノーマルカラム線ＣＬ６，ＣＬ７を冗長救済するに
は，ヒューズＦ０２，Ｆ１２を切断すればよい。このよ
うに，ヒューズを切断した場合には，カラム線が一つシ
フトし，冗長カラム線ＲＣＬ０，ＲＣＬ１が使用される
ことになる。
【００６３】冗長回路３００は以上のように構成され，
動作することにより，以下のような優れた効果を奏す
る。すなわち，第２の実施の形態と同様の効果が得られ
る上に，インバータが不要となるので，レイアウトを小
さくすることが可能である。
動作することにより，以下のような優れた効果を奏す
る。すなわち，第２の実施の形態と同様の効果が得られ
る上に，インバータが不要となるので，レイアウトを小
さくすることが可能である。
【００６４】（第４の実施の形態）第４の実施の形態に
かかる冗長回路４００の構成を，図７を参照しながら説
明する。冗長回路４００は，第１の実施の形態にかかる
冗長回路１００を改良したものであり，以下の点に特徴
がある。すなわち，出力のＮＡＮＤ素子の代わりにＮＯ
Ｒ素子ＮＯＲ１〜ＮＯＲ４を設け，一の入力には，第１
の実施の形態と同様，ヒューズ配線ＦＬ０，ＦＬ１のう
ちの一のヒューズ配線ＦＬ０のヒューズノードを接続
し，他の入力には，他のヒューズ配線ＦＬ１の一つ上流
のヒューズノードを接続した点に特徴がある。
かかる冗長回路４００の構成を，図７を参照しながら説
明する。冗長回路４００は，第１の実施の形態にかかる
冗長回路１００を改良したものであり，以下の点に特徴
がある。すなわち，出力のＮＡＮＤ素子の代わりにＮＯ
Ｒ素子ＮＯＲ１〜ＮＯＲ４を設け，一の入力には，第１
の実施の形態と同様，ヒューズ配線ＦＬ０，ＦＬ１のう
ちの一のヒューズ配線ＦＬ０のヒューズノードを接続
し，他の入力には，他のヒューズ配線ＦＬ１の一つ上流
のヒューズノードを接続した点に特徴がある。
【００６５】冗長ヒューズ部４１０は，切断可能なヒュ
ーズＦ０１，Ｆ０２，Ｆ１１，Ｆ１２を用い，ヒューズ
Ｆ０１，Ｆ０２を直列に接続した第１のヒューズ配線Ｆ
Ｌ０と，ヒューズＦ１１，Ｆ１２を直列に配列した第２
のヒューズ配線ＦＬ１と，第１のヒューズ配線ＦＬ０の
一端及び第２のヒューズ配線ＦＬ１の一端に接続された
ヒューズドライバ４１１と，第１のヒューズ配線ＦＬ０
の他端に接続された第１のヒューズクランプ４１２−０
と，第２のヒューズ配線ＦＬ１の他端に接続された第２
のヒューズクランプ４１４と，ＮＯＲ素子ＮＯＲ１〜Ｎ
ＯＲ４と，から主に構成される。
ーズＦ０１，Ｆ０２，Ｆ１１，Ｆ１２を用い，ヒューズ
Ｆ０１，Ｆ０２を直列に接続した第１のヒューズ配線Ｆ
Ｌ０と，ヒューズＦ１１，Ｆ１２を直列に配列した第２
のヒューズ配線ＦＬ１と，第１のヒューズ配線ＦＬ０の
一端及び第２のヒューズ配線ＦＬ１の一端に接続された
ヒューズドライバ４１１と，第１のヒューズ配線ＦＬ０
の他端に接続された第１のヒューズクランプ４１２−０
と，第２のヒューズ配線ＦＬ１の他端に接続された第２
のヒューズクランプ４１４と，ＮＯＲ素子ＮＯＲ１〜Ｎ
ＯＲ４と，から主に構成される。
【００６６】ＮＯＲ素子ＮＯＲ１は，ヒューズＦ０１，
Ｆ０２間のヒューズノードＦ０１を一の入力とし，ヒュ
ーズＦ１１，ヒューズドライバ４１１間のヒューズノー
ドＦ１０を他の入力とし，ノードＮ１を出力とする。Ｎ
ＯＲ素子ＮＯＲ２は，ヒューズＦ０１，Ｆ０２間のヒュ
ーズノードＦ０１を一の入力とし，ヒューズＦ１１，Ｆ
１２間のヒューズノードＦＮ１１を他の入力とし，ノー
ドＮ２を出力とする。ＮＯＲ素子ＮＯＲ３は，ヒューズ
Ｆ０２，第１のヒューズクランプ４１２−０間のヒュー
ズノードＦ０２を一の入力とし，ヒューズＦ１１，Ｆ１
２間のヒューズノードＦ１１を他の入力とし，ノードＮ
３を出力とする。ＮＯＲ素子ＮＯＲ４は，ヒューズＦ０
２，第１のヒューズクランプ４１２−０間のヒューズノ
ードＦ０２を一の入力とし，ヒューズＦ１２，第２のヒ
ューズノード４１２−１間のヒューズノードＦＮ１２を
他の入力とし，ノードＮ４を出力とする。ＮＯＲ素子Ｎ
ＯＲ１〜ＮＯＲ４の出力ノードＮ１〜Ｎ４が冗長ヒュー
ズ部４１０の出力となり，力ラムデコーダ切替回路部４
３０に入力される。
Ｆ０２間のヒューズノードＦ０１を一の入力とし，ヒュ
ーズＦ１１，ヒューズドライバ４１１間のヒューズノー
ドＦ１０を他の入力とし，ノードＮ１を出力とする。Ｎ
ＯＲ素子ＮＯＲ２は，ヒューズＦ０１，Ｆ０２間のヒュ
ーズノードＦ０１を一の入力とし，ヒューズＦ１１，Ｆ
１２間のヒューズノードＦＮ１１を他の入力とし，ノー
ドＮ２を出力とする。ＮＯＲ素子ＮＯＲ３は，ヒューズ
Ｆ０２，第１のヒューズクランプ４１２−０間のヒュー
ズノードＦ０２を一の入力とし，ヒューズＦ１１，Ｆ１
２間のヒューズノードＦ１１を他の入力とし，ノードＮ
３を出力とする。ＮＯＲ素子ＮＯＲ４は，ヒューズＦ０
２，第１のヒューズクランプ４１２−０間のヒューズノ
ードＦ０２を一の入力とし，ヒューズＦ１２，第２のヒ
ューズノード４１２−１間のヒューズノードＦＮ１２を
他の入力とし，ノードＮ４を出力とする。ＮＯＲ素子Ｎ
ＯＲ１〜ＮＯＲ４の出力ノードＮ１〜Ｎ４が冗長ヒュー
ズ部４１０の出力となり，力ラムデコーダ切替回路部４
３０に入力される。
【００６７】次に，上記のように構成される冗長回路４
００の動作を，図８を参照しながら説明する。まず，ヒ
ューズが切断されていない場合について，図８（Ａ）を
参照しながら説明する。イネーブル信号がロウレベルか
らハイレベルになると，ヒューズノードＦＮ０１，ＦＮ
０２，ＦＮ１１，ＦＮ１２がすべてハイレベルからロウ
レベルとなり，さらに，ＮＯＲ素子ＮＯＲ１〜ＮＯＲ４
を介すことにより，ノードＮ１〜Ｎ４はロウレベルから
ハイレベルとなる。従って，カラムデコーダ切替回路部
４３０内のトランスファゲートは，すべて上側のトラン
スファゲートがオンして，ノーマルカラム線ＣＬ０〜Ｃ
Ｌ７のみが使用されることになる。
００の動作を，図８を参照しながら説明する。まず，ヒ
ューズが切断されていない場合について，図８（Ａ）を
参照しながら説明する。イネーブル信号がロウレベルか
らハイレベルになると，ヒューズノードＦＮ０１，ＦＮ
０２，ＦＮ１１，ＦＮ１２がすべてハイレベルからロウ
レベルとなり，さらに，ＮＯＲ素子ＮＯＲ１〜ＮＯＲ４
を介すことにより，ノードＮ１〜Ｎ４はロウレベルから
ハイレベルとなる。従って，カラムデコーダ切替回路部
４３０内のトランスファゲートは，すべて上側のトラン
スファゲートがオンして，ノーマルカラム線ＣＬ０〜Ｃ
Ｌ７のみが使用されることになる。
【００６８】次に，冗長カラム線を使用する場合の一例
として，ヒューズＦ０１を切断した場合の動作を，図８
（Ｂ）を参照しながら説明する。イネーブル信号がハイ
レベルとなるとヒューズＦ０１が切断されているため，
第１のヒューズクランプ４１２−０，第２のヒューズク
ランプ４１２−１により，ヒューズノードＦＮ０１，Ｆ
Ｎ０２はハイレベルに保持され，ヒューズノードＦ１
０，Ｆ１１，Ｆ１２はロウレベルとなる。ＮＯＲ素子Ｎ
ＯＲ１〜ＮＯＲ４により，ノードＮ１〜Ｎ４はロウレベ
ルとなる。従って，カラムデコーダ切替回路部４３０内
のトランスファゲートは，すべて下側のトランスファゲ
ートがオンする。従って，ノーマルカラム線ＣＬ０，Ｃ
Ｌ１以下がシフトしてノーマルカラム線ＣＬ０，ＣＬ１
は使用されず，代わりに冗長カラム線ＲＣＬ０，ＲＣＬ
１が使用されることになる。
として，ヒューズＦ０１を切断した場合の動作を，図８
（Ｂ）を参照しながら説明する。イネーブル信号がハイ
レベルとなるとヒューズＦ０１が切断されているため，
第１のヒューズクランプ４１２−０，第２のヒューズク
ランプ４１２−１により，ヒューズノードＦＮ０１，Ｆ
Ｎ０２はハイレベルに保持され，ヒューズノードＦ１
０，Ｆ１１，Ｆ１２はロウレベルとなる。ＮＯＲ素子Ｎ
ＯＲ１〜ＮＯＲ４により，ノードＮ１〜Ｎ４はロウレベ
ルとなる。従って，カラムデコーダ切替回路部４３０内
のトランスファゲートは，すべて下側のトランスファゲ
ートがオンする。従って，ノーマルカラム線ＣＬ０，Ｃ
Ｌ１以下がシフトしてノーマルカラム線ＣＬ０，ＣＬ１
は使用されず，代わりに冗長カラム線ＲＣＬ０，ＲＣＬ
１が使用されることになる。
【００６９】次に，冗長カラム線を使用する場合の別の
例として，ヒューズＦ１１を切断した場合の動作を，図
８（Ｃ）を参照しながら説明する。イネーブル信号がハ
イレベルなると，ヒューズノードＦＮ０１，ＦＮ０２，
ＦＮ１０はロウレベルとなるが，ヒューズＦ１１が切断
されているため，第２のヒューズクランプ４１２−１に
より，ヒューズノードＦＮ１１，ＦＮ１２はハイレベル
に保持される。ＮＯＲ素子ＮＯＲ１〜ＮＯＲ４により，
ノードＮ１はハイレベルとなり，ノードＮ２〜Ｎ４はロ
ウレベルとなる。従って，ノーマルカラム線ＣＬ２，Ｃ
Ｌ３以下がシフトして，ノーマルカラム線ＣＬ２，ＣＬ
３は使用されず，代わりに冗長カラム線ＲＣＬ０，ＲＣ
Ｌ１が使用されることになる。
例として，ヒューズＦ１１を切断した場合の動作を，図
８（Ｃ）を参照しながら説明する。イネーブル信号がハ
イレベルなると，ヒューズノードＦＮ０１，ＦＮ０２，
ＦＮ１０はロウレベルとなるが，ヒューズＦ１１が切断
されているため，第２のヒューズクランプ４１２−１に
より，ヒューズノードＦＮ１１，ＦＮ１２はハイレベル
に保持される。ＮＯＲ素子ＮＯＲ１〜ＮＯＲ４により，
ノードＮ１はハイレベルとなり，ノードＮ２〜Ｎ４はロ
ウレベルとなる。従って，ノーマルカラム線ＣＬ２，Ｃ
Ｌ３以下がシフトして，ノーマルカラム線ＣＬ２，ＣＬ
３は使用されず，代わりに冗長カラム線ＲＣＬ０，ＲＣ
Ｌ１が使用されることになる。
【００７０】同様に，ノーマルカラム線ＣＬ４，ＣＬ５
を冗長救済するには，ヒューズＦ０２を切断すればよ
く，ノーマルカラム線ＣＬ６，ＣＬ７を冗長救済するに
は，ヒューズＦ１２を切断すればよい。このように，ヒ
ューズを切断した場合には，カラム線が一つシフトし，
冗長カラム線ＲＣＬ０，ＲＣＬ１が使用されることにな
る。
を冗長救済するには，ヒューズＦ０２を切断すればよ
く，ノーマルカラム線ＣＬ６，ＣＬ７を冗長救済するに
は，ヒューズＦ１２を切断すればよい。このように，ヒ
ューズを切断した場合には，カラム線が一つシフトし，
冗長カラム線ＲＣＬ０，ＲＣＬ１が使用されることにな
る。
【００７１】冗長回路４００は以上のように構成され，
動作することにより，以下のような優れた効果を奏す
る。すなわち，第１の実施の形態と同様の効果が得られ
る上に，ヒューズの切断回数を最小することが可能であ
る。
動作することにより，以下のような優れた効果を奏す
る。すなわち，第１の実施の形態と同様の効果が得られ
る上に，ヒューズの切断回数を最小することが可能であ
る。
【００７２】（第５の実施の形態）第５の実施の形態に
かかる冗長回路５００の構成を，図９を参照しながら説
明する。冗長回路５００は，第４の実施の形態にかかる
冗長回路４００を改良したものであり，以下の点に特徴
がある。すなわち，並列に置かれたヒューズ配線を４本
に増やし，１行のヒューズ群で制御できるＮＯＲ素子も
４個に増やした点に特徴がある。
かかる冗長回路５００の構成を，図９を参照しながら説
明する。冗長回路５００は，第４の実施の形態にかかる
冗長回路４００を改良したものであり，以下の点に特徴
がある。すなわち，並列に置かれたヒューズ配線を４本
に増やし，１行のヒューズ群で制御できるＮＯＲ素子も
４個に増やした点に特徴がある。
【００７３】冗長ヒューズ部５１０は，切断可能なヒュ
ーズＦ０１，Ｆ０２，Ｆ１１，Ｆ１２，Ｆ２１，Ｆ２
２，Ｆ３１，Ｆ３２を用い，ヒューズＦ０１，Ｆ０２を
直列に接続した第１のヒューズ配線ＦＬ０と，ヒューズ
Ｆ１１，Ｆ１２を直列に配列した第２のヒューズ配線Ｆ
Ｌ１と，ヒューズＦ２１，Ｆ２２を直列に接続した第３
のヒューズ配線ＦＬ２と，ヒューズＦ３１，Ｆ３２を直
列に配列した第４のヒューズ配線ＦＬ３と，第１〜第４
のヒューズ配線ＦＬ０，ＦＬ１，ＦＬ２，ＦＬ３の一端
に接続されたヒューズドライバ５１１と，第１のヒュー
ズ配線ＦＬ０の他端に接続された第１のヒューズクラン
プ５１２−０と，第２のヒューズ配線ＦＬ１の他端に接
続された第２のヒューズクランプ５１２−１と，第３の
ヒューズ配線ＦＬ２の他端に接続された第３のヒューズ
クランプ５１２−２と，第４のヒューズ配線ＦＬ３の他
端に接続された第４のヒューズクランプ５１２−３と，
ＮＯＲ素子ＮＯＲ１〜ＮＯＲ４と，から主に構成され
る。
ーズＦ０１，Ｆ０２，Ｆ１１，Ｆ１２，Ｆ２１，Ｆ２
２，Ｆ３１，Ｆ３２を用い，ヒューズＦ０１，Ｆ０２を
直列に接続した第１のヒューズ配線ＦＬ０と，ヒューズ
Ｆ１１，Ｆ１２を直列に配列した第２のヒューズ配線Ｆ
Ｌ１と，ヒューズＦ２１，Ｆ２２を直列に接続した第３
のヒューズ配線ＦＬ２と，ヒューズＦ３１，Ｆ３２を直
列に配列した第４のヒューズ配線ＦＬ３と，第１〜第４
のヒューズ配線ＦＬ０，ＦＬ１，ＦＬ２，ＦＬ３の一端
に接続されたヒューズドライバ５１１と，第１のヒュー
ズ配線ＦＬ０の他端に接続された第１のヒューズクラン
プ５１２−０と，第２のヒューズ配線ＦＬ１の他端に接
続された第２のヒューズクランプ５１２−１と，第３の
ヒューズ配線ＦＬ２の他端に接続された第３のヒューズ
クランプ５１２−２と，第４のヒューズ配線ＦＬ３の他
端に接続された第４のヒューズクランプ５１２−３と，
ＮＯＲ素子ＮＯＲ１〜ＮＯＲ４と，から主に構成され
る。
【００７４】ＮＯＲ素子ＮＯＲ１は，４入力ＮＯＲ素子
であり，ヒューズＦ０１，Ｆ０２間のヒューズノードＦ
０１を第１の入力とし，ヒューズＦ１１，ヒューズドラ
イバ５１１間のヒューズノードＦ１０を第２の入力と
し，ヒューズＦ２１，ヒューズドライバ５１１間のヒュ
ーズノードＦ２０を第３の入力とし，ヒューズＦ３１，
ヒューズドライバ５１１間のヒューズノードＦ３０を第
４の入力とし，ノードＮ１を出力とする。ＮＯＲ素子Ｎ
ＯＲ２は，４入力ＮＯＲ素子であり，ヒューズＦ０１，
Ｆ０２間のヒューズノードＦＮ０１を第１の入力とし，
ヒューズＦ１１，Ｆ１２間のヒューズノードＦＮ１１を
第２の入力とし，ヒューズＦ２１，ヒューズドライバ５
１１間のヒューズノードＦＮ２０を第３の入力とし，ヒ
ューズＦ３１，ヒューズドライバ５１１間のヒューズノ
ードＦＮ３０を第４の入力とし，ノードＮ２を出力とす
る。ＮＯＲ素子ＮＯＲ３は，４入力ＮＯＲ素子であり，
ヒューズＦ０１，Ｆ０２間のヒューズノードＦＮ０１を
第１の入力とし，ヒューズＦ１１，Ｆ１２間のヒューズ
ノードＦＮ１１を第２の入力とし，ヒューズＦ２１，Ｆ
２２間のヒューズノードＦＮ２１を第３の入力とし，ヒ
ューズＦ３１，ヒューズドライバ５１１間のヒューズノ
ードＦＮ３０を第４の入力とし，ノードＮ３を出力とす
る。ＮＯＲ素子ＮＯＲ４は，４入力ＮＯＲ素子であり，
ヒューズＦ０１，Ｆ０２間のヒューズノードＦＮ０１を
第１の入力とし，ヒューズＦ１１，Ｆ１２間のヒューズ
ノードＦＮ１１を第２の入力とし，ヒューズＦ２１，Ｆ
２２間のヒューズノードＦＮ２１を第３の入力とし，ヒ
ューズＦ３１，Ｆ３２間のヒューズノードＦＮ３１を第
４の入力とし，ノードＮ４を出力とする。ＮＯＲ素子Ｎ
ＯＲ１〜ＮＯＲ４の出力ノードＮ１〜Ｎ４が冗長ヒュー
ズ部５１０の出力となり，力ラムデコーダ切替回路部５
３０に入力される。
であり，ヒューズＦ０１，Ｆ０２間のヒューズノードＦ
０１を第１の入力とし，ヒューズＦ１１，ヒューズドラ
イバ５１１間のヒューズノードＦ１０を第２の入力と
し，ヒューズＦ２１，ヒューズドライバ５１１間のヒュ
ーズノードＦ２０を第３の入力とし，ヒューズＦ３１，
ヒューズドライバ５１１間のヒューズノードＦ３０を第
４の入力とし，ノードＮ１を出力とする。ＮＯＲ素子Ｎ
ＯＲ２は，４入力ＮＯＲ素子であり，ヒューズＦ０１，
Ｆ０２間のヒューズノードＦＮ０１を第１の入力とし，
ヒューズＦ１１，Ｆ１２間のヒューズノードＦＮ１１を
第２の入力とし，ヒューズＦ２１，ヒューズドライバ５
１１間のヒューズノードＦＮ２０を第３の入力とし，ヒ
ューズＦ３１，ヒューズドライバ５１１間のヒューズノ
ードＦＮ３０を第４の入力とし，ノードＮ２を出力とす
る。ＮＯＲ素子ＮＯＲ３は，４入力ＮＯＲ素子であり，
ヒューズＦ０１，Ｆ０２間のヒューズノードＦＮ０１を
第１の入力とし，ヒューズＦ１１，Ｆ１２間のヒューズ
ノードＦＮ１１を第２の入力とし，ヒューズＦ２１，Ｆ
２２間のヒューズノードＦＮ２１を第３の入力とし，ヒ
ューズＦ３１，ヒューズドライバ５１１間のヒューズノ
ードＦＮ３０を第４の入力とし，ノードＮ３を出力とす
る。ＮＯＲ素子ＮＯＲ４は，４入力ＮＯＲ素子であり，
ヒューズＦ０１，Ｆ０２間のヒューズノードＦＮ０１を
第１の入力とし，ヒューズＦ１１，Ｆ１２間のヒューズ
ノードＦＮ１１を第２の入力とし，ヒューズＦ２１，Ｆ
２２間のヒューズノードＦＮ２１を第３の入力とし，ヒ
ューズＦ３１，Ｆ３２間のヒューズノードＦＮ３１を第
４の入力とし，ノードＮ４を出力とする。ＮＯＲ素子Ｎ
ＯＲ１〜ＮＯＲ４の出力ノードＮ１〜Ｎ４が冗長ヒュー
ズ部５１０の出力となり，力ラムデコーダ切替回路部５
３０に入力される。
【００７５】次に，上記のように構成される冗長回路５
００の動作を，図１０を参照しながら説明する。まず，
ヒューズが切断されていない場合について，図１０
（Ａ）を参照しながら説明する。イネーブル信号がロウ
レベルからハイレベルになると，ヒューズノードＦＮ０
０，ＦＮ０１，ＦＮ０２〜ＦＮ３０，ＦＮ３１，ＦＮ３
２すべてがハイレベルからロウレベルとなり，さらに，
ＮＯＲ素子ＮＯＲ１〜ＮＯＲ４を介すことにより，ノー
ドＮ１〜Ｎ４がすべてロウレベルからハイレベルとな
る。従って，カラムデコーダ切替回路部５３０内のトラ
ンスファゲートは，すべて上側のトランスファゲートが
オンして，ノーマルカラム線ＣＬ０〜ＣＬ７のみが使用
されることになる。
００の動作を，図１０を参照しながら説明する。まず，
ヒューズが切断されていない場合について，図１０
（Ａ）を参照しながら説明する。イネーブル信号がロウ
レベルからハイレベルになると，ヒューズノードＦＮ０
０，ＦＮ０１，ＦＮ０２〜ＦＮ３０，ＦＮ３１，ＦＮ３
２すべてがハイレベルからロウレベルとなり，さらに，
ＮＯＲ素子ＮＯＲ１〜ＮＯＲ４を介すことにより，ノー
ドＮ１〜Ｎ４がすべてロウレベルからハイレベルとな
る。従って，カラムデコーダ切替回路部５３０内のトラ
ンスファゲートは，すべて上側のトランスファゲートが
オンして，ノーマルカラム線ＣＬ０〜ＣＬ７のみが使用
されることになる。
【００７６】次に，冗長カラム線を使用する場合の一例
として，ヒューズＦ０１を切断した場合の動作を，図１
０（Ｂ）を参照しながら説明する。イネーブル信号がハ
イレベルとなってもヒューズＦ０１が切断されているた
め，第１のヒューズクランプ５１２−０により，ヒュー
ズノードＦＮ０１，ＦＮ０２はハイレベルを保持し，そ
れ以外のヒューズノードはすべてロウレベルとなる。Ｎ
ＯＲ素子ＮＯＲ１〜ＮＯＲ４により，ノードＮ１〜Ｎ４
はロウレベルとなる。従って，カラムデコーダ切替回路
部５３０内のトランスファゲートは，すべて下側のトラ
ンスファゲートがオンする。従って，ノーマルカラム線
ＣＬ０，ＣＬ１以下がシフトして，ノーマルカラム線Ｃ
Ｌ０，ＣＬ１は使用されず，代わりに冗長カラム線ＲＣ
Ｌ０，ＲＣＬ１が使用されることになる。
として，ヒューズＦ０１を切断した場合の動作を，図１
０（Ｂ）を参照しながら説明する。イネーブル信号がハ
イレベルとなってもヒューズＦ０１が切断されているた
め，第１のヒューズクランプ５１２−０により，ヒュー
ズノードＦＮ０１，ＦＮ０２はハイレベルを保持し，そ
れ以外のヒューズノードはすべてロウレベルとなる。Ｎ
ＯＲ素子ＮＯＲ１〜ＮＯＲ４により，ノードＮ１〜Ｎ４
はロウレベルとなる。従って，カラムデコーダ切替回路
部５３０内のトランスファゲートは，すべて下側のトラ
ンスファゲートがオンする。従って，ノーマルカラム線
ＣＬ０，ＣＬ１以下がシフトして，ノーマルカラム線Ｃ
Ｌ０，ＣＬ１は使用されず，代わりに冗長カラム線ＲＣ
Ｌ０，ＲＣＬ１が使用されることになる。
【００７７】次に，冗長カラム線を使用する場合の別の
例として，ヒューズＦ２１を切断した場合の動作を，図
１０（Ｃ）を参照しながら説明する。イネーブル信号が
ハイレベルとなると，ヒューズＦ２１が切断されている
ため，第３のヒューズクランプ５１２−２により，ヒュ
ーズノードＦＮ２１，ＦＮ２２はハイレベルに保持され
るが，それ以外のヒューズノードはすべてロウレベルと
なる。ＮＯＲ素子ＮＯＲ１〜ＮＯＲ４により，ノードＮ
１，Ｎ２はハイレベルとなり，ノードＮ３，Ｎ４はロウ
レベルとなる。従って，ノーマルカラム線ＣＬ４，ＣＬ
５以下がシフトして，ノーマルカラム線ＣＬ４，ＣＬ５
は使用されず，代わりに冗長カラム線ＲＣＬ０，ＲＣＬ
１が使用されることになる。
例として，ヒューズＦ２１を切断した場合の動作を，図
１０（Ｃ）を参照しながら説明する。イネーブル信号が
ハイレベルとなると，ヒューズＦ２１が切断されている
ため，第３のヒューズクランプ５１２−２により，ヒュ
ーズノードＦＮ２１，ＦＮ２２はハイレベルに保持され
るが，それ以外のヒューズノードはすべてロウレベルと
なる。ＮＯＲ素子ＮＯＲ１〜ＮＯＲ４により，ノードＮ
１，Ｎ２はハイレベルとなり，ノードＮ３，Ｎ４はロウ
レベルとなる。従って，ノーマルカラム線ＣＬ４，ＣＬ
５以下がシフトして，ノーマルカラム線ＣＬ４，ＣＬ５
は使用されず，代わりに冗長カラム線ＲＣＬ０，ＲＣＬ
１が使用されることになる。
【００７８】同様に，ノーマルカラム線ＣＬ２，ＣＬ３
を冗長救済するには，ヒューズＦ１１を切断すればよ
く，ノーマルカラム線ＣＬ６，ＣＬ７を冗長救済するに
は，ヒューズＦ３１を切断すればよい。このように，ヒ
ューズを切断した場合には，カラム線が一つシフトし，
冗長カラム線ＲＣＬ０，ＲＣＬ１が使用されることにな
る。
を冗長救済するには，ヒューズＦ１１を切断すればよ
く，ノーマルカラム線ＣＬ６，ＣＬ７を冗長救済するに
は，ヒューズＦ３１を切断すればよい。このように，ヒ
ューズを切断した場合には，カラム線が一つシフトし，
冗長カラム線ＲＣＬ０，ＲＣＬ１が使用されることにな
る。
【００７９】冗長回路５００は以上のように構成され，
動作することにより，以下のような優れた効果を奏す
る。すなわち，８のメモリセルに対して各ヒューズ配線
に備えるヒューズは１であり，一層容易にヒューズをレ
イアウトすることが可能である。さらに，制御するメモ
リセルの数を増やしたい場合であっても，比較的簡単な
回路構成の変更により実現することが可能である。
動作することにより，以下のような優れた効果を奏す
る。すなわち，８のメモリセルに対して各ヒューズ配線
に備えるヒューズは１であり，一層容易にヒューズをレ
イアウトすることが可能である。さらに，制御するメモ
リセルの数を増やしたい場合であっても，比較的簡単な
回路構成の変更により実現することが可能である。
【００８０】（第６の実施の形態）第６の実施の形態に
かかる冗長回路６００の構成を，図１１を参照しながら
説明する。冗長回路６００は，第５の実施の形態にかか
る冗長回路５００を改良したものであり，以下の点に特
徴がある。すなわち，ヒューズ配線ＦＬ１，ＦＬ２，Ｆ
Ｌ３の最上流のヒューズノードを入力とする３入力ＮＯ
Ｒ素子ＮＯＲ０と，ＮＯＲ素子ＮＯＲ０の出力を入力と
するインバータＩＮＶ０を追加し，インバータＩＮＶ０
の出力をＮＯＲ素子ＮＯＲ１〜ＮＯＲ４の一の入力に接
続するようにした点に特徴がある。
かかる冗長回路６００の構成を，図１１を参照しながら
説明する。冗長回路６００は，第５の実施の形態にかか
る冗長回路５００を改良したものであり，以下の点に特
徴がある。すなわち，ヒューズ配線ＦＬ１，ＦＬ２，Ｆ
Ｌ３の最上流のヒューズノードを入力とする３入力ＮＯ
Ｒ素子ＮＯＲ０と，ＮＯＲ素子ＮＯＲ０の出力を入力と
するインバータＩＮＶ０を追加し，インバータＩＮＶ０
の出力をＮＯＲ素子ＮＯＲ１〜ＮＯＲ４の一の入力に接
続するようにした点に特徴がある。
【００８１】冗長ヒューズ部６１０は，切断可能なヒュ
ーズＦ０１，Ｆ０２，Ｆ１１，Ｆ１２，Ｆ２１，Ｆ２
２，Ｆ３１，Ｆ３２を用い，ヒューズＦ０１，Ｆ０２を
直列に接続した第１のヒューズ配線ＦＬ０と，ヒューズ
Ｆ１１，Ｆ１２を直列に配列した第２のヒューズ配線Ｆ
Ｌ１と，ヒューズＦ２１，Ｆ２２を直列に接続した第３
のヒューズ配線ＦＬ２と，ヒューズＦ３１，Ｆ３２を直
列に配列した第４のヒューズ配線ＦＬ３と，第１〜第４
のヒューズ配線ＦＬ０，ＦＬ１，ＦＬ２，ＦＬ３の一端
に接続されたヒューズドライバ６１１と，第１のヒュー
ズ配線ＦＬ０の他端に接続された第１のヒューズクラン
プ６１１−０と，第２のヒューズ配線ＦＬ１の他端に接
続された第２のヒューズクランプ６１１−１と，第３の
ヒューズ配線ＦＬ２の他端に接続された第３のヒューズ
クランプ６１１−２と，第４のヒューズ配線ＦＬ３の他
端に接続された第４のヒューズクランプ６１１−３と，
ＮＯＲ素子ＮＯＲ１〜ＮＯＲ４と，ＮＯＲ素子ＮＯＲ０
及びインバータＩＮＶ０と，から主に構成される。
ーズＦ０１，Ｆ０２，Ｆ１１，Ｆ１２，Ｆ２１，Ｆ２
２，Ｆ３１，Ｆ３２を用い，ヒューズＦ０１，Ｆ０２を
直列に接続した第１のヒューズ配線ＦＬ０と，ヒューズ
Ｆ１１，Ｆ１２を直列に配列した第２のヒューズ配線Ｆ
Ｌ１と，ヒューズＦ２１，Ｆ２２を直列に接続した第３
のヒューズ配線ＦＬ２と，ヒューズＦ３１，Ｆ３２を直
列に配列した第４のヒューズ配線ＦＬ３と，第１〜第４
のヒューズ配線ＦＬ０，ＦＬ１，ＦＬ２，ＦＬ３の一端
に接続されたヒューズドライバ６１１と，第１のヒュー
ズ配線ＦＬ０の他端に接続された第１のヒューズクラン
プ６１１−０と，第２のヒューズ配線ＦＬ１の他端に接
続された第２のヒューズクランプ６１１−１と，第３の
ヒューズ配線ＦＬ２の他端に接続された第３のヒューズ
クランプ６１１−２と，第４のヒューズ配線ＦＬ３の他
端に接続された第４のヒューズクランプ６１１−３と，
ＮＯＲ素子ＮＯＲ１〜ＮＯＲ４と，ＮＯＲ素子ＮＯＲ０
及びインバータＩＮＶ０と，から主に構成される。
【００８２】ＮＯＲ素子ＮＯＲ０は，３入力ＮＯＲ素子
であり，ヒューズＦ１１，ヒューズドライバ６１１間の
ヒューズノードＦＮ１０を第１の入力とし，ヒューズＦ
２１，ヒューズドライバ６１１間のヒューズノードＦＮ
２０を第２の入力とし，ヒューズＦ３１，ヒューズドラ
イバ６１１間のヒューズノードＦＮ３０を第３の入力と
し，出力は，インバータＩＮＶ０を介して，ヒューズノ
ードＦＮＡ０に出力され，ＮＯＲ素子ＮＯＲ１〜ＮＯＲ
３に入力される。ＮＯＲ素子ＮＯＲ１は，２入力ＮＯＲ
素子であり，ヒューズＦ０１，Ｆ０２間のヒューズノー
ドＦ０１を第１の入力とし，ヒューズノードＦＮＡ０を
第２の入力とし，ノードＮ１を出力とする。ＮＯＲ素子
ＮＯＲ２は，３入力ＮＯＲ素子であり，ヒューズＦ０
１，Ｆ０２間のヒューズノードＦＮ０１を第１の入力と
し，ヒューズＦ１１，Ｆ１２間のヒューズノードＦＮ１
１を第２の入力とし，ヒューズノードＦＮＡ０を第３の
入力とし，ノードＮ２を出力とする。ＮＯＲ素子ＮＯＲ
３は，４入力ＮＯＲ素子であり，ヒューズＦ０１，Ｆ０
２間のヒューズノードＦＮ０１を第１の入力とし，ヒュ
ーズＦ１１，Ｆ１２間のヒューズノードＦＮ１１を第２
の入力とし，ヒューズＦ２１，Ｆ２２間のヒューズノー
ドＦＮ２１を第３の入力とし，ヒューズノードＦＮＡ０
を第４の入力とし，ノードＮ３を出力とする。ＮＯＲ素
子ＮＯＲ４は，４入力ＮＯＲ素子であり，ヒューズＦ０
１，Ｆ０２間のヒューズノードＦＮ０１を第１の入力と
し，ヒューズＦ１１，Ｆ１２間のヒューズノードＦＮ１
１を第２の入力とし，ヒューズＦ２１，Ｆ２２間のヒュ
ーズノードＦＮ２１を第３の入力とし，ヒューズＦ３
１，Ｆ３２間のヒューズノードＦＮ３１を第４の入力と
し，ノードＮ４を出力とする。ＮＯＲ素子ＮＯＲ１〜Ｎ
ＯＲ４の出力ノードＮ１〜Ｎ４が冗長ヒューズ部６１０
の出力となり，力ラムデコーダ切替回路部６３０に入力
される。
であり，ヒューズＦ１１，ヒューズドライバ６１１間の
ヒューズノードＦＮ１０を第１の入力とし，ヒューズＦ
２１，ヒューズドライバ６１１間のヒューズノードＦＮ
２０を第２の入力とし，ヒューズＦ３１，ヒューズドラ
イバ６１１間のヒューズノードＦＮ３０を第３の入力と
し，出力は，インバータＩＮＶ０を介して，ヒューズノ
ードＦＮＡ０に出力され，ＮＯＲ素子ＮＯＲ１〜ＮＯＲ
３に入力される。ＮＯＲ素子ＮＯＲ１は，２入力ＮＯＲ
素子であり，ヒューズＦ０１，Ｆ０２間のヒューズノー
ドＦ０１を第１の入力とし，ヒューズノードＦＮＡ０を
第２の入力とし，ノードＮ１を出力とする。ＮＯＲ素子
ＮＯＲ２は，３入力ＮＯＲ素子であり，ヒューズＦ０
１，Ｆ０２間のヒューズノードＦＮ０１を第１の入力と
し，ヒューズＦ１１，Ｆ１２間のヒューズノードＦＮ１
１を第２の入力とし，ヒューズノードＦＮＡ０を第３の
入力とし，ノードＮ２を出力とする。ＮＯＲ素子ＮＯＲ
３は，４入力ＮＯＲ素子であり，ヒューズＦ０１，Ｆ０
２間のヒューズノードＦＮ０１を第１の入力とし，ヒュ
ーズＦ１１，Ｆ１２間のヒューズノードＦＮ１１を第２
の入力とし，ヒューズＦ２１，Ｆ２２間のヒューズノー
ドＦＮ２１を第３の入力とし，ヒューズノードＦＮＡ０
を第４の入力とし，ノードＮ３を出力とする。ＮＯＲ素
子ＮＯＲ４は，４入力ＮＯＲ素子であり，ヒューズＦ０
１，Ｆ０２間のヒューズノードＦＮ０１を第１の入力と
し，ヒューズＦ１１，Ｆ１２間のヒューズノードＦＮ１
１を第２の入力とし，ヒューズＦ２１，Ｆ２２間のヒュ
ーズノードＦＮ２１を第３の入力とし，ヒューズＦ３
１，Ｆ３２間のヒューズノードＦＮ３１を第４の入力と
し，ノードＮ４を出力とする。ＮＯＲ素子ＮＯＲ１〜Ｎ
ＯＲ４の出力ノードＮ１〜Ｎ４が冗長ヒューズ部６１０
の出力となり，力ラムデコーダ切替回路部６３０に入力
される。
【００８３】次に，上記のように構成される冗長回路６
００の動作を，図１２を参照しながら説明する。まず，
ヒューズが切断されていない場合について，図１２
（Ａ）を参照しながら説明する。イネーブル信号がロウ
レベルからハイレベルになると，ヒューズノードＦＮ０
０ＦＮ０１，ＦＮ０２〜ＦＮ３０，ＦＮ３１，ＦＮ３２
すべてがハイレベルからロウレベルとなり，さらに，Ｎ
ＯＲ素子ＮＯＲ１〜ＮＯＲ４，ＮＯＲ素子ＮＯＲ０，イ
ンバータＩＮＶ０を介すことにより，ノードＮ１〜Ｎ４
がすべてロウレベルからハイレベルとなる。従って，ト
ランスファゲートは，すべて上側のトランスファゲート
がオンして，ノーマルカラム線ＣＬ０〜ＣＬ７のみが使
用されることになる。
００の動作を，図１２を参照しながら説明する。まず，
ヒューズが切断されていない場合について，図１２
（Ａ）を参照しながら説明する。イネーブル信号がロウ
レベルからハイレベルになると，ヒューズノードＦＮ０
０ＦＮ０１，ＦＮ０２〜ＦＮ３０，ＦＮ３１，ＦＮ３２
すべてがハイレベルからロウレベルとなり，さらに，Ｎ
ＯＲ素子ＮＯＲ１〜ＮＯＲ４，ＮＯＲ素子ＮＯＲ０，イ
ンバータＩＮＶ０を介すことにより，ノードＮ１〜Ｎ４
がすべてロウレベルからハイレベルとなる。従って，ト
ランスファゲートは，すべて上側のトランスファゲート
がオンして，ノーマルカラム線ＣＬ０〜ＣＬ７のみが使
用されることになる。
【００８４】次に，冗長カラム線を使用する場合の一例
として，ヒューズＦ０１を切断した場合の動作を，図１
２（Ｂ）を参照しながら説明する。イネーブル信号がハ
イレベルとなってもヒューズＦ０１が切断されているた
め，第１のヒューズクランプ６１２−０により，ヒュー
ズノードＦＮ０１，ＦＮ０２はハイレベルを保持し，そ
れ以外のヒューズノードはすべてロウレベルとなる。Ｎ
ＯＲ素子ＮＯＲ１〜ＮＯＲ４，ＮＯＲ素子ＮＯＲ０，イ
ンバータＩＮＶ０により，ノードＮ１〜Ｎ４はロウレベ
ルとなる。従って，カラムデコーダ切替回路部６３０内
のトランスファゲートは，すべて下側のトランスファゲ
ートがオンする。従って，ノーマルカラム線ＣＬ０，Ｃ
Ｌ１以下がシフトして，ノーマルカラム線ＣＬ０，ＣＬ
１は使用されず，代わりに冗長カラム線ＲＣＬ０，ＲＣ
Ｌ１が使用されることになる。
として，ヒューズＦ０１を切断した場合の動作を，図１
２（Ｂ）を参照しながら説明する。イネーブル信号がハ
イレベルとなってもヒューズＦ０１が切断されているた
め，第１のヒューズクランプ６１２−０により，ヒュー
ズノードＦＮ０１，ＦＮ０２はハイレベルを保持し，そ
れ以外のヒューズノードはすべてロウレベルとなる。Ｎ
ＯＲ素子ＮＯＲ１〜ＮＯＲ４，ＮＯＲ素子ＮＯＲ０，イ
ンバータＩＮＶ０により，ノードＮ１〜Ｎ４はロウレベ
ルとなる。従って，カラムデコーダ切替回路部６３０内
のトランスファゲートは，すべて下側のトランスファゲ
ートがオンする。従って，ノーマルカラム線ＣＬ０，Ｃ
Ｌ１以下がシフトして，ノーマルカラム線ＣＬ０，ＣＬ
１は使用されず，代わりに冗長カラム線ＲＣＬ０，ＲＣ
Ｌ１が使用されることになる。
【００８５】次に，冗長カラム線を使用する場合の別の
例として，ヒューズＦ２１を切断した場合の動作を，図
１２（Ｃ）を参照しながら説明する。イネーブル信号が
ハイレベルなると，ヒューズＦ２１が切断されているた
め，第３のヒューズクランプ６１２−２により，ヒュー
ズノードＦＮ２１，ＦＮ２２はハイレベルは保持される
が，それ以外のヒューズノードはロウレベルとなる。Ｎ
ＯＲ素子ＮＯＲ１〜ＮＯＲ４，ＮＯＲ素子ＮＯＲ０，イ
ンバータＩＮＶ０により，ノードＮ１，Ｎ２はハイレベ
ルとなり，Ｎ３，Ｎ４はロウレベルとなる。従って，ノ
ーマルカラム線ＣＬ４，ＣＬ５以下がシフトして，ノー
マルカラム線ＣＬ４，ＣＬ５は使用されず，代わりに冗
長カラム線ＲＣＬ０，ＲＣＬ１が使用されることにな
る。
例として，ヒューズＦ２１を切断した場合の動作を，図
１２（Ｃ）を参照しながら説明する。イネーブル信号が
ハイレベルなると，ヒューズＦ２１が切断されているた
め，第３のヒューズクランプ６１２−２により，ヒュー
ズノードＦＮ２１，ＦＮ２２はハイレベルは保持される
が，それ以外のヒューズノードはロウレベルとなる。Ｎ
ＯＲ素子ＮＯＲ１〜ＮＯＲ４，ＮＯＲ素子ＮＯＲ０，イ
ンバータＩＮＶ０により，ノードＮ１，Ｎ２はハイレベ
ルとなり，Ｎ３，Ｎ４はロウレベルとなる。従って，ノ
ーマルカラム線ＣＬ４，ＣＬ５以下がシフトして，ノー
マルカラム線ＣＬ４，ＣＬ５は使用されず，代わりに冗
長カラム線ＲＣＬ０，ＲＣＬ１が使用されることにな
る。
【００８６】同様に，ノーマルカラム線ＣＬ２，ＣＬ３
を冗長救済するには，ヒューズＦ１１を切断すればよ
く，ノーマルカラム線ＣＬ６，ＣＬ７を冗長救済するに
は，ヒューズＦ３１を切断すればよい。このように，ヒ
ューズを切断した場合には，カラム線が一つシフトし，
冗長カラム線ＲＣＬ０，ＲＣＬ１が使用されることにな
る。
を冗長救済するには，ヒューズＦ１１を切断すればよ
く，ノーマルカラム線ＣＬ６，ＣＬ７を冗長救済するに
は，ヒューズＦ３１を切断すればよい。このように，ヒ
ューズを切断した場合には，カラム線が一つシフトし，
冗長カラム線ＲＣＬ０，ＲＣＬ１が使用されることにな
る。
【００８７】冗長回路６００は以上のように構成され，
動作することにより，以下のような優れた効果を奏す
る。すなわち，第５の実施の形態では，ヒューズの上部
のノードを引き回して来なければならないため，レイア
ウト的に難しくなっていた。そこで，第６の実施の形態
によれば，第５の実施の形態と同様の効果が得られる上
に，ヒューズの上部ノードの引き回しが不要となり，レ
イアウトを簡単にすることが可能である。
動作することにより，以下のような優れた効果を奏す
る。すなわち，第５の実施の形態では，ヒューズの上部
のノードを引き回して来なければならないため，レイア
ウト的に難しくなっていた。そこで，第６の実施の形態
によれば，第５の実施の形態と同様の効果が得られる上
に，ヒューズの上部ノードの引き回しが不要となり，レ
イアウトを簡単にすることが可能である。
【００８８】（第７の実施の形態）第７の実施の形態に
かかる冗長回路７００の構成を，図１３を参照しながら
説明する。冗長回路７００は，第５の実施の形態にかか
る冗長回路５００を改良したものであり，以下の点に特
徴がある。すなわち，冗長回路５００において４本あっ
たヒューズ配線を１本に減らし，代わりにヒューズ回路
７１３−１，７１３−２，７１３−３によって駆動され
る冗長選択信号ＦＮＡ１，ＦＮＡ２，ＦＮＡ３を設け，
ＮＯＲ素子の代わりに設けられたＯＲ素子ＯＲ１〜ＯＲ
４及びＮＡＮＤ素子ＮＡＮＤ１〜ＮＡＮＤ４の入力に，
ヒューズ配線ＦＬのヒューズノードとヒューズドライバ
７１１の出力と冗長選択信号ＦＮＡ１〜ＦＮＡ３のいず
れかを接続するようにした点に特徴がある。なお，冗長
選択信号ＦＮＡ１は，ヒューズＦＡ１を切断していない
状態では，ハイレベルであり，ヒューズＦＡ１を切断し
た状態では，ロウレベルである。冗長選択信号ＦＮＡ
２，ＦＮＡ３についても同様である。
かかる冗長回路７００の構成を，図１３を参照しながら
説明する。冗長回路７００は，第５の実施の形態にかか
る冗長回路５００を改良したものであり，以下の点に特
徴がある。すなわち，冗長回路５００において４本あっ
たヒューズ配線を１本に減らし，代わりにヒューズ回路
７１３−１，７１３−２，７１３−３によって駆動され
る冗長選択信号ＦＮＡ１，ＦＮＡ２，ＦＮＡ３を設け，
ＮＯＲ素子の代わりに設けられたＯＲ素子ＯＲ１〜ＯＲ
４及びＮＡＮＤ素子ＮＡＮＤ１〜ＮＡＮＤ４の入力に，
ヒューズ配線ＦＬのヒューズノードとヒューズドライバ
７１１の出力と冗長選択信号ＦＮＡ１〜ＦＮＡ３のいず
れかを接続するようにした点に特徴がある。なお，冗長
選択信号ＦＮＡ１は，ヒューズＦＡ１を切断していない
状態では，ハイレベルであり，ヒューズＦＡ１を切断し
た状態では，ロウレベルである。冗長選択信号ＦＮＡ
２，ＦＮＡ３についても同様である。
【００８９】冗長ヒューズ部７１０は，切断可能なヒュ
ーズＦ０１，Ｆ０２を直列に接続したヒューズ配線ＦＬ
と，ヒューズ配線の一端に接続されたヒューズドライバ
７１１と，ヒューズ配線ＦＬの他端に接続されたヒュー
ズクランプ７１２と，ヒューズ回路７１３−１，７１３
−２，７１３−３と，ＯＲ素子ＯＲ１〜ＯＲ４と，ＮＡ
ＮＤ素子ＮＡＮＤ１〜ＮＡＮＤ４と，から主に構成され
る。
ーズＦ０１，Ｆ０２を直列に接続したヒューズ配線ＦＬ
と，ヒューズ配線の一端に接続されたヒューズドライバ
７１１と，ヒューズ配線ＦＬの他端に接続されたヒュー
ズクランプ７１２と，ヒューズ回路７１３−１，７１３
−２，７１３−３と，ＯＲ素子ＯＲ１〜ＯＲ４と，ＮＡ
ＮＤ素子ＮＡＮＤ１〜ＮＡＮＤ４と，から主に構成され
る。
【００９０】ＯＲ素子ＯＲ１は，ヒューズＦ０１，ヒュ
ーズドライバ７１１間のヒューズノードＦＮ００を第１
の入力とし，冗長選択信号ＦＮＡ１を第２の入力とし，
ＮＡＮＤ素子ＮＡＮＤ１の第１の入力に出力する。ＮＡ
ＮＤ素子ＮＡＮＤ１の第２の入力には，ヒューズＦ０
１，ヒューズＦ０２間のヒューズノードＦＮ０１が入力
され，ノードＮ１を出力する。ＯＲ素子ＯＲ２は，ヒュ
ーズＦ０１，ヒューズドライバ７１１間のヒューズノー
ドＦＮ００を第１の入力とし，冗長選択信号ＦＮＡ２を
第２の入力とし，ＮＡＮＤ素子ＮＡＮＤ２の第１の入力
に出力する。ＮＡＮＤ素子ＮＡＮＤ２の第２の入力に
は，ヒューズＦ０１，ヒューズＦ０２間のヒューズノー
ドＦＮ０１が入力され，ノードＮ２を出力する。ＯＲ素
子ＯＲ３は，ヒューズＦ０１，ヒューズドライバ７１１
間のヒューズノードＦＮ００を第１の入力とし，冗長選
択信号ＦＮＡ３を第２の入力とし，ＮＡＮＤ素子ＮＡＮ
Ｄ３の第１の入力に出力する。ＮＡＮＤ素子ＮＡＮＤ３
の第２の入力には，ヒューズＦ０１，ヒューズＦ０２間
のヒューズノードＦＮ０１が入力され，ノードＮ３を出
力する。ＯＲ素子ＯＲ４は，ヒューズＦ０１，ヒューズ
ドライバ７１１間のヒューズノードＦＮ００を第１の入
力とし，第２の入力はハイレベルに固定され，ＮＡＮＤ
素子ＮＡＮＤ４の第１の入力に出力する。ＮＡＮＤ素子
ＮＡＮＤ４の第２の入力には，ヒューズＦ０１，ヒュー
ズＦ０２間のヒューズノードＦＮ０１が入力され，ノー
ドＮ４を出力する。ＮＡＮＤ素子ＮＡＮＤ１〜ＮＡＮＤ
４の出力ノードＮ１〜Ｎ４が冗長ヒューズ部７１０の出
力となり，力ラムデコーダ切替回路部７３０に入力され
る。
ーズドライバ７１１間のヒューズノードＦＮ００を第１
の入力とし，冗長選択信号ＦＮＡ１を第２の入力とし，
ＮＡＮＤ素子ＮＡＮＤ１の第１の入力に出力する。ＮＡ
ＮＤ素子ＮＡＮＤ１の第２の入力には，ヒューズＦ０
１，ヒューズＦ０２間のヒューズノードＦＮ０１が入力
され，ノードＮ１を出力する。ＯＲ素子ＯＲ２は，ヒュ
ーズＦ０１，ヒューズドライバ７１１間のヒューズノー
ドＦＮ００を第１の入力とし，冗長選択信号ＦＮＡ２を
第２の入力とし，ＮＡＮＤ素子ＮＡＮＤ２の第１の入力
に出力する。ＮＡＮＤ素子ＮＡＮＤ２の第２の入力に
は，ヒューズＦ０１，ヒューズＦ０２間のヒューズノー
ドＦＮ０１が入力され，ノードＮ２を出力する。ＯＲ素
子ＯＲ３は，ヒューズＦ０１，ヒューズドライバ７１１
間のヒューズノードＦＮ００を第１の入力とし，冗長選
択信号ＦＮＡ３を第２の入力とし，ＮＡＮＤ素子ＮＡＮ
Ｄ３の第１の入力に出力する。ＮＡＮＤ素子ＮＡＮＤ３
の第２の入力には，ヒューズＦ０１，ヒューズＦ０２間
のヒューズノードＦＮ０１が入力され，ノードＮ３を出
力する。ＯＲ素子ＯＲ４は，ヒューズＦ０１，ヒューズ
ドライバ７１１間のヒューズノードＦＮ００を第１の入
力とし，第２の入力はハイレベルに固定され，ＮＡＮＤ
素子ＮＡＮＤ４の第１の入力に出力する。ＮＡＮＤ素子
ＮＡＮＤ４の第２の入力には，ヒューズＦ０１，ヒュー
ズＦ０２間のヒューズノードＦＮ０１が入力され，ノー
ドＮ４を出力する。ＮＡＮＤ素子ＮＡＮＤ１〜ＮＡＮＤ
４の出力ノードＮ１〜Ｎ４が冗長ヒューズ部７１０の出
力となり，力ラムデコーダ切替回路部７３０に入力され
る。
【００９１】次に，上記のように構成される冗長回路７
００の動作を図１４を参照しながら説明する。まず，ヒ
ューズが切断されていない場合について，図１４（Ａ）
を参照しながら説明する。イネーブル信号がロウレベル
からハイレベルになると，ヒューズノードＦＮ００，Ｆ
Ｎ０１，ＦＮ０２すべてがハイレベルからロウレベルと
なり，ヒューズ回路７１３−１，７１３−２，７１３−
３の出力である冗長選択信号ＦＮＡ１，ＦＮＡ２，ＦＮ
Ａ３はハイレベルとなっているため，ＯＲ素子ＯＲ１〜
ＯＲ４，ＮＡＮＤ素子ＮＡＮＤ１〜ＮＡＮＤ４を介すこ
とによりノードＮ１〜Ｎ４がすべてロウレベルからハイ
レベルとなる。従って，カラムデコーダ切替回路部７３
０内のトランスファゲートは，すべて上側のトランスフ
ァゲートがオンして，ノーマルカラム線ＣＬ０〜ＣＬ７
のみが使用されることになる。
００の動作を図１４を参照しながら説明する。まず，ヒ
ューズが切断されていない場合について，図１４（Ａ）
を参照しながら説明する。イネーブル信号がロウレベル
からハイレベルになると，ヒューズノードＦＮ００，Ｆ
Ｎ０１，ＦＮ０２すべてがハイレベルからロウレベルと
なり，ヒューズ回路７１３−１，７１３−２，７１３−
３の出力である冗長選択信号ＦＮＡ１，ＦＮＡ２，ＦＮ
Ａ３はハイレベルとなっているため，ＯＲ素子ＯＲ１〜
ＯＲ４，ＮＡＮＤ素子ＮＡＮＤ１〜ＮＡＮＤ４を介すこ
とによりノードＮ１〜Ｎ４がすべてロウレベルからハイ
レベルとなる。従って，カラムデコーダ切替回路部７３
０内のトランスファゲートは，すべて上側のトランスフ
ァゲートがオンして，ノーマルカラム線ＣＬ０〜ＣＬ７
のみが使用されることになる。
【００９２】次に，冗長カラム線を使用する場合の一例
として，ヒューズＦ０１を切断した場合の動作を，図１
４（Ｂ）を参照しながら説明する。イネーブル信号がハ
イレベルとなってもヒューズＦ０１が切断されているた
め，第１のヒューズクランプ７１２により，ヒューズノ
ードＦＮ０１，ＦＮ０２はハイレベルを保持し，ヒュー
ズノードＦ００はロウレベルとなる。また，冗長選択信
号ＦＮＡ１〜ＦＮＡ３はハイレベルを保持する。ＯＲ素
子ＯＲ１〜ＯＲ４，ＮＡＮＤ素子ＮＡＮＤ１〜ＮＡＮＤ
４により，ノードＮ１〜Ｎ４はロウレベルとなる。従っ
て，カラムデコーダ切替回路部７３０内のトランスファ
ゲートは，すべて下側のトランスファゲートがオンす
る。従って，ノーマルカラム線ＣＬ０，ＣＬ１以下がシ
フトして，ノーマルカラム線ＣＬ０，ＣＬ１は使用され
ず，代わりに冗長カラム線ＲＣＬ０，ＲＣＬ１が使用さ
れることになる。
として，ヒューズＦ０１を切断した場合の動作を，図１
４（Ｂ）を参照しながら説明する。イネーブル信号がハ
イレベルとなってもヒューズＦ０１が切断されているた
め，第１のヒューズクランプ７１２により，ヒューズノ
ードＦＮ０１，ＦＮ０２はハイレベルを保持し，ヒュー
ズノードＦ００はロウレベルとなる。また，冗長選択信
号ＦＮＡ１〜ＦＮＡ３はハイレベルを保持する。ＯＲ素
子ＯＲ１〜ＯＲ４，ＮＡＮＤ素子ＮＡＮＤ１〜ＮＡＮＤ
４により，ノードＮ１〜Ｎ４はロウレベルとなる。従っ
て，カラムデコーダ切替回路部７３０内のトランスファ
ゲートは，すべて下側のトランスファゲートがオンす
る。従って，ノーマルカラム線ＣＬ０，ＣＬ１以下がシ
フトして，ノーマルカラム線ＣＬ０，ＣＬ１は使用され
ず，代わりに冗長カラム線ＲＣＬ０，ＲＣＬ１が使用さ
れることになる。
【００９３】次に，冗長カラム線を使用する場合の別の
例として，ヒューズＦ０１，ＦＡ１，ＦＡ２を切断した
場合の動作を，図１４（Ｃ）を参照しながら説明する。
イネーブル信号がハイレベルとなると，ヒューズＦ０１
が切断されているため，第１のヒューズクランプ７１２
により，ヒューズノードＦＮ０１，ＦＮ０２はハイレベ
ルを保持し，ヒューズノードＦ００はロウレベルとな
る。また，冗長選択信号ＦＮＡ１，ＦＮＡ２はロウレベ
ル，冗長選択信号ＦＮＡ３はハイレベルとなる。ＯＲ素
子ＯＲ１〜ＯＲ４，ＮＡＮＤ素子ＮＡＮＤ１〜ＮＡＮＤ
４により，ノードＮ１，Ｎ２はハイレベルとなり，ノー
ドＮ３，Ｎ４はロウレベルとなる。従って，ノーマルカ
ラム線ＣＬ４，ＣＬ５以下がシフトして，ノーマルカラ
ム線ＣＬ４，ＣＬ５は使用されず，代わりに冗長カラム
線ＲＣＬ０，ＲＣＬ１が使用されることになる。
例として，ヒューズＦ０１，ＦＡ１，ＦＡ２を切断した
場合の動作を，図１４（Ｃ）を参照しながら説明する。
イネーブル信号がハイレベルとなると，ヒューズＦ０１
が切断されているため，第１のヒューズクランプ７１２
により，ヒューズノードＦＮ０１，ＦＮ０２はハイレベ
ルを保持し，ヒューズノードＦ００はロウレベルとな
る。また，冗長選択信号ＦＮＡ１，ＦＮＡ２はロウレベ
ル，冗長選択信号ＦＮＡ３はハイレベルとなる。ＯＲ素
子ＯＲ１〜ＯＲ４，ＮＡＮＤ素子ＮＡＮＤ１〜ＮＡＮＤ
４により，ノードＮ１，Ｎ２はハイレベルとなり，ノー
ドＮ３，Ｎ４はロウレベルとなる。従って，ノーマルカ
ラム線ＣＬ４，ＣＬ５以下がシフトして，ノーマルカラ
ム線ＣＬ４，ＣＬ５は使用されず，代わりに冗長カラム
線ＲＣＬ０，ＲＣＬ１が使用されることになる。
【００９４】同様に，ノーマルカラム線ＣＬ２，ＣＬ３
を冗長救済するには，ヒューズＦ０１，ＦＡ１を切断す
ればよく，ノーマルカラム線ＣＬ６，ＣＬ７を冗長救済
するには，ヒューズＦ０１，ＦＡ１，ＦＡ２，ＦＡ３を
切断すればよい。このように，ヒューズを切断した場合
には，カラム線が一つシフトし，冗長カラム線ＲＣＬ
０，ＲＣＬ１が使用されることになる。
を冗長救済するには，ヒューズＦ０１，ＦＡ１を切断す
ればよく，ノーマルカラム線ＣＬ６，ＣＬ７を冗長救済
するには，ヒューズＦ０１，ＦＡ１，ＦＡ２，ＦＡ３を
切断すればよい。このように，ヒューズを切断した場合
には，カラム線が一つシフトし，冗長カラム線ＲＣＬ
０，ＲＣＬ１が使用されることになる。
【００９５】冗長回路７００は以上のように構成され，
動作することにより，以下のような優れた効果を奏す
る。すなわち，ヒューズ配線が一本であるので，レイア
ウトを小さくすることが可能である。
動作することにより，以下のような優れた効果を奏す
る。すなわち，ヒューズ配線が一本であるので，レイア
ウトを小さくすることが可能である。
【００９６】さらに，ヒューズ回路からデコード信号選
択部への信号伝達経路はヒューズを設ける必要のない単
なる配線であり，ヒューズ回路自体も回路の空いている
スペースに設ければよいため容易にレイアウトすること
が可能である。
択部への信号伝達経路はヒューズを設ける必要のない単
なる配線であり，ヒューズ回路自体も回路の空いている
スペースに設ければよいため容易にレイアウトすること
が可能である。
【００９７】（第８の実施の形態）第８の実施の形態に
かかる冗長回路８００の構成を，図１５を参照しながら
説明する。冗長回路８００は，第７の実施の形態にかか
る冗長回路７００を改良したものであり，以下の点に特
徴がある。すなわち，第７の実施の形態において３本あ
った冗長選択信号を２本に減らし，冗長選択信号ＦＮＡ
１，ＦＮＡ２をデコードするためのヒューズ選択デコー
ダ８１４を追加した点に特徴がある。
かかる冗長回路８００の構成を，図１５を参照しながら
説明する。冗長回路８００は，第７の実施の形態にかか
る冗長回路７００を改良したものであり，以下の点に特
徴がある。すなわち，第７の実施の形態において３本あ
った冗長選択信号を２本に減らし，冗長選択信号ＦＮＡ
１，ＦＮＡ２をデコードするためのヒューズ選択デコー
ダ８１４を追加した点に特徴がある。
【００９８】冗長ヒューズ部８１０は，切断可能なヒュ
ーズＦ０１，Ｆ０２を直列に接続したヒューズ配線ＦＬ
と，ヒューズ配線ＦＬの一端に接続されたヒューズドラ
イバ８１１と，ヒューズ配線ＦＬの他端に接続されたヒ
ューズクランプ８１２と，ヒューズ回路８１３−１，８
１３−２と，ヒューズ選択デコーダ８１４と，ＯＲ素子
ＯＲ１〜ＯＲ４と，ＮＡＮＤ素子ＮＡＮＤ１〜ＮＡＮＤ
４と，から主に構成される。
ーズＦ０１，Ｆ０２を直列に接続したヒューズ配線ＦＬ
と，ヒューズ配線ＦＬの一端に接続されたヒューズドラ
イバ８１１と，ヒューズ配線ＦＬの他端に接続されたヒ
ューズクランプ８１２と，ヒューズ回路８１３−１，８
１３−２と，ヒューズ選択デコーダ８１４と，ＯＲ素子
ＯＲ１〜ＯＲ４と，ＮＡＮＤ素子ＮＡＮＤ１〜ＮＡＮＤ
４と，から主に構成される。
【００９９】ヒューズ回路８１３−１によって駆動され
る冗長選択信号ＦＮＡ１は，ヒューズＦＡ１を切断して
いない状態では，ハイレベルであり，ヒューズＦＡ１を
切断した状態では，ロウレベルである。ヒューズ回路８
１３−２によって駆動される冗長選択信号ＦＮＡ２につ
いても同様である。
る冗長選択信号ＦＮＡ１は，ヒューズＦＡ１を切断して
いない状態では，ハイレベルであり，ヒューズＦＡ１を
切断した状態では，ロウレベルである。ヒューズ回路８
１３−２によって駆動される冗長選択信号ＦＮＡ２につ
いても同様である。
【０１００】ヒューズ選択デコーダ８１４は，インバー
タＩＮＶ８１４−１〜ＩＮＶ８１４−４と，ＮＡＮＤ素
子ＮＡＮＤ８１４−１〜ＮＡＮＤ８１４−６とから構成
される。ヒューズ選択デコーダ８１４には，冗長選択信
号ＦＮＡ１，ＦＮＡ２が入力される。
タＩＮＶ８１４−１〜ＩＮＶ８１４−４と，ＮＡＮＤ素
子ＮＡＮＤ８１４−１〜ＮＡＮＤ８１４−６とから構成
される。ヒューズ選択デコーダ８１４には，冗長選択信
号ＦＮＡ１，ＦＮＡ２が入力される。
【０１０１】ＮＡＮＤ素子ＮＡＮＤ８１４−１は，冗長
選択信号ＦＮＡ１，ＦＮＡ２が入力され，その出力信号
は，ＮＡＮＤ素子ＮＡＮＤ８１４−２の一の入力に入力
される。ＮＡＮＤ素子ＮＡＮＤ８１４−２の他の入力
は，ハイレベル固定であり，その出力信号は，インバー
タＩＮＶ８１４−１を介して，ＮＡＮＤ素子ＮＡＮＤ８
１４−４の一の入力に入力される。ＮＡＮＤ素子ＮＡＮ
Ｄ８１４−３の一の入力には，冗長選択信号ＦＮＡ１が
インバータＩＮＶ８１４−２を介して入力され，他の入
力には冗長選択信号ＦＮＡ２が入力され，その出力信号
は，ＮＡＮＤ素子ＮＡＮＤ８１４−４の他の入力に入力
される。ＮＡＮＤ素子ＮＡＮＤ８１４−４の出力信号は
インバータＩＮＶ８１４−３を介してＮＡＮＤ素子ＮＡ
ＮＤ８１４−６の一の入力に入力される。ＮＡＮＤ素子
ＮＡＮＤ８１４−５の一の入力には，冗長選択信号ＦＮ
Ａ１が入力され，他の入力には冗長選択信号ＦＮＡ２が
インバータＩＮＶ８１４−２を介してが入力され，その
出力信号は，ＮＡＮＤ素子ＮＡＮＤ８１４−６の他の入
力に入力される。ＮＡＮＤ素子ＮＡＮＤ８１４−２，Ｎ
ＡＮＤ８１４−４，ＮＡＮＤ８１４−６の出力信号ＦＤ
１０，ＦＤ１１，ＦＤ１２が，それぞれ後述するＯＲゲ
ートＯＲ１，ＯＲ２，ＯＲ３の一の入力に入力される。
選択信号ＦＮＡ１，ＦＮＡ２が入力され，その出力信号
は，ＮＡＮＤ素子ＮＡＮＤ８１４−２の一の入力に入力
される。ＮＡＮＤ素子ＮＡＮＤ８１４−２の他の入力
は，ハイレベル固定であり，その出力信号は，インバー
タＩＮＶ８１４−１を介して，ＮＡＮＤ素子ＮＡＮＤ８
１４−４の一の入力に入力される。ＮＡＮＤ素子ＮＡＮ
Ｄ８１４−３の一の入力には，冗長選択信号ＦＮＡ１が
インバータＩＮＶ８１４−２を介して入力され，他の入
力には冗長選択信号ＦＮＡ２が入力され，その出力信号
は，ＮＡＮＤ素子ＮＡＮＤ８１４−４の他の入力に入力
される。ＮＡＮＤ素子ＮＡＮＤ８１４−４の出力信号は
インバータＩＮＶ８１４−３を介してＮＡＮＤ素子ＮＡ
ＮＤ８１４−６の一の入力に入力される。ＮＡＮＤ素子
ＮＡＮＤ８１４−５の一の入力には，冗長選択信号ＦＮ
Ａ１が入力され，他の入力には冗長選択信号ＦＮＡ２が
インバータＩＮＶ８１４−２を介してが入力され，その
出力信号は，ＮＡＮＤ素子ＮＡＮＤ８１４−６の他の入
力に入力される。ＮＡＮＤ素子ＮＡＮＤ８１４−２，Ｎ
ＡＮＤ８１４−４，ＮＡＮＤ８１４−６の出力信号ＦＤ
１０，ＦＤ１１，ＦＤ１２が，それぞれ後述するＯＲゲ
ートＯＲ１，ＯＲ２，ＯＲ３の一の入力に入力される。
【０１０２】従って，冗長選択信号ＦＮＡ１がハイレベ
ルで，冗長選択信号ＦＮＡ２がハイレベルのときは，信
号ＦＤ１０はハイレベルで，信号ＦＤ１１はハイレベル
で，信号ＦＤ１２はハイレベルである。冗長選択信号Ｆ
ＮＡ１がロウレベルで，冗長選択信号ＦＮＡ２がハイレ
ベルのときは，信号ＦＤ１０はロウレベルで，信号ＦＤ
１１はハイレベルで，信号ＦＤ１２はハイレベルであ
る。冗長選択信号ＦＮＡ１がハイレベルで，冗長選択信
号ＦＮＡ２がロウレベルのときは，信号ＦＤ１０はロウ
レベルで，信号ＦＤ１１はロウレベルで，信号ＦＤ１２
はハイレベルである。冗長選択信号ＦＮＡ１がロウレベ
ルで，冗長選択信号ＦＮＡ２がロウレベルのときは，信
号ＦＤ１０はロウレベルで，信号ＦＤ１１はロウレベル
で，信号ＦＤ１２はロウレベルである。
ルで，冗長選択信号ＦＮＡ２がハイレベルのときは，信
号ＦＤ１０はハイレベルで，信号ＦＤ１１はハイレベル
で，信号ＦＤ１２はハイレベルである。冗長選択信号Ｆ
ＮＡ１がロウレベルで，冗長選択信号ＦＮＡ２がハイレ
ベルのときは，信号ＦＤ１０はロウレベルで，信号ＦＤ
１１はハイレベルで，信号ＦＤ１２はハイレベルであ
る。冗長選択信号ＦＮＡ１がハイレベルで，冗長選択信
号ＦＮＡ２がロウレベルのときは，信号ＦＤ１０はロウ
レベルで，信号ＦＤ１１はロウレベルで，信号ＦＤ１２
はハイレベルである。冗長選択信号ＦＮＡ１がロウレベ
ルで，冗長選択信号ＦＮＡ２がロウレベルのときは，信
号ＦＤ１０はロウレベルで，信号ＦＤ１１はロウレベル
で，信号ＦＤ１２はロウレベルである。
【０１０３】ＯＲ素子ＯＲ１は，ヒューズＦ０１，ヒュ
ーズドライバ８１１間のヒューズノードＦＮ００を第１
の入力とし，ヒューズ選択デコーダ８１４の出力ノード
ＦＤ１０を第２の入力とし，ＮＡＮＤ素子ＮＡＮＤ１の
第１の入力に出力する。ＮＡＮＤ素子ＮＡＮＤ１の第２
の入力には，ヒューズＦ０１，ヒューズＦ０２間のヒュ
ーズノードＦＮ０１が入力され，ノードＮ１を出力す
る。ＯＲ素子ＯＲ２は，ヒューズＦ０１，ヒューズドラ
イバ８１１間のヒューズノードＦＮ００を第１の入力と
し，ヒューズ選択デコーダ８１４の出力ノードＦＤ１１
を第２の入力とし，ＮＡＮＤ素子ＮＡＮＤ２の第１の入
力に出力する。ＮＡＮＤ素子ＮＡＮＤ２の第２の入力に
は，ヒューズＦ０１，ヒューズＦ０２間のヒューズノー
ドＦＮ０１が入力され，ノードＮ２を出力する。ＯＲ素
子ＯＲ３は，ヒューズＦ０１，ヒューズドライバ８１１
間のヒューズノードＦＮ００を第１の入力とし，ヒュー
ズ選択デコーダ８１４の出力ノードＦＤ１２を第２の入
力とし，ＮＡＮＤ素子ＮＡＮＤ３の第１の入力に出力す
る。ＮＡＮＤ素子ＮＡＮＤ３の第２の入力には，ヒュー
ズＦ０１，ヒューズＦ０２間のヒューズノードＦＮ０１
が入力され，ノードＮ３を出力する。ＯＲ素子ＯＲ４
は，ヒューズＦ０１，ヒューズドライバ８１１間のヒュ
ーズノードＦＮ００を第１の入力とし，第２の入力はハ
イレベルに固定され，ＮＡＮＤ素子ＮＡＮＤ４の第１の
入力に出力する。ＮＡＮＤ素子ＮＡＮＤ４の第２の入力
には，ヒューズＦ０１，ヒューズＦ０２間のヒューズノ
ードＦＮ０１が入力され，ノードＮ４を出力する。
ーズドライバ８１１間のヒューズノードＦＮ００を第１
の入力とし，ヒューズ選択デコーダ８１４の出力ノード
ＦＤ１０を第２の入力とし，ＮＡＮＤ素子ＮＡＮＤ１の
第１の入力に出力する。ＮＡＮＤ素子ＮＡＮＤ１の第２
の入力には，ヒューズＦ０１，ヒューズＦ０２間のヒュ
ーズノードＦＮ０１が入力され，ノードＮ１を出力す
る。ＯＲ素子ＯＲ２は，ヒューズＦ０１，ヒューズドラ
イバ８１１間のヒューズノードＦＮ００を第１の入力と
し，ヒューズ選択デコーダ８１４の出力ノードＦＤ１１
を第２の入力とし，ＮＡＮＤ素子ＮＡＮＤ２の第１の入
力に出力する。ＮＡＮＤ素子ＮＡＮＤ２の第２の入力に
は，ヒューズＦ０１，ヒューズＦ０２間のヒューズノー
ドＦＮ０１が入力され，ノードＮ２を出力する。ＯＲ素
子ＯＲ３は，ヒューズＦ０１，ヒューズドライバ８１１
間のヒューズノードＦＮ００を第１の入力とし，ヒュー
ズ選択デコーダ８１４の出力ノードＦＤ１２を第２の入
力とし，ＮＡＮＤ素子ＮＡＮＤ３の第１の入力に出力す
る。ＮＡＮＤ素子ＮＡＮＤ３の第２の入力には，ヒュー
ズＦ０１，ヒューズＦ０２間のヒューズノードＦＮ０１
が入力され，ノードＮ３を出力する。ＯＲ素子ＯＲ４
は，ヒューズＦ０１，ヒューズドライバ８１１間のヒュ
ーズノードＦＮ００を第１の入力とし，第２の入力はハ
イレベルに固定され，ＮＡＮＤ素子ＮＡＮＤ４の第１の
入力に出力する。ＮＡＮＤ素子ＮＡＮＤ４の第２の入力
には，ヒューズＦ０１，ヒューズＦ０２間のヒューズノ
ードＦＮ０１が入力され，ノードＮ４を出力する。
【０１０４】次に，上記のように構成される冗長回路８
００の動作を，図１６を参照しながら説明する。まず，
ヒューズが切断されていない場合について，図１６
（Ａ）を参照しながら説明する。イネーブル信号がロウ
レベルからハイレベルになると，ヒューズノードＦＮ０
０，ＦＮ０１，ＦＮ０２すべてがハイレベルからロウレ
ベルとなり，ヒューズ回路ＦＡ１，ＦＡ２の出力である
冗長選択信号ＦＮＡ１，ＦＮＡ２，ＦＮＡ３）はハイレ
ベルとなっているため，ヒューズ選択デコーダ８１４，
ＯＲ素子ＯＲ１〜ＯＲ４，ＮＡＮＤ素子ＮＡＮＤ１〜Ｎ
ＡＮＤ４を介すことによりノードＮ１〜Ｎ４がすべてロ
ウレベルからハイレベルとなる。従って，カラムデコー
ダ切替回路部８３０内のトランスファゲートは，すべて
上側のトランスファゲートがオンして，ノーマルカラム
線ＣＬ０〜ＣＬ７のみが使用されることになる。
００の動作を，図１６を参照しながら説明する。まず，
ヒューズが切断されていない場合について，図１６
（Ａ）を参照しながら説明する。イネーブル信号がロウ
レベルからハイレベルになると，ヒューズノードＦＮ０
０，ＦＮ０１，ＦＮ０２すべてがハイレベルからロウレ
ベルとなり，ヒューズ回路ＦＡ１，ＦＡ２の出力である
冗長選択信号ＦＮＡ１，ＦＮＡ２，ＦＮＡ３）はハイレ
ベルとなっているため，ヒューズ選択デコーダ８１４，
ＯＲ素子ＯＲ１〜ＯＲ４，ＮＡＮＤ素子ＮＡＮＤ１〜Ｎ
ＡＮＤ４を介すことによりノードＮ１〜Ｎ４がすべてロ
ウレベルからハイレベルとなる。従って，カラムデコー
ダ切替回路部８３０内のトランスファゲートは，すべて
上側のトランスファゲートがオンして，ノーマルカラム
線ＣＬ０〜ＣＬ７のみが使用されることになる。
【０１０５】次に，冗長カラム線を使用する場合の一例
として，ヒューズＦ０１を切断した場合の動作を，図１
６（Ｂ）を参照しながら説明する。イネーブル信号がハ
イレベルとなってもヒューズＦ０１が切断されているた
め，ヒューズクランプ８１２により，ヒューズノードＦ
Ｎ０１，ＦＮ０２はハイレベルを保持し，ヒューズノー
ドＦ００はロウレベルとなる。また，冗長選択信号ＦＮ
Ａ１，ＦＮＡ２はハイレベルを保持する。ヒューズ選択
デコーダ８１４，ＯＲ素子ＯＲ１〜ＯＲ４，ＮＡＮＤ素
子ＮＡＮＤ１〜ＮＡＮＤ４により，ノードＮ１〜Ｎ４は
ロウレベルとなる。従って，カラムデコーダ切替回路部
８３０内のトランスファゲートは，すべて下側のトラン
スファゲートがオンする。従って，ノーマルカラム線Ｃ
Ｌ０，ＣＬ１以下がシフトして，ノーマルカラム線ＣＬ
０，ＣＬ１は使用されず，代わりに冗長カラム線ＲＣＬ
０，ＲＣＬ１が使用されることになる。
として，ヒューズＦ０１を切断した場合の動作を，図１
６（Ｂ）を参照しながら説明する。イネーブル信号がハ
イレベルとなってもヒューズＦ０１が切断されているた
め，ヒューズクランプ８１２により，ヒューズノードＦ
Ｎ０１，ＦＮ０２はハイレベルを保持し，ヒューズノー
ドＦ００はロウレベルとなる。また，冗長選択信号ＦＮ
Ａ１，ＦＮＡ２はハイレベルを保持する。ヒューズ選択
デコーダ８１４，ＯＲ素子ＯＲ１〜ＯＲ４，ＮＡＮＤ素
子ＮＡＮＤ１〜ＮＡＮＤ４により，ノードＮ１〜Ｎ４は
ロウレベルとなる。従って，カラムデコーダ切替回路部
８３０内のトランスファゲートは，すべて下側のトラン
スファゲートがオンする。従って，ノーマルカラム線Ｃ
Ｌ０，ＣＬ１以下がシフトして，ノーマルカラム線ＣＬ
０，ＣＬ１は使用されず，代わりに冗長カラム線ＲＣＬ
０，ＲＣＬ１が使用されることになる。
【０１０６】次に，冗長カラム線を使用する場合の別の
例として，ヒューズＦ０１，ＦＡ２を切断した場合の動
作を，図１６（Ｃ）を参照しながら説明する。イネーブ
ル信号がハイレベルとなると，ヒューズＦ０１が切断さ
れているため，ヒューズクランプ８１２により，ヒュー
ズノードＦＮ０１，ＦＮ０２はハイレベルを保持し，ヒ
ューズノードＦ００はロウレベルとなる。また，冗長選
択信号ＦＮＡ１はハイレベル，冗長選択信号ＦＮＡ２は
ロウレベルとなる。ヒューズ選択デコーダ８１４の出力
は，信号ＦＤ１０，ＦＤ１１はロウレベル，信号ＦＤ１
２はハイレベルとなり，さらに，ＯＲ素子ＯＲ１〜ＯＲ
４，ＮＡＮＤ素子ＮＡＮＤ１〜ＮＡＮＤ４により，ノー
ドＮ１，Ｎ２はハイレベルとなり，ノードＮ３，Ｎ４は
ロウレベルとなる。従って，ノーマルカラム線ＣＬ４，
ＣＬ５以下がシフトして，ノーマルカラム線ＣＬ４，Ｃ
Ｌ５は使用されず，代わりに冗長カラム線ＲＣＬ０，Ｒ
ＣＬ１が使用されることになる。
例として，ヒューズＦ０１，ＦＡ２を切断した場合の動
作を，図１６（Ｃ）を参照しながら説明する。イネーブ
ル信号がハイレベルとなると，ヒューズＦ０１が切断さ
れているため，ヒューズクランプ８１２により，ヒュー
ズノードＦＮ０１，ＦＮ０２はハイレベルを保持し，ヒ
ューズノードＦ００はロウレベルとなる。また，冗長選
択信号ＦＮＡ１はハイレベル，冗長選択信号ＦＮＡ２は
ロウレベルとなる。ヒューズ選択デコーダ８１４の出力
は，信号ＦＤ１０，ＦＤ１１はロウレベル，信号ＦＤ１
２はハイレベルとなり，さらに，ＯＲ素子ＯＲ１〜ＯＲ
４，ＮＡＮＤ素子ＮＡＮＤ１〜ＮＡＮＤ４により，ノー
ドＮ１，Ｎ２はハイレベルとなり，ノードＮ３，Ｎ４は
ロウレベルとなる。従って，ノーマルカラム線ＣＬ４，
ＣＬ５以下がシフトして，ノーマルカラム線ＣＬ４，Ｃ
Ｌ５は使用されず，代わりに冗長カラム線ＲＣＬ０，Ｒ
ＣＬ１が使用されることになる。
【０１０７】同様に，ノーマルカラム線ＣＬ２，ＣＬ３
を冗長救済するには，ヒューズＦ０１，ＦＡ１を切断す
ればよく，ノーマルカラム線ＣＬ６，ＣＬ７を冗長救済
するには，ヒューズＦ０１，ＦＡ１，ＦＡ２を切断すれ
ばよい。このように，ヒューズを切断した場合には，カ
ラム線が一つシフトし，冗長カラム線ＲＣＬ０，ＲＣＬ
１が使用されることになる。
を冗長救済するには，ヒューズＦ０１，ＦＡ１を切断す
ればよく，ノーマルカラム線ＣＬ６，ＣＬ７を冗長救済
するには，ヒューズＦ０１，ＦＡ１，ＦＡ２を切断すれ
ばよい。このように，ヒューズを切断した場合には，カ
ラム線が一つシフトし，冗長カラム線ＲＣＬ０，ＲＣＬ
１が使用されることになる。
【０１０８】冗長回路８００は以上のように構成され，
動作することにより，以下のような優れた効果を奏す
る。すなわち，第７の実施の形態と同様の効果が得られ
る上に，ヒューズ選択デコーダがヒューズ回路からの論
理信号をデコードすることで，ヒューズ回路の数を減ら
すことができ，レイアウトをさらに小さくすることが可
能である。
動作することにより，以下のような優れた効果を奏す
る。すなわち，第７の実施の形態と同様の効果が得られ
る上に，ヒューズ選択デコーダがヒューズ回路からの論
理信号をデコードすることで，ヒューズ回路の数を減ら
すことができ，レイアウトをさらに小さくすることが可
能である。
【０１０９】以上，添付図面を参照しながら本発明にか
かる冗長回路の好適な実施形態について説明したが，本
発明はかかる例に限定されない。当業者であれば，特許
請求の範囲に記載された技術的思想の範疇内において各
種の変更例または修正例に想到し得ることは明らかであ
り，それらについても当然に本発明の技術的範囲に属す
るものと了解される。
かる冗長回路の好適な実施形態について説明したが，本
発明はかかる例に限定されない。当業者であれば，特許
請求の範囲に記載された技術的思想の範疇内において各
種の変更例または修正例に想到し得ることは明らかであ
り，それらについても当然に本発明の技術的範囲に属す
るものと了解される。
【０１１０】
【発明の効果】以上説明したように，本発明によれば以
下のような優れた効果を奏する。すなわち，請求項１ま
たは２に記載の発明によれば，２のヒューズ配線を備え
たことにより，ヒューズ配線に直列に接続するヒューズ
の数を従来の冗長回路に比べ半減させることができ，従
来の冗長回路の２倍のヒューズピッチとすることによ
り，容易にヒューズをレイアウトすることが可能であ
る。さらに，冗長救済するメモリセルと切断するヒュー
ズの組み合わせとを一対一に対応させることができるの
で，余分な冗長セルを必要としない構成とすることが可
能である。
下のような優れた効果を奏する。すなわち，請求項１ま
たは２に記載の発明によれば，２のヒューズ配線を備え
たことにより，ヒューズ配線に直列に接続するヒューズ
の数を従来の冗長回路に比べ半減させることができ，従
来の冗長回路の２倍のヒューズピッチとすることによ
り，容易にヒューズをレイアウトすることが可能であ
る。さらに，冗長救済するメモリセルと切断するヒュー
ズの組み合わせとを一対一に対応させることができるの
で，余分な冗長セルを必要としない構成とすることが可
能である。
【０１１１】さらに，請求項３に記載の発明によれば，
８のメモリセルに対して各ヒューズ配線に備えるヒュー
ズは１であり，一層容易にヒューズをレイアウトするこ
とが可能である。さらに，制御するメモリセルの数を増
やしたい場合であっても，比較的簡単な回路構成の変更
により実現することが可能である。
８のメモリセルに対して各ヒューズ配線に備えるヒュー
ズは１であり，一層容易にヒューズをレイアウトするこ
とが可能である。さらに，制御するメモリセルの数を増
やしたい場合であっても，比較的簡単な回路構成の変更
により実現することが可能である。
【０１１２】さらに，請求項４または５に記載の発明に
よれば，ヒューズ配線が一本であるので，レイアウトを
小さくすることが可能である。さらに，ヒューズ回路か
らデコード信号選択部への信号伝達経路はヒューズを設
ける必要のない単なる配線であり，ヒューズ回路自体も
回路の空いているスペースに設ければよいため容易にレ
イアウトすることが可能である。
よれば，ヒューズ配線が一本であるので，レイアウトを
小さくすることが可能である。さらに，ヒューズ回路か
らデコード信号選択部への信号伝達経路はヒューズを設
ける必要のない単なる配線であり，ヒューズ回路自体も
回路の空いているスペースに設ければよいため容易にレ
イアウトすることが可能である。
【０１１３】さらに，請求項６に記載の発明によれば，
ヒューズ選択デコーダがヒューズ回路からの論理信号を
デコードすることで，ヒューズ回路の数を減らすことが
でき，レイアウトをさらに小さくすることが可能であ
る。
ヒューズ選択デコーダがヒューズ回路からの論理信号を
デコードすることで，ヒューズ回路の数を減らすことが
でき，レイアウトをさらに小さくすることが可能であ
る。
【図１】本発明にかかる冗長回路の一の構成を示す説明
図である。
図である。
【図２】図１の冗長回路の動作を示すタイミングチャー
トであり，図２（Ａ）は，ヒューズ未切断時の動作を示
し，図２（Ｂ）は，ヒューズＦ０１，Ｆ１１切断時の動
作を示し，図２（Ｃ）は，ヒューズＦ０１，Ｆ１２切断
時の動作を示している。
トであり，図２（Ａ）は，ヒューズ未切断時の動作を示
し，図２（Ｂ）は，ヒューズＦ０１，Ｆ１１切断時の動
作を示し，図２（Ｃ）は，ヒューズＦ０１，Ｆ１２切断
時の動作を示している。
【図３】本発明にかかる冗長回路の別の構成を示す説明
図である。
図である。
【図４】図３の冗長回路の動作を示すタイミングチャー
トであり，図４（Ａ）は，ヒューズ未切断時の動作を示
し，図４（Ｂ）は，ヒューズＦ０１切断時の動作を示
し，図４（Ｃ）は，ヒューズＦ０１，Ｆ１１切断時の動
作を示している。
トであり，図４（Ａ）は，ヒューズ未切断時の動作を示
し，図４（Ｂ）は，ヒューズＦ０１切断時の動作を示
し，図４（Ｃ）は，ヒューズＦ０１，Ｆ１１切断時の動
作を示している。
【図５】本発明にかかる冗長回路の別の構成を示す説明
図である。
図である。
【図６】図５の冗長回路の動作を示すタイミングチャー
トであり，図６（Ａ）は，ヒューズ未切断時の動作を示
し，図６（Ｂ）は，ヒューズＦ０１切断時の動作を示
し，図６（Ｃ）は，ヒューズＦ０１，Ｆ１１切断時の動
作を示している。
トであり，図６（Ａ）は，ヒューズ未切断時の動作を示
し，図６（Ｂ）は，ヒューズＦ０１切断時の動作を示
し，図６（Ｃ）は，ヒューズＦ０１，Ｆ１１切断時の動
作を示している。
【図７】本発明にかかる冗長回路の別の構成を示す説明
図である。
図である。
【図８】図７の冗長回路の動作を示すタイミングチャー
トであり，図８（Ａ）は，ヒューズ未切断時の動作を示
し，図８（Ｂ）は，ヒューズＦ０１切断時の動作を示
し，図８（Ｃ）は，ヒューズＦ１１切断時の動作を示し
ている。
トであり，図８（Ａ）は，ヒューズ未切断時の動作を示
し，図８（Ｂ）は，ヒューズＦ０１切断時の動作を示
し，図８（Ｃ）は，ヒューズＦ１１切断時の動作を示し
ている。
【図９】本発明にかかる冗長回路の別の構成を示す説明
図である。
図である。
【図１０】図９の冗長回路の動作を示すタイミングチャ
ートであり，図１０（Ａ）は，ヒューズ未切断時の動作
を示し，図１０（Ｂ）は，ヒューズＦ０１切断時の動作
を示し，図１０（Ｃ）は，ヒューズＦ２１切断時の動作
を示している。
ートであり，図１０（Ａ）は，ヒューズ未切断時の動作
を示し，図１０（Ｂ）は，ヒューズＦ０１切断時の動作
を示し，図１０（Ｃ）は，ヒューズＦ２１切断時の動作
を示している。
【図１１】本発明にかかる冗長回路の別の構成を示す説
明図である。
明図である。
【図１２】図１１の冗長回路の動作を示すタイミングチ
ャートであり，図１２（Ａ）は，ヒューズ未切断時の動
作を示し，図１２（Ｂ）は，ヒューズＦ０１切断時の動
作を示し，図１２（Ｃ）は，ヒューズＦ２１切断時の動
作を示している。
ャートであり，図１２（Ａ）は，ヒューズ未切断時の動
作を示し，図１２（Ｂ）は，ヒューズＦ０１切断時の動
作を示し，図１２（Ｃ）は，ヒューズＦ２１切断時の動
作を示している。
【図１３】本発明にかかる冗長回路の別の構成を示す説
明図である。
明図である。
【図１４】図１３の冗長回路の動作を示すタイミングチ
ャートであり，図１４（Ａ）は，ヒューズ未切断時の動
作を示し，図１４（Ｂ）は，ヒューズＦ０１切断時の動
作を示し，図１４（Ｃ）は，ヒューズＦ０１，ＦＡ１，
ＦＡ２切断時の動作を示している。
ャートであり，図１４（Ａ）は，ヒューズ未切断時の動
作を示し，図１４（Ｂ）は，ヒューズＦ０１切断時の動
作を示し，図１４（Ｃ）は，ヒューズＦ０１，ＦＡ１，
ＦＡ２切断時の動作を示している。
【図１５】本発明にかかる冗長回路の別の構成を示す説
明図である。
明図である。
【図１６】図１５の冗長回路の動作を示すタイミングチ
ャートであり，図１６（Ａ）は，ヒューズ未切断時の動
作を示し，図１６（Ｂ）は，ヒューズＦ０１切断時の動
作を示し，図１６（Ｃ）は，ヒューズＦ０１，ＦＡ２切
断時の動作を示している。
ャートであり，図１６（Ａ）は，ヒューズ未切断時の動
作を示し，図１６（Ｂ）は，ヒューズＦ０１切断時の動
作を示し，図１６（Ｃ）は，ヒューズＦ０１，ＦＡ２切
断時の動作を示している。
【図１７】従来の冗長回路の構成を示す説明図である。
【図１８】ヒューズクランプの構成を示す説明図であ
る。
る。
【図１９】従来の冗長回路のブロック分割方式を示す説
明図である。
明図である。
【図２０】図１７の冗長回路の動作を示すタイミングチ
ャートであり，図２０（Ａ）は，ヒューズ未切断時の動
作を示し，図２０（Ｂ）は，ヒューズＦ２切断時の動作
を示している。
ャートであり，図２０（Ａ）は，ヒューズ未切断時の動
作を示し，図２０（Ｂ）は，ヒューズＦ２切断時の動作
を示している。
１００ 冗長回路 １１０ 冗長ヒューズ部 １１１ ヒューズドライバ １１２−０，１１２−１ ヒューズクランプ １２０ カラムデコーダ部 １３０ カラムデコーダ切替回路部 １４０ カラムドライバ部 Ｆ０１，Ｆ０２，Ｆ１１，Ｆ１２ ヒューズ ＦＮ０１，ＦＮ０２ ヒューズノード ＮＡＮＤ１〜ＮＡＮＤ４ ＮＡＮＤ素子 ＡＹｉ カラムアドレス Ｎ１〜Ｎ１２ ノード Ｔ１〜Ｔ８ トランスファゲート ＣＬ０〜ＣＬ７ ノーマルカラム線 ＲＣＬ０，ＲＣＬ１ 冗長カラム線 ＡＹ０，ＡＹ０Ｂ カラムアドレス
Claims (6)
- 【請求項１】 直列に接続された１以上のヒューズを備
えた２以上のヒューズ配線と，前記各ヒューズ配線の上
流側に接続され，前記各ヒューズ配線に論理信号を出力
するヒューズドライバと，前記各ヒューズ配線の下流側
に接続され，前記各ヒューズ配線の論理信号のレベルを
保持するヒューズクランプと，前記ヒューズの切断によ
り，該切断されたヒューズの上流に接続された配線に対
しては前記ヒューズドライバからの論理信号の入力を許
可し，該切断されたヒューズの下流に接続された配線に
対しては，前記ヒューズドライバからの論理信号の入力
を拒絶して前記ヒューズクランプにより保持された論理
信号の入力を許可して，デコード信号を選択するデコー
ド信号選択部と，前記デコード信号に応じて，いずれの
メモリセルを冗長救済するかを選択するデコーダと，を
備えたことを特徴とする，冗長回路。 - 【請求項２】 前記２以上のヒューズ配線は２のヒュー
ズ配線であり，前記各ヒューズ配線はメモリセルの数８
Ｎに対して２Ｎのヒューズを備えたことを特徴とする，
請求項１に記載の冗長回路。 - 【請求項３】 前記２以上のヒューズ配線は４のヒュー
ズ配線であり，前記各ヒューズ配線はメモリセルの数８
Ｎに対してＮのヒューズを備えたことを特徴とする，請
求項１に記載の冗長回路。 - 【請求項４】 直列に接続された１以上のヒューズを備
えたヒューズ配線と，前記ヒューズ配線の上流側に接続
され，前記ヒューズ配線に論理信号を出力するヒューズ
ドライバと，前記ヒューズ配線の下流側に接続され，前
記ヒューズ配線の論理信号のレベルを保持するヒューズ
クランプと，ヒューズを内蔵し，前記内蔵ヒューズ接続
時には第１の論理信号を出力し，前記内蔵ヒューズ切断
時には第２の論理信号を出力する２以上のヒューズ回路
と，前記ヒューズ配線のヒューズの切断により，該切断
されたヒューズの上流に接続された配線に対しては前記
ヒューズドライバからの論理信号の入力を許可し，該切
断されたヒューズの下流に接続された配線に対しては，
前記ヒューズドライバからの論理信号の入力を拒絶して
前記ヒューズクランプにより保持された論理信号の入力
を許可し，前記論理信号及び前記ヒューズ回路が出力す
る論理信号に応じてデコード信号を選択するデコード信
号選択部と，前記デコード信号に応じて，いずれのメモ
リセルを冗長救済するかを選択するデコーダと，を備え
たことを特徴とする，冗長回路。 - 【請求項５】 前記２以上のヒューズ回路は３のヒュー
ズ回路であることを特徴とする，請求項４に記載の冗長
回路。 - 【請求項６】 前記２以上のヒューズ回路は２のヒュー
ズ回路であり，一のヒューズ回路からの論理信号のレベ
ル及び他のヒューズ回路からの論理信号のレベルに応じ
て，前記デコード信号選択部に入力される信号のレベル
を決定するヒューズ選択デコーダをさらに備えたことを
特徴とする，請求項４に記載の冗長回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10064487A JPH11250692A (ja) | 1998-02-27 | 1998-02-27 | 冗長回路 |
| US09/241,414 US6084815A (en) | 1998-02-27 | 1999-02-02 | Semiconductor device |
| TW088101624A TW416056B (en) | 1998-02-27 | 1999-02-03 | Semiconductor component |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10064487A JPH11250692A (ja) | 1998-02-27 | 1998-02-27 | 冗長回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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ID=13259627
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|---|---|---|---|
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Country Status (4)
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|---|---|
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|---|---|---|---|---|
| KR100356803B1 (ko) * | 2000-11-23 | 2002-10-18 | 주식회사 하이닉스반도체 | 컬럼 리페어 회로 |
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-
1999
- 1999-02-02 US US09/241,414 patent/US6084815A/en not_active Expired - Fee Related
- 1999-02-03 TW TW088101624A patent/TW416056B/zh not_active IP Right Cessation
- 1999-02-19 KR KR1019990005560A patent/KR100333575B1/ko not_active IP Right Cessation
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| KR100333575B1 (ko) | 2002-04-24 |
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| TW416056B (en) | 2000-12-21 |
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