JPH02209751A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH02209751A JPH02209751A JP1030428A JP3042889A JPH02209751A JP H02209751 A JPH02209751 A JP H02209751A JP 1030428 A JP1030428 A JP 1030428A JP 3042889 A JP3042889 A JP 3042889A JP H02209751 A JPH02209751 A JP H02209751A
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- JP
- Japan
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- fuse
- cut
- conveyor circuit
- memory cell
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 238000003860 storage Methods 0.000 title description 2
- 238000005520 cutting process Methods 0.000 claims abstract description 12
- 230000002950 deficient Effects 0.000 claims description 20
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
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Landscapes
- Read Only Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体記憶装置に関し、
弱いレーザビームであっても確実に不良セルの救済を行
いうる′−１６導体記憶装置を提供することを目的とし
、 メモリセルアレイと冗長メモリセルを有し、前記メモリ
セルアレイ中の不良セルアドレスが選択された時、前記
冗長メモリセルが選択されるようにプログラミングする
ための切断部を備えた半導体記憶装置において、前記切
断部を少なくとも２ヶ所以上直列に形成するように構成
する。
いうる′−１６導体記憶装置を提供することを目的とし
、 メモリセルアレイと冗長メモリセルを有し、前記メモリ
セルアレイ中の不良セルアドレスが選択された時、前記
冗長メモリセルが選択されるようにプログラミングする
ための切断部を備えた半導体記憶装置において、前記切
断部を少なくとも２ヶ所以上直列に形成するように構成
する。
本発明は、半導体記憶装置に関する。
半導体メモリデバイスの微細化、大容量化に伴なって製
造工程で発生する不良セルも増加してくる。かかる欠陥
の存在により良品部が多く存在するにもかかわらず、チ
ップ全体が不良品とされることは歩留りの低下を招来す
る。そこで、この欠陥からチップを救済するために、半
導体記憶装置には冗長回路が設けられている。
造工程で発生する不良セルも増加してくる。かかる欠陥
の存在により良品部が多く存在するにもかかわらず、チ
ップ全体が不良品とされることは歩留りの低下を招来す
る。そこで、この欠陥からチップを救済するために、半
導体記憶装置には冗長回路が設けられている。
冗長回路はメモリセルアレイのうち、不良セルに対応す
るアドレスをスペアデコーダにプログラミングしておき
、不良セルアレイがアクセスされた場合に、当該不良セ
ルを冗長メモリセルアレイに割当てることにより救済す
るものである。プログラミング手段としては、大別して
レーザによりポリシリコンヒユーズを切断する第１の方
法、レーザにより高抵抗ポリシリコンを低抵抗化する第
２の方法、電流によりヒユーズを切断する第３の方法等
が知られている。本発明は、主として上記第１のレーザ
によるポリシリコンヒユーズの切断法を用いた冗長回路
に関する。
るアドレスをスペアデコーダにプログラミングしておき
、不良セルアレイがアクセスされた場合に、当該不良セ
ルを冗長メモリセルアレイに割当てることにより救済す
るものである。プログラミング手段としては、大別して
レーザによりポリシリコンヒユーズを切断する第１の方
法、レーザにより高抵抗ポリシリコンを低抵抗化する第
２の方法、電流によりヒユーズを切断する第３の方法等
が知られている。本発明は、主として上記第１のレーザ
によるポリシリコンヒユーズの切断法を用いた冗長回路
に関する。
第３図に半導体記憶装置の冗長回路の概要を示す。
通常のメモリセルアレイ１０に対するアクセス動作は、
Ｘアドレス人力４がＸデコーダ５により解読され、選択
されたワード線がワードドライバ６により駆動される。
Ｘアドレス人力４がＸデコーダ５により解読され、選択
されたワード線がワードドライバ６により駆動される。
一方、Ｙアドレス人カフがＹデコーダ８により解読され
、選択されたビット線がビットドライバ９により駆動さ
れる。そして、選択されたワード線とビット線の交点の
メモリセルが特定されて、ライト／リードアクセスが実
行される。なお、ビットドライバ９にはセンスアンプが
含まれるものとする。
、選択されたビット線がビットドライバ９により駆動さ
れる。そして、選択されたワード線とビット線の交点の
メモリセルが特定されて、ライト／リードアクセスが実
行される。なお、ビットドライバ９にはセンスアンプが
含まれるものとする。
いま、メモリセルアレイ１０中に不良セルが存在する場
合、当該不良セルのアドレスは事前検査により知ること
ができるので、ポリシリコンヒユーズからなるスペアデ
コーダ（以下、Ｘヒユーズ１、Ｙヒユーズ１２という。
合、当該不良セルのアドレスは事前検査により知ること
ができるので、ポリシリコンヒユーズからなるスペアデ
コーダ（以下、Ｘヒユーズ１、Ｙヒユーズ１２という。
）にプログラミングを行う。このプログラミング手段と
して不良セルに対応するアドレスのヒユーズをレーザに
より切断しおく。
して不良セルに対応するアドレスのヒユーズをレーザに
より切断しおく。
Ｘアドレス人力４、Ｙアドレス人カフによるアドレス指
定が不良セルに対するものであった場合、Ｘアドレス人
力４、Ｙアドレス人カフはＸコンベア回路２、Ｙコンベ
ア回路１３により比較され、ワードドライバ６、Ｙデコ
ーダ８に対してアクセス是正信号’Ｎｌ＋が与えられる
とともに、アドレス信号は冗長用ドライバ３．１４に与
えられる。したがって、メモリセルアレイ１０の不良セ
ルは冗長用メモリセル１１に置き換えられ、当該半導体
記録装置としては外観上良品として動作することができ
る。
定が不良セルに対するものであった場合、Ｘアドレス人
力４、Ｙアドレス人カフはＸコンベア回路２、Ｙコンベ
ア回路１３により比較され、ワードドライバ６、Ｙデコ
ーダ８に対してアクセス是正信号’Ｎｌ＋が与えられる
とともに、アドレス信号は冗長用ドライバ３．１４に与
えられる。したがって、メモリセルアレイ１０の不良セ
ルは冗長用メモリセル１１に置き換えられ、当該半導体
記録装置としては外観上良品として動作することができ
る。
従来、レーザによりＸヒユーズ１、Ｙヒユーズ１２のポ
リシリコンヒユーズを切断する場合、レーザビームを突
き抜け、バルクとヒユーズ部分とが短絡する可能性があ
る。また逆に低くすると切断できない場合があり、レー
ザビーム強度の最適値の設定が困難であった。
リシリコンヒユーズを切断する場合、レーザビームを突
き抜け、バルクとヒユーズ部分とが短絡する可能性があ
る。また逆に低くすると切断できない場合があり、レー
ザビーム強度の最適値の設定が困難であった。
上記課題を解決するために、本発明はメモリセルアレイ
と冗長メモリセルを有し、前記メモリセルアレイ中の不
良セルアドレスが選択された時、前記冗長メモリセルが
選択されるようにプログラミングするための切断部を備
えた半導体記憶装置において、前記切断部を少なくとも
２ケ所以上直列に形成するように構成する。
と冗長メモリセルを有し、前記メモリセルアレイ中の不
良セルアドレスが選択された時、前記冗長メモリセルが
選択されるようにプログラミングするための切断部を備
えた半導体記憶装置において、前記切断部を少なくとも
２ケ所以上直列に形成するように構成する。
そこで、従来ではレーザビームを弱めに設定し、ヒユー
ズとバルクの短絡を回避する方法が採用されていた。し
かし、レーザビームを弱くすることはある確率で切断で
きない場合が発生し、不良チップの救済の実効が果せず
、歩留りの改善が向上し得ないという問題があった。
ズとバルクの短絡を回避する方法が採用されていた。し
かし、レーザビームを弱くすることはある確率で切断で
きない場合が発生し、不良チップの救済の実効が果せず
、歩留りの改善が向上し得ないという問題があった。
本発明は、弱いレーザビームであっても確実に不良セル
の救済を行いうる半導体記憶装置を提供することを目ｒ
自とする。
の救済を行いうる半導体記憶装置を提供することを目ｒ
自とする。
本発明によれば、１つのアドレスに切断部が少なくとも
２ケ所以上直列に存在するため、その２ヶ所以上の切断
部を同時または順次レーザを照射することにより、確率
的にいずれかの切断部は必ず切断されることとなり、確
実にプログラミングされることとなる。したがって、欠
陥セルによる不良品化から救済することができ、歩留り
の向上が可能となる。
２ケ所以上直列に存在するため、その２ヶ所以上の切断
部を同時または順次レーザを照射することにより、確率
的にいずれかの切断部は必ず切断されることとなり、確
実にプログラミングされることとなる。したがって、欠
陥セルによる不良品化から救済することができ、歩留り
の向上が可能となる。
次に、本発明の実施例を図面に基づいて説明する。
第１図に本発明の第１実施例を示す。この第１図におい
て、第３図と重複する部分には同一の符号を付して以下
説明する。
て、第３図と重複する部分には同一の符号を付して以下
説明する。
第１図は、Ｘヒユーズ１およびＸコンベア回路２の１ワ
ード線についての回路を示したものであり、Ｙヒユーズ
１２、Ｙコンベア回路１３についても同様なのでその説
明を省略する。
ード線についての回路を示したものであり、Ｙヒユーズ
１２、Ｙコンベア回路１３についても同様なのでその説
明を省略する。
Ｘヒユーズ１は複数（図では２個）のヒユーズ素子Ｆ
１Ｆ２が直列に接続され、Ｙコンベア回■ 路２であるＮＡＮＤゲートの一方の人力に接続されてい
る。ヒユーズ素子ＦｔとＸコンベア回路２の人力との接
続点Ａは高抵抗Ｒを介して接地ＧＮＤに接続されている
。この高抵抗ＲはＸコンベア回路２の人力がオープンと
なって人力信号論理が不安定とならないように挿入され
たものであり、ヒユーズ素子Ｆ 、Ｆ の切１折前
においてＸコンベア回路２０入力を“Ｌ”レベルに安定
に維持させるものである。Ｘコンベア回路の他方の入力
には、Ｘコンベア回路の出力は冗長用ドライバ３に接続
される。
１Ｆ２が直列に接続され、Ｙコンベア回■ 路２であるＮＡＮＤゲートの一方の人力に接続されてい
る。ヒユーズ素子ＦｔとＸコンベア回路２の人力との接
続点Ａは高抵抗Ｒを介して接地ＧＮＤに接続されている
。この高抵抗ＲはＸコンベア回路２の人力がオープンと
なって人力信号論理が不安定とならないように挿入され
たものであり、ヒユーズ素子Ｆ 、Ｆ の切１折前
においてＸコンベア回路２０入力を“Ｌ”レベルに安定
に維持させるものである。Ｘコンベア回路の他方の入力
には、Ｘコンベア回路の出力は冗長用ドライバ３に接続
される。
プログラミングに際しては、ヒユーズ素子ＦｌとＦ２を
弱いレーザにより同時に切断する。すると、レーザか弱
いために例えばＦ、が切断されなかったとしても、Ｆ２
は高い確率で切断される。
弱いレーザにより同時に切断する。すると、レーザか弱
いために例えばＦ、が切断されなかったとしても、Ｆ２
は高い確率で切断される。
ヒユーズ素子Ｆ とＦ２とは直列であり、いずれか一方
が切断されれば、プログラミングの目的は達成されるこ
ととなる。ヒユーズ素子Ｆ１とＦ２共に切断されない確
率は極めて低く、それでもなお高い確実性を１するため
には、さらに別のヒユーズ素子Ｆ、を直列に追加すれば
よい。
が切断されれば、プログラミングの目的は達成されるこ
ととなる。ヒユーズ素子Ｆ１とＦ２共に切断されない確
率は極めて低く、それでもなお高い確実性を１するため
には、さらに別のヒユーズ素子Ｆ、を直列に追加すれば
よい。
このようにしてヒユーズ素子Ｆ 、Ｆ か切断され
ると、接続点Ａは“Ｈ″レベルなり、Ｘコンベア回路２
がアクテタイブとなって、Ｘアドレス人力４がＸコンベ
ア回路２を介して冗長用ドライバ３に出力されることと
なる。
ると、接続点Ａは“Ｈ″レベルなり、Ｘコンベア回路２
がアクテタイブとなって、Ｘアドレス人力４がＸコンベ
ア回路２を介して冗長用ドライバ３に出力されることと
なる。
なお、ヒユーズ素子Ｆ とＦ２の切断は同時で■
なく、ヒユーズ素子Ｆ１が切断されたか否かを確認した
のち、ヒユーズ素子Ｆ２を切断するようにしてもよいが
、作業効率の点からは同時が好ましい。
のち、ヒユーズ素子Ｆ２を切断するようにしてもよいが
、作業効率の点からは同時が好ましい。
次に、第２図に本発明の他の実施例を示す。この実施例
は、Ｘヒユーズ１とＸコンベア回路２によりアクセス禁
１に信号ｌＮｉ１を生成してワードドライバ６を禁止す
るのではなく、Ｘデコーダ５からワードドライバ６に至
る配線Ｂを強制的にし〜ザにより切断して直接的にアク
セス動作を禁止する場合の例である。すなわち、配線Ｂ
上の所定位置を目標切断位置としてこれをｆ Ｆ２
の２ケ所■ 以上設定する。符号１５はエミッタフォロア回路である
。
は、Ｘヒユーズ１とＸコンベア回路２によりアクセス禁
１に信号ｌＮｉ１を生成してワードドライバ６を禁止す
るのではなく、Ｘデコーダ５からワードドライバ６に至
る配線Ｂを強制的にし〜ザにより切断して直接的にアク
セス動作を禁止する場合の例である。すなわち、配線Ｂ
上の所定位置を目標切断位置としてこれをｆ Ｆ２
の２ケ所■ 以上設定する。符号１５はエミッタフォロア回路である
。
プログラミングに際しては、目標切断位置ｆ１ｆ２を同
時または順次レーザにより切断する。
時または順次レーザにより切断する。
この実施例によれば、第１の実施例と同様にプログラミ
ングの確実性を確保するとともに、アクセス禁止信号’
Ｎｌ＋の生成を省略でき、構成の簡素化が可能となる。
ングの確実性を確保するとともに、アクセス禁止信号’
Ｎｌ＋の生成を省略でき、構成の簡素化が可能となる。
以上の通り本発明によれば、確実にプログラミングする
ことができ、弱いレーザを用いてｌｉり実に不良セルの
救済が可能となる。
ことができ、弱いレーザを用いてｌｉり実に不良セルの
救済が可能となる。
第１図は本発明の第１実施例の回路図、第２図は本発明
の第２実施例の回路図、第３図は゛１′−導体記憶装置
の冗長回路のＩ１要ブロック図である。 １・・・Ｘヒユーズ ２・・・Ｘコンベア回路 ３・・・冗長用ドライバ ４・・・Ｘアドレス人力 ５・・・Ｘデコーダ ６・・ワードドライバ ７・・Ｙアドレス入力 ８・・・Ｙマデコーダ ９・・ビットドライバ １０・・・メモリセルアレイ １１・・・冗長用メモリセル １２・・・Ｙヒユーズ １３・・・Ｙコンベア回路 １４・・・冗長用ドライバ ＩＮｌ＋・・・アクセス禁止信号 Ｆ、Ｆ２・・・ヒユーズ素子 ｆ、ｆ２・・・目標切断位置 Ｒ・・・高抵抗 本発明の第１実施例の回路図 第１図 本発明の第２実施例の回路図 第 ２ 図
の第２実施例の回路図、第３図は゛１′−導体記憶装置
の冗長回路のＩ１要ブロック図である。 １・・・Ｘヒユーズ ２・・・Ｘコンベア回路 ３・・・冗長用ドライバ ４・・・Ｘアドレス人力 ５・・・Ｘデコーダ ６・・ワードドライバ ７・・Ｙアドレス入力 ８・・・Ｙマデコーダ ９・・ビットドライバ １０・・・メモリセルアレイ １１・・・冗長用メモリセル １２・・・Ｙヒユーズ １３・・・Ｙコンベア回路 １４・・・冗長用ドライバ ＩＮｌ＋・・・アクセス禁止信号 Ｆ、Ｆ２・・・ヒユーズ素子 ｆ、ｆ２・・・目標切断位置 Ｒ・・・高抵抗 本発明の第１実施例の回路図 第１図 本発明の第２実施例の回路図 第 ２ 図
Claims (1)
- 【特許請求の範囲】 メモリセルアレイと冗長メモリセルを有し、前記メモリ
セルアレイ中の不良セルアドレスが選択された時、前記
冗長メモリセルが選択されるようにプログラミングする
ための切断部を備えた半導体記憶装置において、 前記切断部を少なくとも２ケ所以上直列に形成したこと
を特徴する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1030428A JPH02209751A (ja) | 1989-02-09 | 1989-02-09 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1030428A JPH02209751A (ja) | 1989-02-09 | 1989-02-09 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02209751A true JPH02209751A (ja) | 1990-08-21 |
Family
ID=12303679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1030428A Pending JPH02209751A (ja) | 1989-02-09 | 1989-02-09 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02209751A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6084815A (en) * | 1998-02-27 | 2000-07-04 | Oki Electric Industry Co., Ltd. | Semiconductor device |
-
1989
- 1989-02-09 JP JP1030428A patent/JPH02209751A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6084815A (en) * | 1998-02-27 | 2000-07-04 | Oki Electric Industry Co., Ltd. | Semiconductor device |
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