JP2595271B2 - プログラム回路 - Google Patents
プログラム回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は熔断性リンクを含むプログラム回路さらには
当該プログラム回路において一旦設定されたプログラム
状態の変更を可能とする技術に関し、例えば冗長構成に
よる欠陥救済の有無を判定する回路や、欠陥ビットを冗
長ビットに切り換えるための回路、さらにはウェーハス
ケールメモリに含まれる良品チップの選択や不良チップ
の代替に適用して有効な技術に関するものである。
当該プログラム回路において一旦設定されたプログラム
状態の変更を可能とする技術に関し、例えば冗長構成に
よる欠陥救済の有無を判定する回路や、欠陥ビットを冗
長ビットに切り換えるための回路、さらにはウェーハス
ケールメモリに含まれる良品チップの選択や不良チップ
の代替に適用して有効な技術に関するものである。
従来冗長構成による欠陥救済の有無を判定したり、欠
陥ビットを冗長ビットに切り換えるためのプログラム回
路には、レーザや電気ヒューズによって熔断可能な熔断
性リンクの切断の有無によってプログラム可能な回路が
用いられていた。尚、冗長回路について記載された文献
の例としては昭和59年11月30日オーム社発行の「LSIハ
ンドブック」P384がある。
陥ビットを冗長ビットに切り換えるためのプログラム回
路には、レーザや電気ヒューズによって熔断可能な熔断
性リンクの切断の有無によってプログラム可能な回路が
用いられていた。尚、冗長回路について記載された文献
の例としては昭和59年11月30日オーム社発行の「LSIハ
ンドブック」P384がある。
従来このプログラム回路は例えば第12図に示されよう
に、電源端子Vddにソース電極が結合されたＰチャンネ
ル型MOSFET Q1のドレイン電極と、接地端子Vssにソース
電極が結合されたＮチャンネル型MOSFET Q2のドレイン
電極とに、熔断性リンク例えばレーザで熔断可能なプロ
グラムヒューズF1が結合され、上記MOSFET Q1のドレイ
ン電極とプログラムヒューズF1の結合ノードが一方の入
力端子に結合され、上記MOSFET Q1,Q2のゲート電極が直
列２段のインバータINV1,INV2を介して他方の入力端子
に結合されたナンドゲートNAND1が設けられた基本構成
を有する。尚、ナンドゲートNAND1の一方の入力端子に
は、レベルクランプ用のＰチャンネル型MOSFET Q3及び
インバータINV3が結合され、また、ナンドゲートNAND1
の出力端子には波形整形もしくは後段における論理整合
のためのインバータINV4が結合される。
に、電源端子Vddにソース電極が結合されたＰチャンネ
ル型MOSFET Q1のドレイン電極と、接地端子Vssにソース
電極が結合されたＮチャンネル型MOSFET Q2のドレイン
電極とに、熔断性リンク例えばレーザで熔断可能なプロ
グラムヒューズF1が結合され、上記MOSFET Q1のドレイ
ン電極とプログラムヒューズF1の結合ノードが一方の入
力端子に結合され、上記MOSFET Q1,Q2のゲート電極が直
列２段のインバータINV1,INV2を介して他方の入力端子
に結合されたナンドゲートNAND1が設けられた基本構成
を有する。尚、ナンドゲートNAND1の一方の入力端子に
は、レベルクランプ用のＰチャンネル型MOSFET Q3及び
インバータINV3が結合され、また、ナンドゲートNAND1
の出力端子には波形整形もしくは後段における論理整合
のためのインバータINV4が結合される。
このプログラム回路において、プログラムヒューズF1
の非切断状態では、第13図に示されるように入力信号φ
に対して出力信号φｒは常にローレベルとされる。一
方、プログラムヒューズF1の切断状態では、第14図に示
されるように入力信号φのレベル変化に呼応して出力信
号φｒもレベル変化される。
の非切断状態では、第13図に示されるように入力信号φ
に対して出力信号φｒは常にローレベルとされる。一
方、プログラムヒューズF1の切断状態では、第14図に示
されるように入力信号φのレベル変化に呼応して出力信
号φｒもレベル変化される。
例えば第12図に示されるプログラム回路が冗長構成に
よる欠陥救済の有無を判定する回路に利用される場合、
上記入力信号φはチップ選択信号のような信号とされ、
出力信号φｒは欠陥ビットを冗長ビットに切り換えるた
めの回路のイネーブルにするための信号とされる。
よる欠陥救済の有無を判定する回路に利用される場合、
上記入力信号φはチップ選択信号のような信号とされ、
出力信号φｒは欠陥ビットを冗長ビットに切り換えるた
めの回路のイネーブルにするための信号とされる。
しかしながら、第12図に示されるプログラム回路は一
旦プログラムヒューズF1を切断してしまうとこれを再度
導通状態にする手立てがないため、一度設定したプログ
ラム状態を変更することができない。これにより、次に
挙げる問題点が本発明者らによって明らかにされた。
旦プログラムヒューズF1を切断してしまうとこれを再度
導通状態にする手立てがないため、一度設定したプログ
ラム状態を変更することができない。これにより、次に
挙げる問題点が本発明者らによって明らかにされた。
例えば、断線や切断不能といったプログラムヒューズ
自体の欠陥により意図した不良ビットを救済することが
できない場合、切り換えた予備ビットに欠陥があった場
合、さらには、救済実施後新たな不良が発生し、例えば
一旦利用することにした冗長ワード線を冗長ビット線に
切り換えるというように救済手段の変更が必要になった
場合など、そのプログラム状態の変更を伴う要請には対
応することができない。
自体の欠陥により意図した不良ビットを救済することが
できない場合、切り換えた予備ビットに欠陥があった場
合、さらには、救済実施後新たな不良が発生し、例えば
一旦利用することにした冗長ワード線を冗長ビット線に
切り換えるというように救済手段の変更が必要になった
場合など、そのプログラム状態の変更を伴う要請には対
応することができない。
更に、ウェーハスケールメモリではウェーハ上におい
て必要個数のメモリチップを選択し全体として１つのメ
モリを構成するが、このとき利用しない良品チップを他
の良品チップとは電気的に切り離しておき、経時的に良
品チップが不良になった場合に、一旦電気的に切り離さ
れていた良品チップでその不良チップを代替することを
本発明者らは検討したが、一度設定したプログラム状態
を変更することができないような従来のプログラム回路
を用いて良品チップの電気的切り離しを行ったのでは後
からその良品チップを欠陥救済に利用することはできな
い。
て必要個数のメモリチップを選択し全体として１つのメ
モリを構成するが、このとき利用しない良品チップを他
の良品チップとは電気的に切り離しておき、経時的に良
品チップが不良になった場合に、一旦電気的に切り離さ
れていた良品チップでその不良チップを代替することを
本発明者らは検討したが、一度設定したプログラム状態
を変更することができないような従来のプログラム回路
を用いて良品チップの電気的切り離しを行ったのでは後
からその良品チップを欠陥救済に利用することはできな
い。
本発明の目的は、一度設定したプログラム状態を変更
することができるプログラム回路を提供することにあ
る。
することができるプログラム回路を提供することにあ
る。
本発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述及び添付図面から明らかになるであ
ろう。
は、本明細書の記述及び添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば下記の通りである。
要を簡単に説明すれば下記の通りである。
すなわち、熔断性リンクの切断・非切断に応じて入力
に対する出力状態が変化される複数のプロプログラム部
と、各プログラム部の出力を受け、プログラム部におけ
る熔断性リンクの切断個数に応じて出力状態を反転可能
とする論理ゲート部とを備えて成るものである。
に対する出力状態が変化される複数のプロプログラム部
と、各プログラム部の出力を受け、プログラム部におけ
る熔断性リンクの切断個数に応じて出力状態を反転可能
とする論理ゲート部とを備えて成るものである。
上記した手段によれば、所定の熔断性リンクを切断し
てプログラム状態の設定を行った後に、その他の熔断性
リンクを切断すると、プログラム状態は元の初期状態に
戻されることにより、一度設定したプログラム状態の変
更を達成するものである。
てプログラム状態の設定を行った後に、その他の熔断性
リンクを切断すると、プログラム状態は元の初期状態に
戻されることにより、一度設定したプログラム状態の変
更を達成するものである。
第１図は本発明に係るプログラム回路の第１実施例を
示す回路図である。
示す回路図である。
第１図に示されるプログラム回路は、熔断性リンクの
切断・非切断に応じて入力に対する出力状態が変化され
る２個のプログラム部1,2と、各プログラム部1,2の出力
を受け、プログラム部1,2における熔断性リンクの切断
個数に応じて出力状態を反転可能とする論理ゲート部３
とを備えて成るものである。
切断・非切断に応じて入力に対する出力状態が変化され
る２個のプログラム部1,2と、各プログラム部1,2の出力
を受け、プログラム部1,2における熔断性リンクの切断
個数に応じて出力状態を反転可能とする論理ゲート部３
とを備えて成るものである。
上記プログラム部１は、特に制限されないが、電源端
子Vddにソース電極が結合されたＰチャンネル型MOSFET
Q11のドレイン電極と、接地端子Vssにソース電極が結合
されたＮチャンネル型MOSFET Q12のドレイン電極に、熔
断性リンク例えばレーザで熔断可能なプログラムヒュー
ズF11が結合され、上記MOSFET Q11のドレイン電極とプ
ログラムヒューズF11との結合ノードに、ソース電極が
電源端子Vddに結合された比較的相互コンダクタンスの
小さなＰチャンネル型負荷MOSFET Q13のドレイン電極が
結合されると共にインバータINV11の入力端子が結合さ
れ、当該インバータINV11の出力端子がMOSFET Q13のゲ
ート電極に結合されて成る基本構成を有する。上記MOSF
ET Q11,Q12のゲート電極には入力信号φが与えられる。
この入力信号φは、本実施例に従えばハイ・アクティブ
な信号とされ、ローレベルを初期レベルとする。
子Vddにソース電極が結合されたＰチャンネル型MOSFET
Q11のドレイン電極と、接地端子Vssにソース電極が結合
されたＮチャンネル型MOSFET Q12のドレイン電極に、熔
断性リンク例えばレーザで熔断可能なプログラムヒュー
ズF11が結合され、上記MOSFET Q11のドレイン電極とプ
ログラムヒューズF11との結合ノードに、ソース電極が
電源端子Vddに結合された比較的相互コンダクタンスの
小さなＰチャンネル型負荷MOSFET Q13のドレイン電極が
結合されると共にインバータINV11の入力端子が結合さ
れ、当該インバータINV11の出力端子がMOSFET Q13のゲ
ート電極に結合されて成る基本構成を有する。上記MOSF
ET Q11,Q12のゲート電極には入力信号φが与えられる。
この入力信号φは、本実施例に従えばハイ・アクティブ
な信号とされ、ローレベルを初期レベルとする。
このプログラム部１において、プログラムヒューズF1
1の非切断状態ではインバータINV11の出力信号φａは入
力信号φと同相とされ、プログラムヒューズF11の切断
状態では出力信号φａはローレベルにクランプされる。
1の非切断状態ではインバータINV11の出力信号φａは入
力信号φと同相とされ、プログラムヒューズF11の切断
状態では出力信号φａはローレベルにクランプされる。
上記プログラム部２は、特に制限されないが、電源端
子Vddにソース電極が結合されたＰチャンネル型MOSFET
Q14のドレイン電極と、接地端子Vssにソース電極が結合
されたＮチャンネル型MOSFET Q15のドレイン電極に、熔
断性リンク例えばレーザで熔断可能なプログラムヒュー
ズF12が結合され、上記MOSFET Q14のドレイン電極とプ
ログラムヒューズF12との結合ノードに、ソース電極が
電源端子Vddに結合された比較的相互コンダクタンスの
小さなＰチャンネル型負荷MOSFET Q16のドレイン電極が
結合されると共にインバータINV12の入力端子が結合さ
れ、当該インバータINV12の出力端子はMOSFET Q16のゲ
ート電極に結合されて成る基本構成を有する。上記MOSF
ET Q14,Q15のゲート電極には上記入力信号φが与えられ
る。
子Vddにソース電極が結合されたＰチャンネル型MOSFET
Q14のドレイン電極と、接地端子Vssにソース電極が結合
されたＮチャンネル型MOSFET Q15のドレイン電極に、熔
断性リンク例えばレーザで熔断可能なプログラムヒュー
ズF12が結合され、上記MOSFET Q14のドレイン電極とプ
ログラムヒューズF12との結合ノードに、ソース電極が
電源端子Vddに結合された比較的相互コンダクタンスの
小さなＰチャンネル型負荷MOSFET Q16のドレイン電極が
結合されると共にインバータINV12の入力端子が結合さ
れ、当該インバータINV12の出力端子はMOSFET Q16のゲ
ート電極に結合されて成る基本構成を有する。上記MOSF
ET Q14,Q15のゲート電極には上記入力信号φが与えられ
る。
このプログラム部２において、プログラムヒューズF1
2の非切断状態ではインバータINV12の入力信号φｂは入
力信号φと逆相され、プログラムヒューズF12の切断状
態では出力信号φｂはハイレベルにクランプされる。
2の非切断状態ではインバータINV12の入力信号φｂは入
力信号φと逆相され、プログラムヒューズF12の切断状
態では出力信号φｂはハイレベルにクランプされる。
上記論理ゲート部３は、特に制限されないが、入力信
号φを直列２段のインバータINV13,INV14で正転増幅し
た信号と、上記出力信号φa,φｂとを３入力とするナン
ドゲートNAND11と、このナンドゲートNAND11の出力端子
に結合されたインバータINV15とによって構成される。
このインバータINV15は、特に制限されないが、波形整
形もしくは後段における論理整合のために設けられる。
号φを直列２段のインバータINV13,INV14で正転増幅し
た信号と、上記出力信号φa,φｂとを３入力とするナン
ドゲートNAND11と、このナンドゲートNAND11の出力端子
に結合されたインバータINV15とによって構成される。
このインバータINV15は、特に制限されないが、波形整
形もしくは後段における論理整合のために設けられる。
第１図のプログラム回路において両方のプログラムヒ
ューズF11,F12が非切断状態とされるときには、第２図
に示されるように、ナンドゲートNAND11の入力信号は常
にレベルが相違されるため出力信号φＲはローレベルに
固定される。
ューズF11,F12が非切断状態とされるときには、第２図
に示されるように、ナンドゲートNAND11の入力信号は常
にレベルが相違されるため出力信号φＲはローレベルに
固定される。
一方、第１図のプログラム回路において一方のプログ
ラムヒューズ12を切断すると、第３図に示されるよう
に、入力信号φのハイレベル期間においてナンドゲート
NAND11の入力信号は全てハイレベルにされる結果、その
期間において出力信号φＲはハイレベル状態に制御され
る。
ラムヒューズ12を切断すると、第３図に示されるよう
に、入力信号φのハイレベル期間においてナンドゲート
NAND11の入力信号は全てハイレベルにされる結果、その
期間において出力信号φＲはハイレベル状態に制御され
る。
第１図のプログラム回路において一方のプログラムヒ
ューズF12を切断した後に残りのプログラムヒューズF11
を更に切断すると、プログラム部１の出力信号φａは常
時ローレベルに固定される結果、第４図に示されるよう
に、入力信号φのハイレベル期間においても出力信号φ
Ｒはローレベルに固定され、プログラム回路における初
期状態、即ち一対のプログラムヒューズF11及びF12の非
切断状態と同様に、出力信号φＲはローレベル固定状態
に戻される。
ューズF12を切断した後に残りのプログラムヒューズF11
を更に切断すると、プログラム部１の出力信号φａは常
時ローレベルに固定される結果、第４図に示されるよう
に、入力信号φのハイレベル期間においても出力信号φ
Ｒはローレベルに固定され、プログラム回路における初
期状態、即ち一対のプログラムヒューズF11及びF12の非
切断状態と同様に、出力信号φＲはローレベル固定状態
に戻される。
第１図に示されるプログラム回路は、特に制限されな
いが、ダイナミック・ランダム・アクセス・メモリのよ
うな半導体記憶装置において、冗長構成による欠陥救済
の有無を判定する回路に適用される。この場合、上記入
力信号φはチップ選択信号のような信号とされ、出力信
号φＲは欠陥ビットを冗長ビットに切り換えるための回
路をイネーブル状態に制御する信号とされる。例えば、
第５図に示されるように、正規のメモリセルアレイMCA
に対して冗長ワード線RWと冗長ビット線RBが設けられて
いる場合に、不良ビットD1を含むワード線を冗長ワード
RWに代替させるように欠陥ビットを冗長ビットに切り換
えるための図示しない回路をプログラムした後に、新た
な欠陥ビットD2の存在が明らかになったような場合、不
良ビットD1,D2を冗長ビット線RBに置き換えれば救済可
能とされる。このようなとき、冗長ワード線RWによる欠
陥救済の有無を判定する回路に適用されている第１図の
プログラム回路を、それに含まれるもう１つのプログラ
ムヒューズF11をも熔断することにより初期状態に戻
し、その一方において、冗長ビット線RBによる欠陥救済
の有無を判定する回路に適用されている第１図のプログ
ラム回路を新たにプログラムすることにより、一旦設定
された冗長構成の選択状態を変更することが可能にな
る。
いが、ダイナミック・ランダム・アクセス・メモリのよ
うな半導体記憶装置において、冗長構成による欠陥救済
の有無を判定する回路に適用される。この場合、上記入
力信号φはチップ選択信号のような信号とされ、出力信
号φＲは欠陥ビットを冗長ビットに切り換えるための回
路をイネーブル状態に制御する信号とされる。例えば、
第５図に示されるように、正規のメモリセルアレイMCA
に対して冗長ワード線RWと冗長ビット線RBが設けられて
いる場合に、不良ビットD1を含むワード線を冗長ワード
RWに代替させるように欠陥ビットを冗長ビットに切り換
えるための図示しない回路をプログラムした後に、新た
な欠陥ビットD2の存在が明らかになったような場合、不
良ビットD1,D2を冗長ビット線RBに置き換えれば救済可
能とされる。このようなとき、冗長ワード線RWによる欠
陥救済の有無を判定する回路に適用されている第１図の
プログラム回路を、それに含まれるもう１つのプログラ
ムヒューズF11をも熔断することにより初期状態に戻
し、その一方において、冗長ビット線RBによる欠陥救済
の有無を判定する回路に適用されている第１図のプログ
ラム回路を新たにプログラムすることにより、一旦設定
された冗長構成の選択状態を変更することが可能にな
る。
また、第１図に示されるプログラム回路は特に制限さ
れないが、ウェーハスケールメモリに含まれる良品チッ
プの選択や不良チップの代替のために適用することがで
きる。この場合、上記入力信号φは、特に制限されない
が、ウェーハスケールメモリ全体を選択するような信号
とされ、出力信号φｒは個々のチップのための動作選択
信号とされる。ウェーハスケールメモリは第６図に示さ
れるように１つのウェーハ上に複数個のメモリチップ
（図における各矩形領域）を構成し、必要個数のメモリ
チップ例えばC1〜C20を選択して全体として１つのメモ
リを構成するが、このとき利用しない良品チップ（図に
おいて空白矩形領域のメモリチップ）や不良チップ（図
において×印のメモリチップ）を他の良品チップC1〜C2
0とは電気的に切り離すために、言い換えるなら、良品
チップC1〜C20以外のチップは動作選択されないように
するために、上記プログラム回路が個々のメモリチップ
に１対１対応で利用される。このようにして形成された
ウェーハスケールメモリにおいて、経時的に良品チップ
例えばC8,C19が不良になった場合、当該チップC8,C19に
関するプログラム回路のプログラムヒューズF12を切断
してそれらチップC8,C19を非選択状態とし、且つそれら
を代替すべき良品チップに関するプログラム回路のプロ
グラムヒューズF11をさらに切断することにより、一旦
電気的にウェーハスケールメモリから切り離された良品
チップを冗長チップとして再利用することが可能にされ
る。
れないが、ウェーハスケールメモリに含まれる良品チッ
プの選択や不良チップの代替のために適用することがで
きる。この場合、上記入力信号φは、特に制限されない
が、ウェーハスケールメモリ全体を選択するような信号
とされ、出力信号φｒは個々のチップのための動作選択
信号とされる。ウェーハスケールメモリは第６図に示さ
れるように１つのウェーハ上に複数個のメモリチップ
（図における各矩形領域）を構成し、必要個数のメモリ
チップ例えばC1〜C20を選択して全体として１つのメモ
リを構成するが、このとき利用しない良品チップ（図に
おいて空白矩形領域のメモリチップ）や不良チップ（図
において×印のメモリチップ）を他の良品チップC1〜C2
0とは電気的に切り離すために、言い換えるなら、良品
チップC1〜C20以外のチップは動作選択されないように
するために、上記プログラム回路が個々のメモリチップ
に１対１対応で利用される。このようにして形成された
ウェーハスケールメモリにおいて、経時的に良品チップ
例えばC8,C19が不良になった場合、当該チップC8,C19に
関するプログラム回路のプログラムヒューズF12を切断
してそれらチップC8,C19を非選択状態とし、且つそれら
を代替すべき良品チップに関するプログラム回路のプロ
グラムヒューズF11をさらに切断することにより、一旦
電気的にウェーハスケールメモリから切り離された良品
チップを冗長チップとして再利用することが可能にされ
る。
第８図は本発明に係るプログラム回路の第２実施例を
示す回路図である。
示す回路図である。
第８図に示されるプログラム回路は、プログラム部1,
2の構成は上記第１実施例と同じであるが、各プログラ
ム部1,2の出力を受け、プログラム部1,2における熔断性
リンクの切断個数に応じて出力状態を反転可能とする論
理ゲート部４の構成が相違される。
2の構成は上記第１実施例と同じであるが、各プログラ
ム部1,2の出力を受け、プログラム部1,2における熔断性
リンクの切断個数に応じて出力状態を反転可能とする論
理ゲート部４の構成が相違される。
第１実施例の論理ゲート部３はプログラムヒューズF1
1,F12の切断順序が規定されていたが、本実施例の論理
ゲート部４はプログラムヒューズF11,F12の切断順序を
自由に選択できるようにするものである。
1,F12の切断順序が規定されていたが、本実施例の論理
ゲート部４はプログラムヒューズF11,F12の切断順序を
自由に選択できるようにするものである。
この論理ゲート部４は、プログラム部１の出力信号φ
ａ、プログラム部２の出力信号φｂ、及びインバータIN
V14の出力信号を３入力とするナンドゲートNAND20と、
プログラム部１の出力信号▲▼、プログラム部２の
出力信号▲▼、及びインバータINV14の出力信号を
３入力とするナンドゲートNAND21と、ナンドゲートNAND
20及びNAND21の出力信号を２入力として出力信号φＲを
形成するナンドゲートNAND22によって構成される。
ａ、プログラム部２の出力信号φｂ、及びインバータIN
V14の出力信号を３入力とするナンドゲートNAND20と、
プログラム部１の出力信号▲▼、プログラム部２の
出力信号▲▼、及びインバータINV14の出力信号を
３入力とするナンドゲートNAND21と、ナンドゲートNAND
20及びNAND21の出力信号を２入力として出力信号φＲを
形成するナンドゲートNAND22によって構成される。
第８図のプログラム回路において共にプログラムヒュ
ーズF11,F12が非切断状態とされるときにはナンドゲー
トNAND20に供給される信号φa,φｂは相互に逆相とさ
れ、また、ナンドゲートNAND21に供給される信号▲
▼，▲▼も相互に逆相とされるから、第９図に示さ
れるように、ナンドゲートNAND22の出力信号φＲは常に
ローレベルに固定される。
ーズF11,F12が非切断状態とされるときにはナンドゲー
トNAND20に供給される信号φa,φｂは相互に逆相とさ
れ、また、ナンドゲートNAND21に供給される信号▲
▼，▲▼も相互に逆相とされるから、第９図に示さ
れるように、ナンドゲートNAND22の出力信号φＲは常に
ローレベルに固定される。
一方、第８図のプログラム回路において一方のプログ
ラムヒューズ例えばF11を切断すると、ナンドゲートNAN
D20の入力信号φａが常にローレベルに固定される結
果、ナンドゲートNAND22はナンドゲートNAND21の出力信
号を反転させるインバータとして動作することになり、
ナンドゲートNAND22の出力信号φＲは第10図に示される
ように入力信号φのレベルに呼応してレベル変化され
る。プログラムヒューズF11の代わりにプログラムヒュ
ーズF12を切断した場合には、ナンドゲートNAND22はナ
ンドゲートNAND20の出力信号を反転させるインバータと
して動作することになり、上記同様ナンドゲートNAND22
の出力信号φＲは入力信号φのレベルに呼応してレベル
変化される。したがって、第８図のプログラム回路にお
いては、１対のプログラムヒューズF11,F12のうち所望
の何れか一方を切断すればプログラムすることができ
る。
ラムヒューズ例えばF11を切断すると、ナンドゲートNAN
D20の入力信号φａが常にローレベルに固定される結
果、ナンドゲートNAND22はナンドゲートNAND21の出力信
号を反転させるインバータとして動作することになり、
ナンドゲートNAND22の出力信号φＲは第10図に示される
ように入力信号φのレベルに呼応してレベル変化され
る。プログラムヒューズF11の代わりにプログラムヒュ
ーズF12を切断した場合には、ナンドゲートNAND22はナ
ンドゲートNAND20の出力信号を反転させるインバータと
して動作することになり、上記同様ナンドゲートNAND22
の出力信号φＲは入力信号φのレベルに呼応してレベル
変化される。したがって、第８図のプログラム回路にお
いては、１対のプログラムヒューズF11,F12のうち所望
の何れか一方を切断すればプログラムすることができ
る。
第８図のプログラム回路において両方のプログラムヒ
ューズF11,F12を共に切断すると、ナンドゲートNAND20,
NAND21の出力は共にハイレベルに固定されることによ
り、第11図に示されるように、入力信号φのハイレベル
期間においても出力信号φＲはローレベルに固定され、
当該プログラム回路における初期状態、即ち１対のプロ
グラムヒューズF11及びF12の非切断状態と同様に、出力
信号φＲはローレベル固定状態に戻される。
ューズF11,F12を共に切断すると、ナンドゲートNAND20,
NAND21の出力は共にハイレベルに固定されることによ
り、第11図に示されるように、入力信号φのハイレベル
期間においても出力信号φＲはローレベルに固定され、
当該プログラム回路における初期状態、即ち１対のプロ
グラムヒューズF11及びF12の非切断状態と同様に、出力
信号φＲはローレベル固定状態に戻される。
したがって、第８図のプログラム回路においても２本
目のプログラムヒューズを切断することにより、１本目
の切断されたプログラムヒューズを再生したと同様に論
理ゲート部４の出力状態を初期状態に戻すことができ
る。
目のプログラムヒューズを切断することにより、１本目
の切断されたプログラムヒューズを再生したと同様に論
理ゲート部４の出力状態を初期状態に戻すことができ
る。
第８図に示されるプログラム回路も上記第１図のプロ
グラム回路同様、冗長構成による欠陥救済の有無を判定
する回路やウェーハスケールメモリに適用して、第５図
乃至第７図に基づいて説明したと同様に動作させること
ができる。
グラム回路同様、冗長構成による欠陥救済の有無を判定
する回路やウェーハスケールメモリに適用して、第５図
乃至第７図に基づいて説明したと同様に動作させること
ができる。
上記実施例によれば以下の作用効果を得るものであ
る。
る。
（１）２本目のプログラムヒューズを切断することによ
り、１本目の切断されたプログラムヒューズを再生した
と同様に論理ゲートの出力状態を初期状態に戻すことが
できることにより、一度設定したプログラム状態を簡単
に変更することができる。
り、１本目の切断されたプログラムヒューズを再生した
と同様に論理ゲートの出力状態を初期状態に戻すことが
できることにより、一度設定したプログラム状態を簡単
に変更することができる。
（２）特に第８図に示されるプログラム回路において
は、プログラムヒューズF11,F12の切断順序が規定され
ず、プログラム状態の設定に際してプログラムヒューズ
F11,F12の切断順序を自由に選択することができる。
は、プログラムヒューズF11,F12の切断順序が規定され
ず、プログラム状態の設定に際してプログラムヒューズ
F11,F12の切断順序を自由に選択することができる。
（３）上記作用効果より、断線や切断不能といったプロ
グラムヒューズ自体の欠陥により意図した不良ビットを
救済することができない場合、さらには切換えた予備ビ
ットに欠陥があった場合、また、救済実施後新たな不良
が発生し、例えば一旦利用することにした冗長ワード線
を冗長ビット線に切り換えるというように救済手段の変
更が必要になった場合など、そのプログラム状態の変更
を伴う要請に簡単に対応することができる。さらには、
ウェーハスケールメモリにおいて当初利用されない良品
チップはその後に生じた不良チップを代替する冗長チッ
プとして利用することができる。これにより、メモリな
どの半導体集積回路の歩留まりを一層向上させることが
できる。
グラムヒューズ自体の欠陥により意図した不良ビットを
救済することができない場合、さらには切換えた予備ビ
ットに欠陥があった場合、また、救済実施後新たな不良
が発生し、例えば一旦利用することにした冗長ワード線
を冗長ビット線に切り換えるというように救済手段の変
更が必要になった場合など、そのプログラム状態の変更
を伴う要請に簡単に対応することができる。さらには、
ウェーハスケールメモリにおいて当初利用されない良品
チップはその後に生じた不良チップを代替する冗長チッ
プとして利用することができる。これにより、メモリな
どの半導体集積回路の歩留まりを一層向上させることが
できる。
（４）特に上記作用効果（３）より、所定のシステム上
において、ウェーハスケールメモリを、非修理系（故障
が生ずれば再利用することができない系）から修理系
（故障が生じても修理して再利用することができる系）
にすることができる。
において、ウェーハスケールメモリを、非修理系（故障
が生ずれば再利用することができない系）から修理系
（故障が生じても修理して再利用することができる系）
にすることができる。
以上本明細者によってなされた発明を実施例に基づい
て具体的に説明したが本発明はそれに限定されずその要
旨を逸脱しない範囲において種々変更することができ
る。
て具体的に説明したが本発明はそれに限定されずその要
旨を逸脱しない範囲において種々変更することができ
る。
例えば、プログラ部及び論理ゲート部の具体的な回路
構成は適宜変更することができ、さらにプログラム部の
個数は２個に限定されない。また熔断性リンクはレーザ
で熔断可能なプログラムヒューズに限定されず電気ヒュ
ーズなどに変更することができる。
構成は適宜変更することができ、さらにプログラム部の
個数は２個に限定されない。また熔断性リンクはレーザ
で熔断可能なプログラムヒューズに限定されず電気ヒュ
ーズなどに変更することができる。
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野である冗長構成による欠
陥救済の有無を判定する回路や、欠陥ビットを冗長ビッ
トに切り換えるための回路、さらにはウェーハスケール
メモリに含まれる良品チップの選択や不良チップの代替
に利用する回路に適用した場合について説明したが、本
発明はそれに限定されず、タイマの時間設定やクロック
パルスジェネレータのパルス幅設定など各種回路に適用
することができる。本発明は、少なくともプログラム状
態を初期状態に戻すことが要求される条件のものに適用
することができる。
明をその背景となった利用分野である冗長構成による欠
陥救済の有無を判定する回路や、欠陥ビットを冗長ビッ
トに切り換えるための回路、さらにはウェーハスケール
メモリに含まれる良品チップの選択や不良チップの代替
に利用する回路に適用した場合について説明したが、本
発明はそれに限定されず、タイマの時間設定やクロック
パルスジェネレータのパルス幅設定など各種回路に適用
することができる。本発明は、少なくともプログラム状
態を初期状態に戻すことが要求される条件のものに適用
することができる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記の通りであ
る。
って得られる効果を簡単に説明すれば下記の通りであ
る。
すなわち、熔断性リンクの切断・非切断に応じて入力
に対する出力状態が変化される複数のプロプログラム部
と、各プログラム部の出力を受け、プログラム部におけ
るる熔断性リンクとの切断個数に応じて出力状態を反転
可能とする論理ゲート部とを備えて成るから、所定の熔
断性リンクを切断してプログラム状態の設定を行った後
に、その他の熔断性リンクを切断すると、プログラム状
態は元の初期状態に戻されることにより、一度設定した
プログラム状態の変更を簡単に行うことができるという
効果がある。
に対する出力状態が変化される複数のプロプログラム部
と、各プログラム部の出力を受け、プログラム部におけ
るる熔断性リンクとの切断個数に応じて出力状態を反転
可能とする論理ゲート部とを備えて成るから、所定の熔
断性リンクを切断してプログラム状態の設定を行った後
に、その他の熔断性リンクを切断すると、プログラム状
態は元の初期状態に戻されることにより、一度設定した
プログラム状態の変更を簡単に行うことができるという
効果がある。
第１図は本発明に係るプログラム回路の第１実施例を示
す回路図、 第２図は第１実施例のプログラム回路において１対のプ
ログラムヒューズを共に非切断状態とした場合の動作説
明図、 第３図は第１実施例のプログラム回路において一方のプ
ログラムヒューズを切断した場合の動作説明図、 第４図は第１実施例のプログラム回路において１対のプ
ログラムヒューズを共に切断した場合の動作説明図、 第５図はプログラム回路を冗長構成による欠陥救済の有
無を判定する回路に適用した場合の作用説明図、 第６図はプログラム回路をウェーハスケールメモリに含
まれる良品チップの選択や不良チップの代替に利用する
回路に適用した場合の作用説明図、 第７図はウェーハスケールメモリにおいて不良チップの
代替方式の説明図、 第８図は本発明に係るプログラム回路の第２実施例を示
す回路図、 第９図は第２実施例のプログラム回路において１対のプ
ログラムヒューズを共に非切断状態とした場合の動作説
明図、 第10図は第２実施例のプログラム回路において一方のプ
ログラムヒューズを切断した場合の動作説明図、 第11図は第２実施例のプログラム回路において１対のプ
ログラムヒューズを共に切断した場合の動作説明図、 第12図は従来のプログラム回路の一例を示す回路図、 第13図は第12図のプログラム回路においてプログラムヒ
ューズを非切断状態とした場合の動作説明図、 第14図は第２図のプログラム回路においてプログラムヒ
ューズを切断した場合の動作説明図である。 1,2……プログラム部、3,4……論理ゲート部、F11,F12
……プログラムヒューズ、NAND11,NAND20,NAND21,NAND2
2……ナンドゲート、φ……入力信号、φＲ……出力信
号。
す回路図、 第２図は第１実施例のプログラム回路において１対のプ
ログラムヒューズを共に非切断状態とした場合の動作説
明図、 第３図は第１実施例のプログラム回路において一方のプ
ログラムヒューズを切断した場合の動作説明図、 第４図は第１実施例のプログラム回路において１対のプ
ログラムヒューズを共に切断した場合の動作説明図、 第５図はプログラム回路を冗長構成による欠陥救済の有
無を判定する回路に適用した場合の作用説明図、 第６図はプログラム回路をウェーハスケールメモリに含
まれる良品チップの選択や不良チップの代替に利用する
回路に適用した場合の作用説明図、 第７図はウェーハスケールメモリにおいて不良チップの
代替方式の説明図、 第８図は本発明に係るプログラム回路の第２実施例を示
す回路図、 第９図は第２実施例のプログラム回路において１対のプ
ログラムヒューズを共に非切断状態とした場合の動作説
明図、 第10図は第２実施例のプログラム回路において一方のプ
ログラムヒューズを切断した場合の動作説明図、 第11図は第２実施例のプログラム回路において１対のプ
ログラムヒューズを共に切断した場合の動作説明図、 第12図は従来のプログラム回路の一例を示す回路図、 第13図は第12図のプログラム回路においてプログラムヒ
ューズを非切断状態とした場合の動作説明図、 第14図は第２図のプログラム回路においてプログラムヒ
ューズを切断した場合の動作説明図である。 1,2……プログラム部、3,4……論理ゲート部、F11,F12
……プログラムヒューズ、NAND11,NAND20,NAND21,NAND2
2……ナンドゲート、φ……入力信号、φＲ……出力信
号。
Claims (1)
- 【請求項１】熔断性リンクの非切断状態では入力信号の
論理値に対する反転信号及び非反転信号を出力し、前記
熔断性リンクの切断状態では前記反転信号及び非反転信
号が第１論理値及び第２論理値に固定される第１プログ
ラム部と、 熔断性リンクの非切断状態では入力信号の論理値に対す
る反転信号及び非反転信号を出力し、前記熔断性リンク
の切断状態では前記反転信号及び非反転信号が第１論理
値及び第２論理値に固定され、入力信号が前記第１プロ
グラム部の入力信号と共通化された第２プログラム部
と、 前記第１プログラム部の前記非反転信号と第２プログラ
ム部の前記反転信号とに基づいて論理積信号を生成する
第１ナンドゲートと、 前記第１プログラム部の前記反転信号と第２プログラム
部の前記非反転信号とに基づいて論理積信号を生成する
第２ナンドゲートと、 前記第１ナンドゲートが生成する論理積信号と前記第２
ナンドゲートが生成する論理積信号との論理積信号を生
成する第３ナンドゲートと、を含んで成るものであるこ
とを特徴とするプログラム回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62321206A JP2595271B2 (ja) | 1987-12-21 | 1987-12-21 | プログラム回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62321206A JP2595271B2 (ja) | 1987-12-21 | 1987-12-21 | プログラム回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01165098A JPH01165098A (ja) | 1989-06-29 |
| JP2595271B2 true JP2595271B2 (ja) | 1997-04-02 |
Family
ID=18129982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62321206A Expired - Fee Related JP2595271B2 (ja) | 1987-12-21 | 1987-12-21 | プログラム回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2595271B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03105948A (ja) * | 1989-09-19 | 1991-05-02 | Fujitsu Ltd | 半導体記憶装置 |
| JP3401522B2 (ja) | 1998-07-06 | 2003-04-28 | 日本電気株式会社 | ヒューズ回路及び冗長デコーダ回路 |
| JP2004265523A (ja) * | 2003-03-03 | 2004-09-24 | Renesas Technology Corp | 半導体装置 |
| JP2007081018A (ja) * | 2005-09-13 | 2007-03-29 | Matsushita Electric Ind Co Ltd | 電気ヒューズモジュール |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62204499A (ja) * | 1986-03-04 | 1987-09-09 | Oki Electric Ind Co Ltd | メモリ装置の冗長回路 |
-
1987
- 1987-12-21 JP JP62321206A patent/JP2595271B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01165098A (ja) | 1989-06-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |