JPWO2004095471A1

JPWO2004095471A1 - 半導体記憶装置

Info

Publication number: JPWO2004095471A1
Application number: JP2004571085A
Authority: JP
Inventors: 陽菊竹; 成真伊藤; 邦範川畑
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2003-04-23
Filing date: 2003-04-23
Publication date: 2006-07-13
Anticipated expiration: 2023-04-23
Also published as: CN100490018C; JP4521636B2; CN1695205A; WO2004095471A1; US7227801B2; US20050190618A1

Abstract

半導体記憶装置は、第１のアドレスを冗長するための複数の第１のヒューズラッチ回路と、第２のアドレスを冗長するための複数の第２のヒューズラッチ回路と、複数の第２のヒューズラッチ回路を無効にするための無効回路と、複数の第１のヒューズラッチ回路に対応する複数の第１のヒューズの位置は互いに隣接することがなく、複数の第２のヒューズラッチ回路に対応する第２のヒューズの位置が間に介在することを特徴とする。

Description

本発明は、一般に半導体記憶装置に関し、詳しくは欠陥アドレスの冗長メモリセルによる置き換えをヒューズにより設定する半導体記憶装置に関する。

半導体記憶装置においては、欠陥メモリセルが存在する場合には、それを予備のメモリセルである冗長メモリセルで置き換え、欠陥メモリセルのアドレスに対するアクセスを冗長メモリセルに振り替えることで、欠陥メモリセルのアドレスを救済する処理が行われる。大容量の半導体メモリにおいては、可能な限り多くの欠陥を救済するために冗長効率（欠陥救済率）を高くすることが求められる。スペア（冗長セル）の数を増やす等の単純な手段によっても、冗長効率を高くすることは可能である。しかしまた一方で、冗長セルや冗長回路等の欠陥救済システムが占有する面積を低減すると共に、冗長システムの信頼性を向上することが求められている。
欠陥のあるメモリセルを冗長メモリセルで置き換える為には、欠陥のあるメモリセルのアドレスを記憶しなければならない。一般的な冗長システムではヒューズを設けることでこれを実現している。各ヒューズには、ヒューズの状態（切断／非切断）を示すめたのラッチ回路が対応して設けられる。欠陥メモリセルを救済する方式としては、例えば、スペアコラム選択線とスペアワード線とを用意し、欠陥メモリセルに対応するコラム選択線とワード線とをそれぞれスペアコラム選択線とスペアワード線とで置き換える。これを実現するためには、欠陥メモリセルに対応するコラム選択線とワード線とに対して、それぞれのアドレスを記憶するためのヒューズラッチ回路が必要になる。
例えばコラム選択アドレスが５ビットであれば、５つのヒューズラッチ回路と１つの冗長判定用ヒューズラッチ回路を設ける。ワード選択アドレスが５ビットであれば５つのヒューズラッチ回路と１つの冗長判定用ヒューズラッチ回路を設ける。ここで冗長判定用ヒューズラッチ回路は、対応スペアコラム選択線又は対応スペアワード線について、それを使用するか否かを指定するためのものである。アドレス記憶用のヒューズラッチ回路と冗長判定用のヒューズラッチ回路とを合わせて、以後ヒューズセットと呼ぶ。
欠陥のあるアドレスに応じてヒューズが切断される。切断されたヒューズの情報は、ヒューズラッチ回路を介して冗長回路に供給され、更に冗長回路からコラム選択線やワード線についてのデコーダ回路やドライバ回路に伝えられる。この情報に基づいて、欠陥アドレスに対応するコラム選択線やワード線はスペアコラム選択線やスペアワード線によって置き換えられ、欠陥メモリセルが救済されることになる。
冗長効率（欠陥救済率）を高めるためには、例えばスペアコラム選択線とスペアワード線とをそれぞれ２倍にすると、２倍の数のヒューズセットが必要になり、ヒューズラッチ回路の数も２倍となる。これらのヒューズラッチ回路は一般に一列に配置され、対応するヒューズも一列に配置される。ヒューズラッチ回路を並べる間隔は、略ヒューズピッチにより決定される。
より多くのヒューズセットを設ければ、それだけ冗長効率が向上する。しかしその分、ヒューズ及びヒューズラッチ回路の数が増え、面積が増大する結果となる。一般にヒューズラッチ回路の配置間隔はヒューズピッチにより決まるので、ヒューズピッチを狭くすれば、それだけ面積ペナルティーを小さくすることが可能である。しかしながら、ヒューズの切断にはレーザビームを使用するので、ヒューズピッチが小さい程、切断されたヒューズが隣接ヒューズとショートする危険性が高くなる。従って、ヒューズピッチを狭くすることで冗長効率を高めながら面積ペナルティーを小さくすることが可能であるが、ヒューズの信頼性は低下していることになる。

以上を鑑みて、本発明は、関連技術の１つ又はそれ以上の問題点を解決することを目的とする。
また本発明は、半導体記憶装置においてヒューズピッチを狭くしながらもヒューズの信頼性を確保することを、更なるより具体的な目的とする。
本発明による半導体記憶装置は、第１のアドレスを冗長するための複数の第１のヒューズラッチ回路と、第２のアドレスを冗長するための複数の第２のヒューズラッチ回路と、複数の第２のヒューズラッチ回路を無効にするための無効回路と、複数の第１のヒューズラッチ回路に対応する複数の第１のヒューズの位置は互いに隣接することがなく、複数の第２のヒューズラッチ回路に対応する第２のヒューズの位置が間に介在することを特徴とする。
一般に半導体記憶装置の製造においては、試作（評価）時よりも工場量産時の方が歩留まりが良く欠陥の数が少ない。従って試作時には多発する欠陥を救済するために冗長効率を高めておく必要があるが、欠陥の少ない工場量産時には冗長効率を高めておく必要はなく、ヒューズの信頼性を高めることの方が重要である。上記半導体記憶装置においては、例えば量産時には第２のヒューズラッチ回路を無効にしてヒューズを１本置きに未使用（無効）にすれば、使用ヒューズ（有効ヒューズ）のピッチを実効的に２倍にすることができる。これにより、使用ヒューズ同士が短絡する等のピッチが狭いことに起因する不良を避けて、ヒューズの信頼性を向上させることができる。
このように使用／不使用のヒューズを回路的に選択可能とすることで、ヒューズピッチを狭くしながらもヒューズの信頼性を確保することが可能となる。

図１は、本発明を適用する半導体記憶装置の概略構成を示す図である。
図２は、メモリブロックの第１の実施例の構成を示す図である。
図３は、ヒューズアレイの構成を示す図である。
図４は、ヒューズラッチ回路の構成の一例を示す回路図である。
図５は、ヒューズラッチ回路の有効／無効を制御する信号を生成する回路の一例を示す回路図である。
図６は、メモリブロックの第２の実施例の構成を示す図である。
図７は、メモリブロックの第２の実施例についてワード系の構成を示す図である。
図８は、ヒューズラッチ回路の構成の一例を示す回路図である。
図９は、ヒューズラッチ回路の有効／無効を制御する信号を生成する回路の一例を示す回路図である。
図１０は、メモリブロックの第３の実施例の構成を示す図である。

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
図１は、本発明を適用する半導体記憶装置の概略構成を示す図である。
図１の半導体記憶装置１０は、制御入力回路１１と、アドレス入力回路１２と、データ入出力回路１３、ロジック回路１４、プリデコーダ１５、センスアンプ１６、及びメモリブロック１７を含む。
ロジック回路１４は、制御入力回路１１を介して外部から制御信号（チップイネーブル／ＣＥ、アウトプットイネーブル／ＯＥ、ライトイネーブル／ＷＥ）を受け取り、これら制御信号に基づいて半導体記憶装置１０の各部を制御する制御回路である。具体的には、ロジック回路１４はこれら制御信号をデコードし、デコード結果に基づいて、データ入出力回路１３、プリデコーダ１５、及びメモリブロック１７を制御する。
アドレス入力回路１２は、外部からアドレス信号を受け取りラッチし、プリデコーダ１５に供給する。プリデコーダ１５は、ロジック回路１４の制御の下にアドレス信号をプリデコードし、プリデコード結果をメモリブロック１７に供給する。メモリブロック１７においては、プリデコード結果が更にデコードされ、そのデコードアドレスが示すメモリセルに対して読み出し／書き込みアクセスが実行される。
データ入出力回路１３は、メモリブロック１７のメモリセルアレイから読み出されたデータを外部に供給すると共に、外部から供給される書き込みデータをメモリブロック１７に供給する。センスアンプ１６は、データ入出力回路１３とメモリブロック１７との間でデータを伝達する際に信号を増幅する。
図２は、メモリブロック１７の第１の実施例の構成を示す図である。
図２のメモリブロック１７は、ワードドライバ２１、コラムドライバ２２、ワード線についてのスペア用ドライバ２３−１及び２３−２、コラム選択線についてのスペア用ドライバ２４−１及び２４−２、ワード線についての冗長回路２５−１及び２５−２、コラム選択線についての冗長回路２６−１及び２６−２、ワードデコーダ２７、コラムデコーダ２８、複数のヒューズラッチ回路２９、ヒューズアレイ３０、ヒューズアレイ３１、及びメモリコア回路３２を含む。
ワードデコーダ２７は、アドレス上位ビット（例えばＡ５乃至Ａ９）のプリデコード信号を図１のプリデコーダ１５から受け取り、受け取ったプリデコード信号をデコードする。選択ワードを示すデコード結果は、冗長回路２５−１及び２５−２並びにワードドライバ２１に供給される。コラムデコーダ２８は、アドレス下位ビット（例えばＡ０乃至Ａ４）のプリデコード信号を図１のプリデコーダ１５から受け取り、受け取ったプリデコード信号をデコードする。選択コラムを示すデコード結果は、冗長回路２６−１及び２６−２並びにコラムドライバ２２に供給される。
ワードドライバ２１は、指定されたワードのワード線ＷＬを選択活性化する。コラムドライバ２２は、指定されたコラムのコラム選択線ＣＬを選択活性化する。これにより活性ワード線に接続されるメモリセルのうちで活性コラム選択線が指定するアドレスのデータが、図１のセンスアンプ１６との間でやり取りされる。これにより、指定アドレスのメモリセルに対するデータ読み出し／書き込み動作が実行される。
ワードアドレスの冗長に関するヒューズアレイ３０には、複数のヒューズが一列に配置されており、これら複数のヒューズに対応して複数のヒューズラッチ回路２９が設けられている。例えば奇数番目のヒューズラッチ回路２９は１つのヒューズセットとして冗長回路２５−１に接続され、偶数番目のヒューズラッチ回路２９は１つのヒューズセットとして冗長回路２５−２に接続される。冗長回路２５−１は、ワードデコーダ２７から供給されるワードアドレスのデコード結果が、奇数番目のヒューズラッチ回路２９が示すワードアドレスと一致する場合には冗長処理を実行する。即ち、冗長回路２５−１は、ワードドライバ２１が当該ワードアドレスのワード線を選択しないように制御すると共に、スペア用ドライバ２３−１にスペアワード線ＳＷＬ０１を選択活性化させる。また冗長回路２５−２は、ワードデコーダ２７から供給されるワードアドレスのデコード結果が、偶数番目のヒューズラッチ回路２９が示すワードアドレスと一致する場合には冗長処理を実行する。即ち、冗長回路２５−２は、ワードドライバ２１が当該ワードアドレスのワード線を選択しないように制御すると共に、スペア用ドライバ２３−２にスペアワード線ＳＷＬ００を選択活性化させる。
コラムアドレスに関する冗長処理についても同様であり、冗長回路２６−１は、コラムアドレスのデコード結果が奇数番目のヒューズラッチ回路２９が示すコラムアドレスと一致する場合には、冗長処理を実行する。また冗長回路２６−２は、コラムアドレスのデコード結果が偶数番目のヒューズラッチ回路２９が示すコラムアドレスと一致する場合には、冗長処理を実行する。
図３は、ヒューズアレイ３０の構成を示す図である。ヒューズアレイ３１についても図３に示されるのと同一の構成を有する。
図３に示されるヒューズアレイ３０は、ヒューズ４０とヒューズ４１とが交互に配置されている。奇数番目のヒューズ４０が奇数番目のヒューズラッチ回路２９に対応しており、偶数番目のヒューズ４１が偶数番目のヒューズラッチ回路２９に対応している。隣り合うヒューズ間の間隔であるヒューズピッチはＬ／２である。
図４は、ヒューズラッチ回路２９の構成の一例を示す回路図である。
図４のヒューズラッチ回路２９は、ＰＭＯＳトランジスタ５１乃至５５、ＮＭＯＳトランジスタ５６乃至６０、インバータ６１、及びＮＡＮＤ回路６２を含む。ＰＭＯＳトランジスタ５１とＮＭＯＳトランジスタ５７との間には、ヒューズ４０（又は４１）が設けられている。ＰＭＯＳトランジスタ５４及び５５とＮＭＯＳトランジスタ５９及び６０とで、１ビットのヒューズ切断情報を格納するラッチを構成する。
信号ｆｒｓｔｚをＬＯＷとし、更に信号ｆｔｒｚをＨＩＧＨにする。その後、信号ｆｓｅｔｐｘをＬＯＷにして更に信号ｆｓｅｔｐｄｘをＨＩＧＨにする。これにより、ヒューズ４０が非切断の場合にはノードＮがＨＩＧＨとなるデータがラッチに格納され、ヒューズ４０が切断されている場合にはノードＮがＬＯＷとなるデータがラッチに格納される。ラッチに格納されたデータは、信号ｆｐｘがＨＩＧＨの場合にＮＡＮＤ回路６２を介して冗長回路に供給される。ここで信号ｆｐｘは、図２に示されるｆｐ０、ｆｐ１、ｆｐ２、又はｆｐ３の何れかの信号である。図２から分かるように、一列に並んだヒューズラッチ回路２９の１つおきに同一の信号ｆｐｘが供給される。
ｆｐｘ信号は、ヒューズラッチ回路２９のヒューズを選択しない時にＬＯＷレベルとなる信号である。一列のヒューズラッチ回路２９の１つおきに同一のｆｐｘ信号を入力しているので、例えば図２においてｆｐ０及びｆｐ１の何れかをＬＯＷレベルにすれば、コラムアドレス選択に関してヒューズラッチ回路２９は１つおきにしか有効とならない。即ち、図３で一列に並んだヒューズ４０及びヒューズ４１のうちで、有効なヒューズ（使用ヒューズ）はヒューズ４０或いはヒューズ４１の何れか一方となり、この場合のヒューズピッチはＬとなる。
ヒューズピッチがＬであれば、ヒューズピッチがＬ／２の場合と比較して、ヒューズ切断時に切断ヒューズが隣のヒューズとショートする危険性が小さくなる。従って、高いヒューズの信頼性を確保することが可能となる。高い冗長効率を確保したい場合（例えば工場出荷前の装置の試作・評価段階）には、全てのヒューズを使用できるように設定すればよい。即ち全てのｆｐｘ信号をＨＩＧＨに設定すればよい。逆に高いヒューズの信頼性を確保したい場合（例えば量産段階）には、一部のｆｐｘ信号をＬＯＷとして、有効なヒューズ（使用ヒューズ）を１つおきにすればよい。
このようにして必要に応じて、全てのヒューズを使用するか或いは１つおきのヒューズを使用するかを選択することが可能になる。なお以上の説明では、スペア用ドライバを２つ用意して１つおきにヒューズを有効（使用状態）とする構成を示したが、３つ或いはそれ以上のスペア用ドライバを用意して、２以上の所定の個数おきにヒューズを有効とする構成であってもよい。
図５は、ヒューズラッチ回路の有効／無効を制御する信号ｆｐｘを生成する回路の一例を示す回路図である。
図５のｆｐｘ信号生成回路は、オプションスイッチ７１及び７２とインバータ７３及び７４を含む。オプションスイッチ７１を切断すれば、出力信号ｆｐｘはＬＯＷに設定される。逆にオプションスイッチ７２を切断すれば、出力信号ｆｐｘはＨＩＧＨに設定される。オプションスイッチ７１及び７２はヒューズを形成するメタルと同一の材料（同一の層）で形成されている。
試験品のテストが終了し、不使用（無効）ヒューズとして選択されたヒューズは、量産段階において回路レイアウトから削除してしまってもよい。この場合、例えば試験品の製造用のレチクルとは別に、量産品の製造用のレチクルを新たに作成する必要がある。更に、オプションスイッチを切替えたレチクルも新たに作成しなければならない。上記のように、ヒューズとオプションスイッチとを同一層の同一材料にしておけば、新たに作成するレチクルは１枚で済み、その際のコストを低く抑えることができる。
図６は、メモリブロック１７の第２の実施例の構成を示す図である。図６において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。
図６のメモリブロック１７は、コラムドライバ２２、コラム選択線についてのスペア用ドライバ２４−１、コラム選択線についての冗長回路８３−１及び８３−２、コラムデコーダ２８、複数のヒューズラッチ回路８４、ヒューズアレイ３１、及びロウブロック８１及び８２を含む。図６においては、メモリブロック１７のコラム系の構成のみを示している。ワード系の構成は、ロウブロック８１及び８２の各々に含まれる。
図７は、メモリブロック１７の第２の実施例についてワード系の構成を示す図である。図７に示すのは１つのロウブロックに対応する構成であり、ロウブロック８１及び８２の各々に関して、この図７に示される構成が設けられる。
図７のロウブロックは、ワードドライバ２１、ワード線についてのスペア用ドライバ２３−１及び２３−２、ワード線についての冗長回路２５−１及び２５−２、ワードデコーダ２７、複数のヒューズラッチ回路２９、及びヒューズアレイ３０を含む。図７に示す構成は、図２に示すメモリブロック１７のワード系の構成と同一である。図２と同一の構成要素は同一の番号で参照し、その説明は省略する。
図６及び図７に示す第２の実施例では、コラム選択線ＣＬが２つのロウブロック８１及び８２に渡って延展しており、ロウブロック８１及び８２の何れか一方がアドレスＡ１０によって選択される。スペアコラム選択線ＳＣＬも同様に２つのロウブロック８１及び８２に渡って延展しており、ロウブロック毎の冗長処理を実行することが可能である。即ち例えば、ロウブロック８１ではコラム選択線ＣＬ０１をスペアコラム選択線で置き換え、ロウブロック８２では別のコラム選択線ＣＬ３０をスペアコラム選択線で置き換えることが可能である。この場合、ロウブロック毎に１つのアドレスを記憶し、２つのロウブロック８１及び８２に対して合計２つのアドレスを記憶しておく必要がある。
従って、第１の実施例のスペアコラム選択線ＳＣＬが２本ある場合と比較して、同じ数のヒューズラッチ回路８４が必要となる。図６の第２の実施例においては、ロウブロック８１用のヒューズラッチ回路８４とロウブロック８２用のヒューズラッチ回路８４とを、交互に並べる構成となっている。これに対応して、図３において例えばヒューズ４０がロウブロック８１に対応し、ヒューズ４１がロウブロック８２に対応して、これらヒューズ４０とヒューズ４１とが交互に並ぶ配置となっている。
冗長回路８３−１は、奇数番目のヒューズラッチ回路８４に接続されており、コラムアドレスのデコード結果が奇数番目のヒューズラッチ回路８４が示すコラムアドレスと一致する場合に冗長処理を実行する。また冗長回路８３−２は、偶数番目のヒューズラッチ回路８４に接続されており、コラムアドレスのデコード結果が偶数番目のヒューズラッチ回路８４が示すコラムアドレスと一致する場合に冗長処理を実行する。ここで奇数番目のヒューズラッチ回路８４はロウブロック８１が選択されたときのみ有効になり、偶数番目のヒューズラッチ回路８４はロウブロック８２が選択されたときのみ有効になる。
図８は、ヒューズラッチ回路８４の構成の一例を示す回路図である。
図８のヒューズラッチ回路８４は、ＰＭＯＳトランジスタ９１乃至９６、ＮＭＯＳトランジスタ９７乃至１０２、及びインバータ１０３乃至１０５を含む。ＰＭＯＳトランジスタ９１とＮＭＯＳトランジスタ９８との間には、ヒューズ４０（又は４１）が設けられている。ＰＭＯＳトランジスタ９４及び９５とＮＭＯＳトランジスタ１００及び１０１とで、１ビットのヒューズ切断情報を格納するラッチを構成する。
ＰＭＯＳトランジスタ９６とＮＭＯＳトランジスタ１０２との並列接続でトランスファーゲートが構成され、このトランスファーゲートにより上記ラッチに格納されるデータを出力するか否かを制御する。トランスファーゲートの開閉は、信号ｒｂｘ（ｘ＝１又は２）により制御される。このようにしてトランスファーゲートにより出力を制御することを除けば、ヒューズラッチ回路８４の動作は図４のヒューズラッチ回路２９の動作と同様である。
図９は、ヒューズラッチ回路の有効／無効を制御する信号ｒｂｘを生成する回路の一例を示す回路図である。
図９のｒｂｘ信号生成回路は、オプションスイッチ１１１及び１１２とインバータ１１３及び１１４を含む。オプションスイッチ１１１を切断しオプションスイッチ１１２を接続すれば、出力信号ｒｂ０及びｒｂ１はそれぞれＬＯＷ及びＨＩＧＨに固定される。逆にオプションスイッチ１１１を接続しオプションスイッチ１１２を切断すれば、出力信号ｒｂ０及びｒｂ１はアドレス信号Ａ１０に依存する。アドレス信号Ａ１０がＨＩＧＨならば、出力信号ｒｂ０及びｒｂ１はそれぞれＨＩＧＨ及びＬＯＷに設定される。アドレス信号Ａ１０がＬＯＷならば、出力信号ｒｂ０及びｒｂ１はそれぞれＬＯＷ及びＨＩＧＨに設定される。オプションスイッチ１１１及び１１２は、図５の場合と同様にヒューズを形成するメタルと同一の材料（同一の層）で形成されている。
このように第２の実施例においては、高い冗長効率を確保したい場合には全てのヒューズを有効にしてアドレス信号Ａ１０で選択するようにし、高いヒューズの信頼性を確保したい場合には、オプションスイッチ１１１を切断しオプションスイッチ１１２を接続することで、偶数番目のヒューズのみを有効とすることが可能である。
以上の第１の実施例及び第２の実施例の説明から分かるように、本発明においては、スペアの数や具体的な冗長処理の構成に依存することなく、ある１つのヒューズセットに属する複数のヒューズを所定数おきに配置することが可能である。これにより、ヒューズセット毎に使用／不使用を回路的に選択することで、必要に応じて冗長効率を減少させてヒューズの信頼性を向上させることができる。
図１０は、メモリブロック１７の第３の実施例の構成を示す図である。図１０において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。
図１０のメモリブロック１７は、コラム系の構成については図２のメモリブロックと同一である。図１０のメモリブロック１７のワード系は、ワードドライバ１２１、ワード線についてのスペア用ドライバ１２３、ワード線についての冗長回路１２５、ワードデコーダ１２７、複数のヒューズラッチ回路２９、及びヒューズアレイ１３０を含む。このように第３の実施例において、ワード系にはスペアが１セットしか設けられていない。この場合、ヒューズセットも１セットとなるので、ヒューズピッチＬでヒューズ１４０を配置可能である。しかし第３の実施例においては、ピッチＬで配置されたヒューズ１４０の間に、使用しないダミーのヒューズ１４１を配置している。
このダミーヒューズ１４１を配置することで、レーザー切断時にダミーヒューズ１４１が壁の役割を果たし、切断ヒューズ１４０が隣のヒューズ１４０と短絡することを回避できる。またこのダミーヒューズ１４１を何れの電源にも接続しないフローティング状態に設定しておけば、使用ヒューズ１４０と短絡しても不良にはならない。このようにして、ヒューズの信頼性を低下させることなく、ヒューズ切断時の切断マージンを向上させることができる。
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

Claims

第１のアドレスを冗長するための複数の第１のヒューズラッチ回路と、
第２のアドレスを冗長するための複数の第２のヒューズラッチ回路と、
該複数の第２のヒューズラッチ回路を無効にするための無効回路と、
該複数の第１のヒューズラッチ回路に対応する複数の第１のヒューズの位置は、該複数の第２のヒューズラッチ回路に対応する第２のヒューズの位置の間に交互に介在することを特徴とする半導体記憶装置。
該第１のヒューズの位置に設けられるヒューズと、
該第２のヒューズの位置に設けられるヒューズ
を更に含むことを特徴とする請求項１記載の半導体記憶装置。
該第１のヒューズの位置に設けられるヒューズを更に含み、該第２のヒューズの位置にはヒューズが存在しないことを特徴とする請求項１記載の半導体記憶装置。
該無効回路は、該複数の第２のヒューズラッチ回路を無効にする信号を生成するか否かを選択するスイッチを含み、該スイッチは該ヒューズと同一の材料で形成されることを特徴とする請求項３記載の半導体記憶装置。
該第１のヒューズの位置と該第２のヒューズの位置は１つの列内で交互に配置されることを特徴とする請求項１記載の半導体記憶装置。
第３のアドレスを冗長するための複数の第３のヒューズラッチ回路と、
該複数の第３のヒューズラッチ回路に対応する複数の第３のヒューズと、
１つの列内で該複数の第３のヒューズと交互に配置される複数のダミーヒューズ
を更に含むことを特徴とする請求項１記載の半導体記憶装置。
該複数のダミーヒューズは他の回路部分と電気的接続を有さないフローティング状態にあることを特徴とする請求項６記載の半導体記憶装置。
該無効回路は該複数の第２のヒューズラッチ回路の出力を所定のレベルに固定することを特徴とする請求項１記載の半導体記憶装置。
該無効回路は、
該複数の第１のヒューズラッチ回路を無効にする信号を生成するか否かを選択するための回路と、
該複数の第２のヒューズラッチ回路を無効にする信号を生成するか否かを選択するための回路
を含むことを特徴とする請求項１記載の半導体記憶装置。