CN1695205A - 半导体存储装置 - Google Patents

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Abstract

一种半导体存储装置，其特征在于，包括用于对第一地址进行冗余的多个第一熔丝锁存电路、用于对第二地址进行冗余的多个第二熔丝锁存电路、以及用于使多个第二熔丝锁存电路无效的无效电路，与多个第一熔丝锁存电路对应的多个第一熔丝位置并不相互相邻，而是由与多个第二熔丝锁存电路对应的第二熔丝位置介于其间。

Description

半导体存储装置
技术领域
本发明一般涉及半导体存储装置，具体地说，涉及通过熔丝设定有缺陷地址的根据冗余存储单元的置换的半导体存储装置。
背景技术
当半导体存储装置中存在有缺陷的存储单元时，用作为预备的存储单元的冗余存储单元置换该存储单元，从而将对有缺陷的存储单元的地址进行的访问调换到冗余存储单元，由此来对缺陷存储单元的地址进行补救处理。在大容量的半导体存储器中，为补救尽可能多的缺陷而要求提高冗余效率(缺陷补救率)。仅通过单纯增加备用件(冗余单元)的数量等方法，就可以提高冗余效率。但另一方面却要求减小冗余单元或冗余电路等缺陷补救系统所占的面积，并提高冗余系统可靠性。
为了用冗余存储单元置换有缺陷的存储单元，需要存储有缺陷的存储单元的地址。通常的冗余系统通过设置熔丝来实现所述功能。在各熔丝中，与其对应地设置有用于表示熔丝的状态(切断/非切断)的锁存电路。例如，作为补救有缺陷的存储单元的方式，准备备用列选线和备用字线，并分别用备用列选线和备用字线置换与有缺陷的存储单元对应的列选线和字线。为实现这个功能，对于与缺陷存储单元相对应的列选线和字线，需要设置用于存储各自的地址的熔丝锁存电路。
例如，若列选地址为五比特，则需要设置五个熔丝锁存电路和一个用于冗余判定的熔丝锁存电路。若字选地址是五比特，则需要设置五个熔丝锁存电路和一个用于冗余判定的熔丝锁存电路。这里，用于冗余判定的熔丝锁存电路是用来指定是否使用相应的备用列选线或相应的备用字线。以后，将用于存储地址的熔丝锁存电路和用于冗余判定的熔丝锁存电路合称为熔丝组。
对应于有缺陷的地址而切断熔丝。被切断的熔丝的信息通过熔丝锁存电路被提供给冗余电路，进而从冗余电路被传递到关于列选线或字线的译码电路或驱动电路。基于该信息，与有缺陷地址对应的列选线或字线被备用列选线或备用字线所置换，从而对有缺陷的存储单元进行补救。
为了提高冗余效率(缺陷补救率)，如果例如将备用列选线和备用字线分别设为两倍，则需要两倍数量的熔丝组，熔丝锁存电路的数量也要变成两倍。这些熔丝锁存电路一般被配置成一列，相对应的熔丝也被配置成一列。熔丝锁存电路的排列间隔大致由熔丝间距来决定。
如果设置更多的熔丝组，则可以与其相应地提高冗余效率。但是也会有熔丝及熔丝锁存电路的数量相应地增加，且面积增大的结果。由于熔丝锁存电路的配置间隔一般是由熔丝的间距来决定，所以若减小熔丝的间距的话，就能够相应地减小损失(penalty)面积。但是，由于使用激光束来切断熔丝，所以熔丝间距越小，被切断的熔丝和相邻熔丝短路的危险性就越高。因此，虽然可通过减小熔丝间距来提高冗余效率，并减小损失面积，但会导致熔丝的可靠性下降。
发明内容
鉴于以上情况，本发明的目的在于解决相关技术的一个或一个以上的问题。
并且，本发明更为具体的目的在于，在半导体存储装置中减小熔丝间距，并确保熔丝的可靠性。
根据本发明的半导体存储装置的特征在于，其包括：多个第一熔丝锁存电路，用于对第一地址进行冗余；多个第二熔丝锁存电路，用于对第二地址进行冗余；以及无效电路，用于使多个第二熔丝锁存电路无效；与多个第一熔丝锁存电路对应的多个第一熔丝位置并不相互相邻，而是由与多个第二熔丝锁存电路对应的第二熔丝位置介于其间。
一般在半导体存储装置的制造中，与试制(评价)阶段相比，工厂批量生产时的成品率要高，并且有缺陷的数量要少。因此，在试制时为补救经常发生的缺陷而需提高冗余效率，但在缺陷少的工厂批量生产时，则无需提高冗余效率，重要的是要提高熔丝的可靠性。在上述半导体存储装置中，例如在批量生产时若将第二熔丝锁存电路设为无效，从而将熔丝每隔一根设为未使用(无效)，则可使使用熔丝(有效熔丝)的间距在实际效果上变成两倍。由此，可避免在使用熔丝之间发生短路等的由于间距小而引起的故障，从而可提高熔丝的可靠性。
这样，通过以电路方式选择使用/不使用熔丝，可减小熔丝间距，通过可确保熔丝的可靠性。
附图说明
图1是适用本发明的半导体存储装置的概略结构示意图；
图2是存储区块的第一实施例的结构示意图；
图3是熔丝阵列的结构示意图；
图4是示出熔丝锁存电路结构的一个例子的电路图；
图5是示出下述电路的一个例子的电路图，该电路生成用于控制熔丝锁存电路的有效/无效的信号；
图6是存储区块的第二实施例的结构示意图；
图7是存储区块的第二实施例的字系统结构示意图；
图8是示出熔丝锁存电路结构的一个例子的电路图；
图9是示出下述电路的一个例子的电路图，该电路生成用于控制熔丝锁存电路的有效/无效的信号；
图10是存储区块的第三实施例的结构示意图。
具体实施方式
下面，利用附图来详细说明本发明的实施例。
图1是适用本发明的半导体存储装置的概略结构示意图。
图1的半导体存储装置10包括控制输入电路11、地址输入电路12、数据输入输出电路13、逻辑电路14、预译码器15、读出放大器16、以及存储区块17。
逻辑电路14是通过控制输入电路11，从外部接收控制信号(芯片启动/CE、允许输出/OE、允许写入/WE)，并根据这些控制信号来控制半导体存储装置10的各部分的控制电路。具体来说，逻辑电路14将这些控制信号进行译码，并根据译码结果来控制数据输入输出电路13、预译码器15以及存储区块17。
地址输入电路12从外部接收并锁存地址信号，然后提供给预译码器15。预译码器15在逻辑电路14的控制下，将地址信号进行预译码，并将预译码的结果提供给存储区块17。在存储区块17中，对预译码结果进一步进行译码，从而对由该译码地址表示的存储单元执行读出/写入访问。
数据输入输出电路13向外部提供从存储区块17的存储器阵列读出的数据，并且将从外部所提供的写入数据提供给存储区块17。在数据输入输出电路13和存储区块17之间传送数据时，由读出放大器16将信号放大。
图2是存储区块的第一实施例的结构示意图。
图2的存储区块17包括字驱动器21、列驱动器22、字线的备用驱动器23-1及23-2、列选线的备用驱动器24-1及24-2、字线的冗余电路25-1及25-2、列选线的冗余电路26-1及26-2、字译码器27、列译码器28、多个熔丝锁存电路29、熔丝阵列30、熔丝阵列31、以及存储器核心电路32。
字译码器27从图1的预译码器15接收地址高位比特(例如A5至A9)的预译码信号，对接收的预译码信号进行译码。表示选择字的译码结果，被提供给冗余电路25-1和25-2以及字译码器21。列译码器28从图1的预译码器15接收地址低位比特(例如A0至A4)的预译码信号，对接收的预译码信号进行译码。表示选择列的译码结果，被提供给冗余电路26-1和26-2以及列译码器22。
字驱动器21选择触发被指定的字的字线WL。列驱动器22选择触发被指定的列的列选线CL。由此，在与触发字线相连的存储单元中由触发列选线所指定的地址的数据，在与图1的读出放大器16之间被进行存取。由此针对指定地址的存储单元执行数据读取/写入操作。
在与字地址的冗余有关的熔丝阵列30中，多个熔丝被配置成一列，并与这些多个熔丝对应地设置有多个熔丝锁存电路29。例如，第奇数个的熔丝锁存电路29作为一个熔丝组与冗余电路25-1相连，第偶数个的熔丝锁存电路29作为一个熔丝组与冗余电路25-2相连。冗余电路25-1在由字译码器27所提供的字地址译码结果与第奇数个的熔丝锁存电路29所示的字地址一致时，执行冗余处理。即，冗余电路25-1以使字驱动器21不选择该字地址的字线地进行控制，并且使备用驱动器23-1选择触发备用字线SWL01。此外，冗余电路25-2在由字译码器27所提供的字地址译码结果与第偶数个的熔丝锁存电路29所示的字地址一致时，执行冗余处理。即，冗余电路25-2以使字驱动器21不选择该字地址的字线地进行控制，并且使备用驱动器23-2选择触发备用字线SWL00。
与列地址有关的冗余处理也一样，冗余电路26-1在列地址的译码结果和第奇数个的熔丝锁存电路29所示的列地址一致时，执行冗余处理。此外，冗余电路26-2在列地址的译码结果和第偶数个的熔丝锁存电路29所示的列地址一致时，执行冗余处理。
图3是熔丝阵列30的结构示意图。熔丝阵列31也具有与图3所示相同的结构。
图3所示的熔丝阵列30中熔丝40与熔丝41交替配置。第奇数个的熔丝40与第奇数个的熔丝锁存电路29相对应，第偶数个的熔丝41与第偶数个的熔丝锁存电路29相对应。作为相邻熔丝间间隔的熔丝间距是L/2。
图4是示出熔丝锁存电路29的结构的一个例子的电路图。
图4的熔丝锁存电路29包括PMOS晶体管51至55、NMOS晶体管56至60、反相器61、以及NAND电路62。PMOS晶体管51和NMOS晶体管57之间设置有熔丝40(或41)。PMOS晶体管54及55和NMOS晶体管59及60构成储存1比特的熔丝切断信息的锁存器。
将信号frstz设为LOW(低)，并将信号ftrz设为HIGH(高)。之后，将信号fsetpx设为LOW，并将信号fsetpdx设为HIGH。由此，在熔丝40未被切断的情况下，节点N为HIGH的数据被储存到锁存器中，在熔丝40被切断的情况下，节点N为LOW的数据被储存到锁存器中。锁存器中所储存的数据在信号fpx为HIGH时经NAND电路62被提供给冗余电路。这里，信号fpx是图2所示的fp0、fp1、fp2或fp3中的任一信号。从图2可知，在排成一列的熔丝锁存电路29中每隔一个就有相同的信号fpx提供。
fpx信号是在不选择熔丝锁存电路29的熔丝时变为LOW电平的信号。由于在一列的熔丝锁存电路29中每隔一个就有相同的fpx信号输入，所以，例如若在图2中将fp0及fp1中的某一个设为LOW电平，则就列地址选择而言，熔丝锁存电路29仅每隔一个有效。即，在图3中排成一列的熔丝40及熔丝41中，有效熔丝(使用熔丝)是熔丝40或熔丝41中的某一方，此时的熔丝间距为L。
若熔丝间距为L，则与熔丝间距为L/2的情况相比，减小了切断熔丝时切断熔丝与相邻熔丝短路的危险。因此，可确保熔丝的高可靠性。希望确保高冗余效率时(例如出厂前装置的试制·评价阶段)，可以设定成可使用所有的熔丝。即，将所有的fpx信号设定为HIGH就可以。相反，希望确保熔丝的高可靠性时(例如批量生产阶段)，可以将一部分fpx信号设为LOW，从而每隔一个设一个有效熔丝(使用熔丝)。
这样，可根据需要来选择是使用所有的熔丝还是隔一个使用一个。此外在以上的说明中，尽管示出了准备两个备用驱动器，从而使熔丝每隔一个有效(使用状态)的结构，但也可以是准备三个或三个以上的备用驱动器，从而使熔丝每隔两个以上的预定数目有效的结构。
图5是示出用于生成控制熔丝锁存电路的有效/无效的信号fpx的电路的一个例子的电路图。
图5的fpx信号生成电路包括选择开关71及72和反相器73及74。若切断选择开关71，则输出信号fpx被设定为LOW。相反，若切断选择开关72，则输出信号fpx被设定为HIGH。选择开关71及72用与形成熔丝的金属相同的材料(同一层)形成。
试验品的测试结束后，被选择为不使用(无效)熔丝的熔丝，也可以在批量生产阶段从电路设计中删掉。此时，例如与用于制造实验品的中间掩模(reticule)不同，需另外重新制作用于批量生产的中间掩模。而且还需重新制作替换了选择开关的中间掩模。如上所述，若使熔丝和选择开关为同一层的相同材料构成，则新制作的中间掩模就一张，从而可将此时的成本抑制地很低。
图6是存储区块17的第二实施例的结构示意图。图6中，与图2相同的构成要素标注相同的标号，并省略其说明。
图6的存储区块17包括列驱动器22、列选线的备用驱动器24-1、列选线的冗余电路83-1及83-2、列译码器28、多个熔丝锁存电路84、熔丝阵列31、以及行区块81及82。在图6中，仅示出存储区块17的列系统的结构。字系统的结构被包含在各个行区块81及82中。
图7是存储区块17的第二实施例的字系统结构示意图。图7所示的是对应于一个行区块的结构，在各个行区块81及82中均设置了图7所示的结构。
图7的行区块包括字驱动器21、字线的备用驱动器23-1及23-2、字线的冗余电路25-1及25-2、字译码器27、多个熔丝锁存电路29、以及熔丝阵列30。图7所示的结构与图2所示的存储区块17的字系统结构相同。对于与图2相同的构成要素标注相同的标号，并省略其说明。
在图6及图7所示的第二实施例中，列选线CL通过两个行区块81及82而延伸，并根据地址A10来选择行区块81以及82中的任一个。备用列选线SCL也同样通过两个行区块81及82而延伸，可执行每个行区块的冗余处理。即，例如在行区块81中，用备用列选线替换列选线CL01，在行区块82中，用备用列选线替换另外的列选线CL30。此时，为每个行区块存储一个地址，从而对于两个行区块81及82需存储共计两个地址。
因此，与第一实施例的有2条备用列选线SCL的情况相比，需要同样数目的熔丝锁存电路84。在图6的第二实施例中，用于行区块81的熔丝锁存电路84和用于行区块82的熔丝锁存电路84成交替排列的结构。与此相对应，在图3中，例如熔丝40对应于行区块81，熔丝41对应于行区块82，并且这些熔丝40和熔丝41成交替排列的配置。
冗余电路83-1与第奇数个的熔丝锁存电路84相连，从而在列地址的译码结果与第奇数个的熔丝锁存电路84所示的列地址一致时，执行冗余处理。此外，冗余电路83-2与第偶数个的熔丝锁存电路84相连，从而在列地址的译码结果与第偶数个的熔丝锁存电路84所示的列地址一致时，执行冗余处理。这里，第奇数个的熔丝锁存电路84仅在选择了行区块81的时候有效，第偶数个的熔丝锁存电路84仅在选择了行区块82的时候有效。
图8是示出熔丝锁存电路84的结构的一个例子的电路图。
图8的熔丝锁存电路84包括PMOS晶体管91至96、NMOS晶体管97至102、以及反相器103至105。在PMOS晶体管91和NMOS晶体管98之间设置有熔丝40(或41)。PMOS晶体管94及95和NMOS晶体管100及101构成储存1比特的熔丝切断信息的锁存器。
PMOS晶体管96和NMOS晶体管102通过并联连接构成传输门，由该传输门控制是否将上述锁存器中存储的数据输出。传输门的开闭由信号rbx(x＝1或2)来控制。这样，除了由传输门控制输出之外，熔丝锁存电路84的操作与图4的熔丝锁存电路29的操作相同。
图9是示出用于生成控制熔丝锁存电路的有效/无效信号rbx的电路的一个例子的电路图。
图9的rbx信号生成电路包括选择开关111及112和反相器113及114。若切断选择开关111并连接选择开关112，则输出信号rb0及rb1分别被固定为LOW及HIGH。相反，若连接选择开关111并切断选择开关112，则输出信号rb0及rb1依赖于地址信号A10。若地址信号A10为HIGH，则输出信号rb0及rb1分别被设定为HIGH及LOW。若地址信号A10为LOW，则输出信号rb0及rb1分别被设定为LOW及HIGH。与图5的情况相同，选择开关111以及112用与形成熔丝的金属相同的材料(同一层)构成。
这样，在第二实施例中，当希望确保高冗余效率时，可以将所有的熔丝设为有效并使用地址信号A10来进行选择，当希望确保熔丝的高可靠性时，可以切断选择开关111并连接选择开关112，从而仅使第偶数个的熔丝为有效。
从以上的第一实施例及第二实施例的说明可知，在本发明中，可以将属于某一熔丝组的多个熔丝每隔预定数目进行配置，而不用依赖于备用件的数目或具体的冗余处理的构成。由此，可对每个熔丝组以电路方式选择使用/不使用，从而可根据需要降低冗余效率来提高熔丝的可靠性。
图10是存储区块17的第三实施例的结构示意图。在图10中，对于与图2相同的构成要素标注相同的标号，并省略其说明。
就列系统的结构而言，图10的存储区块17与图2的存储区块相同。图10的存储区块17的字系统包括字驱动器121、字线的备用驱动器123、字线的冗余电路125、字译码器127、多个熔丝锁存电路29、以及熔丝阵列130。这样，在第三实施例中，字系统中仅设置了一组备用件。此时，由于熔丝组也为1组，所以能够以熔丝间距L配置熔丝140。但在第三实施例中，在以间距L配置的熔丝140之间配置了不使用的虚拟熔丝141。
通过配置该虚拟熔丝141，在激光切断时虚拟熔丝141起到墙壁的作用，从而可避免切断熔丝140与相邻的熔丝140短路。此外，若将所述虚拟熔  141设定为不连接任何电源的浮动状态，则即使与熔丝140短路，也不会发生故障。这样，就可以在不降低熔丝的可靠性的情况下提高熔丝切断时的切断余量。
以上，基于实施例对本发明进行了说明，但本发明不仅限于上述实施例，可在权利要求书的范围内的进行各种变更。

Claims (9)

1.一种半导体存储装置，其特征在于，
包括：多个第一熔丝锁存电路，用于对第一地址进行冗余；
多个第二熔丝锁存电路，用于对第二地址进行冗余；以及
无效电路，用于使所述多个第二熔丝锁存电路无效，
与所述多个第一熔丝锁存电路对应的多个第一熔丝位置交替地介于与所述多个第二熔丝锁存电路对应的第二熔丝位置之间。
2.如权利要求1所述的半导体存储装置，其特征在于，还包括设置于所述第一熔丝位置上的熔丝，和设置于所述第二熔丝位置上的熔丝。
3.如权利要求1所述的半导体存储装置，其特征在于，还包括设置于所述第一熔丝位置上的熔丝，所述第二熔丝位置上不存在熔丝。
4.如权利要求3所述的半导体存储装置，其特征在于，所述无效电路包括选择是否生成使所述多个第二熔丝锁存电路无效的信号的开关，所述开关由与所述熔丝相同的材料形成。
5.如权利要求1所述的半导体存储装置，其特征在于，所述第一熔丝位置和所述第二熔丝位置在一列内交替配置。
6.如权利要求1所述的半导体存储装置，其特征在于，还包括：
多个第三熔丝锁存电路，用于对第三地址进行冗余；
多个第三熔丝，与所述多个第三熔丝锁存电路对应；和
多个虚拟熔丝，与所述多个第三熔丝在一列内交替配置。
7.如权利要求6所述的半导体存储装置，其特征在于，所述多个虚拟熔丝处于不与其它电路部分电连接的浮动状态。
8.如权利要求1所述的半导体存储装置，其特征在于，所述无效电路将所述多个第二熔丝锁存电路的输出固定为预定电平。
9.如权利要求1所述的半导体存储装置，其特征在于，所述无效电路包括用于选择是否生成使所述多个第一熔丝锁存电路无效的信号的电路，和用于选择是否生成使所述多个第二熔丝锁存电路无效的信号的电路。
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