KR100310270B1

KR100310270B1 - 반도체메모리장치

Info

Publication number: KR100310270B1
Application number: KR1019980027285A
Authority: KR
Inventors: 마모루 후지따
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1997-07-07
Filing date: 1998-07-07
Publication date: 2001-11-15
Also published as: DE19830362A1; TW408334B; KR19990013657A; US6018482A

Abstract

반도체 메모리 장치의 각 용장 디코더(redundancy decoder)에 있어서, 어떤 용장 디코더가 어떤 뱅크의 불량을 치환할지를 프로그래밍하는 수단과, 그 용장 디코더가 얼마나 많은 어드레스를 치환할지를 프로그래밍하는 수단이 제공된다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 메모리 셀을 복구하기 위한 수단에 관한 것이다.

도 12는 종래 기술을 나타내는 블럭도이고, 도 13의 (a)와 도 13의 (b)는 그 동작을 나타내는 타이밍도인데, 도 13의 (a)는 용장 메모리 셀이 선택되는 경우를 나타내고, 도 13의 (b)는 용장 메모리 셀이 선택되지 않는 경우를 나타낸다.

다음 설명은 뱅크들의 개수가 2개(ARRAY0과 ARRAY1임)이고, 각 뱅크를 구성하는 서브 어레이들의 개수는 4개(SAB00∼SAB03과 SAB10∼SAB13임)이며, 장치 내에 포함된 서브워드 라인들의 전체 개수는 512개인 경우에 적용되는데, 상기 서브 어레이들은 각기 소정수의 서브 워드 라인들을 포함하지만 이는 도시되어 있지 않다.

계층적 워드 라인 구조를 이용하여 설명할 것이다. 이에 대한 설명시, 1개의 메인 워드라인 MWL에 대한 서브워드 라인들의 개수는 8 라인이라 하겠다.

따라서, 각 뱅크들의 로우 어드레스들은 11개의 비트들(X0 내지 X10)을 가지는데, 이들 중 X9 내지 X10은 서브 어레이이고, X3 내지 X8은 서브 어레이 내의 메인 워드 라인들이며, X0 내지 X2는 각 메인 워드 라인에 대한 8개의 서브 워드 라인을 구별한다.

불량 메모리 셀을 용장 메모리 셀로 치환하는 것은 X0에 의해 구별되는 2개의 로우 어드레스 라인들에 의해 수행된다. 각 서브 어레이는 1개의 용장 메인 워드 라인 RMWL과 이에 접속된 8개의 서브 용장 워드 라인들을 가진다.

회로의 동작은 회로도와 타이밍도를 참조하여 이하에 설명된다. 도 13의 (a)와 도 13의 (b)에서, ACT는 해당 뱅크가 활성화 상태에 있음을 가리키는 신호이고, 외부로부터의 입력 커맨드에 응답하여 커맨드 디코더 등(도시되지 않음)이 회로를 동작시키는데 이용된다.

도 12에서, 11비트로 이루어진 XADD는 로우 어드레스 신호이고, ACT 신호에 따라 어드레스 버퍼 등(도시되지 않음)이 외부로부터 이를 입력한다.

XABF는 로우 어드레스 신호 버퍼 회로이고, 이는 XADD 신호들의 X1 내지 X10에 따라, 상보 신호들(complimentary signals) X1N 내지 X10N과 X1T 내지 X10T를 생성한다. XRED는 불량 셀 저장 및 비교 회로, 즉 메모리 및 비교 수단(XRED)이다. XRED 회로들 각각은 치환될 불량 어드레스를 저장하고 있다.

도 14는 용장 디코더 XRED의 일례를 나타내는 회로도이다. XRED는 로우 어드레스 XADD 신호와 XRED 내에 저장된 불량 어드레스의 비교를 수행한다.

이 실시예에서는, 2개의 서브워드 라인들 단위로 치환이 수행되기 때문에, XADD 신호들을 구성하는 X1 내지 X10이 저장된다. X0에 의해 구별되는 서브워드 라인들, 예를 들면, 로우 어드레스들 0과 1은 XRED 내에서 구별되지 않으므로, 어느 어드레스가 입력되는가에 무관하게 상기 어드레스는 불량 어드레스로 간주된다.

이 회로에서는, 퓨즈들 F1N∼F10N과 F1T∼F10T를 절단함으로써 치환 어드레스가 저장된다. 퓨즈를 절단하는 방법에 대한 특정 제한은 없지만, 일반적으로 사용되는 방법은 레이저 빔을 이용하여 퓨즈를 절단하는 것이다.

1비트의 저장이 이루어지며, 이 1비트는 FnN과 FnT 치환 어드레스들 중 어느 퓨즈가 절단되는지를 가리킨다. 예를 들면, 치환 어드레스들이 0과 1이라면, F1N∼F10N이 잘려지고, F1T∼F10T는 잘려지지 않는다.

이 회로의 동작은 다음과 같다. 우선, 모든 XADD들은 로우 레벨이 되고, PXR 신호가 로우 레벨로 변경되며, 노드(100)는 하이 레벨로 변경된다.

그리고 나서, 외부로부터 입력된 어드레스 신호에 기초하여, XADD 신호들을 구성하는 11 비트의 상보 신호들 중에, X1N∼X10N과 X1T∼X10T이 설정된다.

이때, XnN과 XnT(여기서, n=1∼10)는 서로 상보 신호들이기 때문에, 이들 중 하나는 하이 레벨로 되고 다른 하나는 로우 레벨로 된다. 예를 들면, 로우 어드레스가 0 또는 1이라면, X1N∼X10N은 하이 레벨이 되고, X1T∼X10T는 로우 레벨이 된다.

따라서, 퓨즈들 FnN과 FnT 내에 저장된 치환 어드레스가 XADD 신호들과 일치하지 않는다면, 노드(100)과 노드(101)이 서로 접속된다.

PXR 신호가 하이 레벨로 변경되는 경우, 치환 어드레스가 XADD 신호와 일치하지 않을 때에는, 노드(100)가 로우 레벨로 변경되지만, 이들이 일치할 때에는, 노드(100)은 하이 레벨로 유지된다. 이는 래치 신호 XLAT에 의하여 노드(102)에 유지되고, 신호 XREBL로서 출력된다. ACT 신호가 로우 레벨로 변경되면, 모든 XREBL 신호들은 XPRE 신호에 의해 비선택되어, 선택된 용장 메모리 셀이 비선택되게 된다.

도 15는 XRDN 회로의 일례를 나타내는 회로도로서, 용장 메모리 셀을 선택하는 회로이고, 이들 XRDN 회로들은 용장 로우 디코더들 RXDC와 일대일 대응하여 존재한다.

2개의 서브워드 라인들에 대해 하나의 XRED 회로가 존재하기 때문에, 4개의 XRED 회로에 대해 1개의 XRDN 회로가 존재한다. 이 비율은 서브 워드 라인들에 대한 메인 워드 라인들의 수의 비이다.

XRDN은 거기에 접속된 XREBL 신호들 중 하나가 하이 레벨로 변경되는 경우, 프리차아지 회로(도시되지 않음)에 의하여 하이 레벨로 된 XRDNS 신호를 풀다운시킨다. XRDNS 신호는 용장 메모리 셀이 선택되었다는 것을 가리키는 신호이다. RXDS 신호가 하이 레벨인 경우, 이 신호 각각에 대해 일대일 접속된 로우 디코더 RXDC가 활성화된다.

게다가, 프리차아지 회로(도시되지 않음)에 의해 하이 레벨이 된 RRAIS1과 RRAIS2 신호들은 XREBL 신호에 의해 선택적으로 다운되게 된다.

4개의 접속된 XREBL 신호들 중에서, XREBL0 신호가 하이 레벨로 변경되는 경우에는 신호가 다운되지 않지만, XREBL1이 하이 레벨로 변경되는 경우에는 RRAIS1만이 다운되게 되고, XREBL2가 하이레벨인 경우에는 RRAIS2만이 다운되게 되며, XREBL3가 하이레벨인 경우에는 RRAIS1과 RRAIS2가 모두 다운되게 된다.

따라서, RRAIS 신호 상태들이 XRED 회로들 각각의 비교 결과와 일치할 경우 RRAIS 신호 상태의 관계는 고정된다.

XRED와 XRDN 회로들 각각은 뱅크들에 고정된 방식으로 할당되고 해당 뱅크가 선택될 때만 동작한다.

또한, PXR, XLAT, XPRE, RXDS 및 XRDNS 신호들은 각 뱅크에 대해 독립적으로 존재하고 독립적으로 동작한다.

도 12에 나타난 XPR은 로우 어드레스 디코더이고, 이는 로우 어드레스 신호 XADD로부터 로우 어드레스 디코드 신호 PXADD를 생성한다. PXADD는 X3 내지 X5로부터 프리디코드된 8개의 신호들 X3N4N5N 내지 X3T4T5T, X6 내지 X8로부터 프리디코드된 8개의 신호들 X6N7N8N 내지 X6T7T8T, 및 X9 내지 X10로부터 프리디코드된 4개의 신호들 X9N10N 내지 X9T10T로 구성된다.

8개의 신호들 X3T4T5T와 8개의 신호들 X6T7T8T 등은 각 서브 어레이들 내의 XDEC 선택용으로 사용되는 반면, 4개의 신호들 X9T10T 등은 SXC 회로에서 서브 어레이 선택용으로 사용된다.

PXADD는 용장 메모리 셀을 선택 또는 비선택할 목적으로 XPR 내에서 지연되고, XLAT 신호에 의해 래치된다. ACT 신호가 로우 레벨로 변경되는 경우, XPRE 신호는 모든 PXADD 신호들을 비선택하게 하여 선택된 메모리 셀 또한 비선택되게 된다.

도 16은 SXC 회로의 일 예를 나타내는 회로도이다. 이 SXC 회로는 XADD가 XRED 내에 저장되어 있는 모든 불량 치환 어드레스와 일치하지 않고 RXDS 신호가 하이 레벨을 유지하는 경우, PXADD 신호(X9와 X10)에 기초하여, 도면에 명백히 도시되지 않았지만 해당 서브 어레이 내에 포함되어 있는 감지 증폭기 컬럼을 활성화하고 또한 서브 어레이 선택 신호 BSEL을 활성화시키는 서브 어레이 선택 회로이다.

XADD가 XRED 내에 저장되어 있는 일부 불량 치환 어드레스와 일치하고 RXDS 신호가 로우 레벨을 유지하는 경우, XRDNS 신호에 기초하여, 감지 증폭기 컬럼이 활성화되고, BSEL 신호도 마찬가지로 활성화된다.

이러한 동작이 종료될 때, PXADD에 의해 지시된 서브 어레이와 XRDNS에 의해 지시된 서브 어레이 간에 일치하는 것이 없는 경우에, PXADD에 의해 지시된 서브어레이 내의 용장 메인 워드 라인의 활성화와 감지 증폭기 컬럼의 활성화가 억제된다. 이들 중 한 경우에 있어서, 활성화된 감지 증폭기 컬럼은 활성화된 워드 라인을 포함하는 서브 어레이 내에 포함된다.

도 17은 XDEC 회로의 일 예를 나타낸 회로도이다. 이 XDEC 회로는 로우 디코더인데, 이는 PXADD 신호(X3 내지 X8)와 BSEL 신호에 기초하여 메인 워드 라인 MWL을 활성화시킨다. 그러나, XADD가 XRED 내에 저장되어 있는 치환 어드레스와 일치하고 RXDS 신호가 로우 레벨인 경우에는 활성화는 수행되지 않는다.

도 18은 RXDC 회로의 일 예를 나타낸 회로도이다. 이 RXDC 회로는 용장 XADD가 XRED 내에 저장되어 있는 치환 어드레스와 일치하는 경우에, XRDNS 신호에 기초하여, 해당 용장 메인 워드라인 RMWL을 활성화시키는 용장 로우 디코더이다.

이를 행함으로써, 불량 어드레스를 포함하는 메인 워드 라인은 용장 메인 워드 라인으로 치환된다.

도 19는 RAIS 회로의 일 예를 나타내는 회로도이다. RAIS 회로는 XADD가 임의의 XRED 내의 불량 치환 어드레스와 일치하지 않고 RXDS 신호가 하이 레벨인 경우, XADD(X0 내지 X2)에 따라 RAI0∼RAI17 내의 한 라인만을 활성화시키는 서브워드 라인 선택 회로이다.

그러나, XADD가 XRED 내의 불량 치환 어드레스와 일치하고 RXAD 신호가 로우 레벨인 경우, XADD의 X1 대신에 RRAIS1 신호로 선택되고, X2 대신에 RRAIS2 신호로 선택되며, XADD의 X0용으로 RAI0∼RAI7 중 한 라인이 선택된다.

메인 워드 라인 MWL과 서브 어레이 라인 선택 신호 RAI는 서브 워드 드라이버 회로(도시되지 않음)에 입력되고, 이에 대한 논리 AND는 서브워드 라인 SWL을 선택한다. 이 서브 워드 라인 SWL이 메모리 셀에 직접적으로 연결됨으로써, 이를 활성화시킨다.

전술된 바와 같이, 종래 기술에 있어서, 용장 디코더 XRED와 활성화되는 메인 워드 라인 및 RAI 신호의 관계가 고정됨으로써, 각각의 XRED와 서브워드 라인 간의 관계가 고정되게 된다.

단일 용장 디코더 XRED(이 경우에는 2개)에 의해 제어되는 치환된 서브워드 라인들의 수도 고정된다.

이 경우, 각 뱅크 내에 4개의 용장 메인 워드 라인들과, 이에 대응되는 32개의 서브워드 라인들이 있다. 1개의 뱅크 내에는 16개의 XRED 회로들이 배치되기 때문에, X0 이외의 어드레스를 공유하는 2개의 서브워드 라인들 단위로 수행되는 XRED 회로들에서 치환함에 따라, 모든 불량 위치들 각각이 하나의 로우 어드레스만을 가지거나 X0 이외의 어드레스를 공유하는 2개의 어드레스들 내에 위치하지 않는다면, 각 뱅크 내에서 최대 16 위치들을 복구할 수 있다.

그러나, 다양한 불량 위치들이 X0 이외의 2개의 어드레스들을 공통으로 사용하여 제어되지 않는 경우, 예를 들면 메인 워드 라인(X0 내지 X2 이외의 어드레스들을 공유하는 8개의 서브워드 라인들에 해당됨)이 불량되는 경우에, 4개의 XRED 회로들은 8개의 서브워드 라인들을 치환하는데 사용된다.

이 경우, 16개의 XRED 회로들을 각 뱅크에 이용하여 4개의 메인 워드 라인들을 복구한다.

한 경우에 있어서, 불량을 치환하는데 사용되는 XRED 회로들과 용장 서브워드 라인들이 각 뱅크 내에서만 이용되고, 다른 뱅크 내에서는 불량 치환 상태에 따라 좌우되지 않는다.

동기 DRAM 등은 일반적으로 내부 메모리 셀 어레이들로 분할되고, 이들 각각은 개별 동작한다. 이들 분할된 부분들 각각은 뱅크로 칭한다. 각 뱅크 내에서, 메모리 셀 그룹은 외부 입력 어드레스 신호에 의해 특정화될 때 활성화된다.

이들 동작이 종료될 때, 다양한 뱅크들은 각 뱅크들 간에 독립된 활성화된 메모리 셀 그룹들의 어드레스을 동시에 활성화되게 할 수 있다.

따라서, 뱅크 A 내에 물리적으로 배치되어 있는 용장 메모리 셀이 뱅크 B 내에 물리적으로 배치되어 있는 불량 메모리 셀을 치환하기 위한 것일 경우에, 양 뱅크들이 활성되는 경우, 뱅크 A 내의 2개의 메모리 셀 그룹들이 활성화될 것이다.

이들 그룹들이 감지 증폭기와 데이타 라인 등을 공유하는 경우에, 적당한 동작이 손상입을 수도 있다. 2개의 메모리 셀 그룹들의 어드레스들이 독립적이고 외부로부터 임의적으로 특정화될 수 있기 때문에, 어드레스들의 모든 조합에 대한 문제점을 회피할 수 없다.

따라서, 뱅크들 간에 공유되는 용장 메모리 셀들을 이용하여 복구한다는 것은 불가능하기에, 각 뱅크 내의 불량 메모리 셀들은 해당 뱅크 내의 용장 메모리 셀들에 의해서만 복구 가능하다.

이로 인해, 일부 특정 뱅크들 내에 존재하는 불량 메모리 셀들이 그룹지어 있는 칩 내에서는, 하나의 뱅크 내에서 조차도 불량 메모리 셀을 용장 메모리 셀로치환한다는 것이 불가능하다는 점에서, 전체적인 칩을 복구할 수 없게 되고, 그 결과 수율이 감소하게 된다.

반도체 장치에 있어서, 불량 비트용 어드레스들의 다수 패턴들이 존재하고, 이들은 반도체 장치의 구조 및 제조에 관련되어 있다.

예를 들면, 이들은 메모리 셀을 구성하는 트랜지스터에 기인하는 단일 비트 불량과 메모리 셀 어레이 내에 배선을 오픈시키는 것으로 인한 단일 라인 불량과 같은 단일 로우 어드레스의 치환에 의해 치환될 수 있는 불량과, 메모리 셀 어레이 내의 배선 단락으로 인한 로우 디코더 회로 불량 및 인접 라인 불량과 같은 복수 개의 로우 어드레스들의 치환에 의해 복구될 수 있는 불량들로 분류될 수 있다.

복수 개의 로우들의 치환을 필요로 하는 불량들에 관련하여, 프로세싱 동안 부착되고, 배선 간의 단락의 주원인이 되는 불순물들의 크기 때문에, 치환을 필요로 하는 로우 어드레스들에 인접한 개수가 불확실하다.

따라서, 고정된 개수의 라인들을 이용하여 복구를 수행하는 단일 용장 디코더를 사용하는 종래 기술에 있어서, 치환을 필요로 하는 인접한 로우 어드레스들의 개수가 치환 단위를 초과하는 경우, 복수 개의 용장 디코더들을 이용하여 치환을 수행해야 한다.

한편, 인접한 불량 로우 어드레스들의 개수가 치환 단위 보다 작은 경우에는, 소정의 불량 로우 어드레스들에 인접한 불량들이 존재하지 않는 로우 어드레스들을 포함하도록 치환을 수행함으로써, 러던던시 메모리 셀 이용의 효율이 저하된다.

본 발명에 따른 반도체 메모리 장치는 용장 디코더가 불량을 치환하게 될 뱅크를 프로그래밍하기 위한 수단과, 얼마나 많은 어드레스 라인들이 용장 디코더로 치환될 것인지를 프로그래밍하기 위한 수단을 각 용장 디코더 내에 가진다.

즉, 반도체 장치는 복수 개의 통상 메모리 셀들, 외부로부터 인가된 어드레스에 응답하여 상기 통상 메모리 셀들을 활성화하기 위한 수단, 복수 개의 용장 메모리 셀들, 전술된 통상 메모리 셀들 내에 불량 메모리 셀의 어드레스를 저장하기 위한 제1 저장 수단, 상기 외부로부터 인가된 어드레스와 불량 메모리 셀의 어드레스를 비교하기 위한 수단, 상기 비교 수단 또는 상기 용장 메모리 셀을 활성화시키기 위한 수단의 출력에 응답하여 상기 용장 메모리 셀을 활성화하기 위한 수단, 및 상기 통상 메모리 셀의 활성화를 억제하는 수단을 가진다.

전술된 비교 수단은 상기 외부로부터 인가된 어드레스의 일부 또는 전부와 상기 불량 메모리 셀의 상기 저장된 어드레스 간의 비교를 수행한다.

전술된 반도체 장치는 비교된 비트들 또는 비교되지 않은 비트들의 개수와 가변 가능한 비교 비트들의 개수를 저장하는 제2 저장 수단과, 상기 비교 수단의 출력에 기초하여, 상기 용장 메모리 셀 활성 수단에 제2 저장 수단의 내용을 전송하는 제1 전송 수단을 더 가질 수 있고, 반도체 장치가 독립적으로 동작하는 뱅크들과 같은, 메모리 셀 어레이들을 분할한 구조를 가지며, 각각의 뱅크들, 즉 메모리 셀 서브-어레이들은 복수 개의 상기 용장 메모리 셀들을 가진다.

또한, 본 발명에 따른 반도체 장치는 상기 메모리 셀 서브 어레이 내의 불량메모리 셀이 치환되도록 하는 정보를 저장하는 제3 저장 수단, 상기 비교 수단은 제3 저장 수단의 내용과 외부로부터 인가된 메모리 셀 어레이 선택 신호 간의 비교를 수행하고, 상기 비교 수단의 각 결과에 응답하여, 뱅크들 중 한 뱅크 내의 용장 메모리 셀이 각 뱅크들 내의 메모리 셀들의 각 서브 어레이들 내의 불량 메모리 셀과 치환되도록 저장하는 복수 개의 제4 저장 수단, 및 상기 비교 수단의 출력에 기초하여, 상기 메모리 셀 활성화 수단에 상기 제4 저장 수단의 내용을 전송하는 제2 전송 수단을 가진다.

또한, 상기 제4 저장 수단은 N의 제2 전력의 결합을 저장할 수 있는 N-자릿수 이진 저장 수단으로 구성될 수 있고, 상기 제2 전송 수단은 복수 개의 제4 저장 수단에 접속되고 N-자릿수 이진수를 전송하는 와이어-OR 노드에 의해 수행될 수 있다.

상기 용장 메모리 셀 활성화 수단을 디코딩하기 위한 디코딩 수단과, 상기 전송 수단의 값 또는 디코드된 값을 래치하기 위한 수단을 가지, 상기 용장 메모리 셀 활성화 수단은 외부로부터 인가된 어드레스를 형성하는 비트들로부터 상기 제1 전송 수단에 의해 지시된 비교의 대상이 아닌 다수 비트들을 선택하고, 상기 제2 전송 수단의 나머지 비트들로부터 선택을 행하는 선택 수단을 가지는 것이 가능하다.

도 1은 본 발명의 제1 실시예를 나타내는 블럭도.

도 2의 (a)는 선택된 불량 어드레스의 경우에 대한 제1 실시예의 타이밍도.

도 2의 (b)는 비선택된 불량 어드레스의 경우에 대한 제1 실시예의 타이밍도.

도 3은 도 1의 XRED의 일 예를 나타내는 회로도.

도 4는 도 1의 XRDN 회로의 일 예를 나타내는 회로도.

도 5는 도 1의 SXC 회로의 일 예를 나타내는 회로도.

도 6은 도 1의 XDEC 회로의 일 예를 나타내는 회로도.

도 7은 도 1의 RXDC 회로의 일 예를 나타내는 회로도.

도 8은 도 1의 RAIS 회로의 일 예를 나타내는 회로도.

도 9는 본 발명의 제2 실시예의 XRDN 회로의 일 예를 나타내는 회로도.

도 10은 본 발명의 제2 실시예의 RXDC 회로의 일 예를 나타내는 회로도.

도 11은 본 발명의 제2 실시예의 RAIS 회로의 일 예를 나타내는 회로도.

도 12는 종래 기술의 블럭도.

도 13의 (a)는 선택된 불량 어드레스의 경우에 대한 종래 기술의 타이밍도.

도 13의 (b)는 비선택된 불량 어드레스의 경우에 대한 종래 기술의 타이밍도.

도 14는 도 9의 XRED 회로의 일 예를 나타내는 회로도.

도 15는 도 9의 XRDN 회로의 일 예를 나타내는 회로도.

도 16은 도 9의 SXC 회로의 일 예를 나타내는 회로도.

도 17은 도 9의 XDEC 회로의 일 예를 나타내는 회로도.

도 18은 도 9의 RXDC 회로의 일 예를 나타내는 회로도.

도 19은 도 9의 RAIS 회로의 일 예를 나타내는 회로도.

<도면의 주요 부분에 대한 부호의 설명>

XADD : 로우 어드레스 신호

PXADD ; 로우 어드레스 디코드 신호

XABF : 로우 어드레스 신호 버퍼 회로

XRED : 메모리 및 비교 수단

RAI : 서브 워드 선택 신호

MWL : 메인 워드 라인

XPR : 로우 어드레스 디코더

본 발명의 실시예들은 대응되는 첨부 도면들을 참조하여 이하에 기술된다.

본 발명은 반도체 메모리 장치가 복수 개의 통상 메모리 셀들, 외부로부터인가된 어드레스에 응답하여 상기 메모리 셀들(XDEC)을 활성화시키기 위한 수단, 복수 개의 용장 메모리 셀들, 복수 개의 통상 메모리 셀들 내에 존재하는 불량 메모리 셀의 어드레스를 저장하기 위한 제1 수단과 상기 외부로부터 인가된 어드레스와 상기 불량 메모리 셀 어드레스를 비교하기 위한 수단을 포함하는 메모리 및 비교 수단(XRED), 및 상기 비교 수단의 출력에 응답하여 상기 용장 메모리 셀을 활성화시키기 위한 수단(RXDC)을 포함하고, 상기 비교 수단은 상기 제1 메모리 내에 저장되어 있는 상기 불량 메모리 셀 어드레스와, 상기 외부로부터 인가된 어드레스를 구성하는 비트들 중 적어도 일부와의 비교를 수행한다고 하는 기술적 개념을 기본적으로 가진다.

본 발명의 반도체 메모리 장치에 있어서, 용장 메모리 셀을 활성화시키기 위한 수단(RXDC)은 통상 메모리 셀의 활성화를 억제하기 위한 수단을 더 포함한다.

한편, 본 발명의 개별 실시예에서와 같이, 반도체 메모리 장치는 복수 개의 통상 메모리 셀들, 외부로부터 인가된 어드레스에 응답하여 메모리 셀들(XDEC)을 활성화시키기 위한 수단, 복수 개의 용장 메모리 셀들, 복수 개의 통상 메모리 셀들 내에 존재하는 불량 메모리 셀의 어드레스를 저장하기 위한 제1 수단과 상기 외부로부터 인가된 어드레스와 상기 불량 메모리 셀 어드레스를 비교하기 위한 수단을 포함하는 용장 메모리 셀 선택 수단(XRED), 상기 메모리 및 비교 수단(XRED)으로부터 출력된 출력 신호에 응답하여 용장 메모리 셀을 선택하기 위한 용장 메모리 셀 선택 수단(XRDN) 및 상기 비교 수단의 출력에 응답하여 용장 메모리 셀을 활성화하기 위한 수단(RXDC)을 포함한다.

본 발명의 반도체 메모리 장치에 있어서, 상기 복수 개의 통상 메모리 셀들은 메인 메모리 셀 어레이를 형성할 수 있고 상기 메모리 메모리 셀 어레이는 복수 개의 서브 메모리 어레이들로 분할되며, 이 서브 메모리 어레이들 각각은 복수 개의 통상 메모리 셀들을 포함하고 이 서브 메모리 어레이들 각각은 각각의 용장 메모리 셀들, 적어도 하나의 용장 메모리 셀 선택 수단(XRDN) 및 적어도 하나의 용장 메모리 셀 활성화 수단(RXDC)에 관련하여 복수 개의 메모리 및 비교 수단(XRED)을 더 포함할 수 있다.

한편, 본 발명에 있어서, 각각의 용장 메모리 셀 활성화 수단(RXDC)은 복수 개의 용장 메모리 셀 선택 수단(XRDN) 중 임의의 하나에 접속되도록 구성될 수 있고, 이들 각각은 메인 메모리 어레이를 구성하는 복수 개의 서브 메모리 어레이들 각각에 제공되고, 더욱이 각각의 용장 메모리 셀 선택 수단(XRDN)은 복수 개의 용장 메모리 셀 활성화 수단(RXDC) 중 임의의 한 수단에 접속되도록 구성될 수 있으며, 이들 각각은 메인 메모리 어레이를 구성하는 복수 개의 서브 메모리 어레이들 각각에 제공된다.

본 발명에 있어서, 하나의 서브 메모리 어레이 내에 제공된 용장 메모리 셀 활성화 수단(RXDC) 중 한 수단은 용장 메모리 셀 선택 수단(XRDN)에 접속될 수 있고, 다른 서브 메모리 어레이 내에 제공된 용장 메모리 셀 활성화 수단은 상기 서브 메모리 어레이와는 다르고, 더욱이 하나의 서브 메모리 어레이 내에 제공된 용장 메모리 셀 선택 수단(XRDN) 중 하나는 상기 서브 메모리 어레이와는 다른 서브 메모리 어레이 내에 제공된 용장 메모리 셀 활성화 수단(RXDC)에 접속될 수 있다.

게다가, 본 발명에 있어서, 용장 디코더 수단으로서 기능하는 용장 메모리 셀 선택 수단(XRDN)은 용장 메모리 셀이 불량 메모리 셀의 대체용으로 사용되어야 하는지를 프로그래밍하는 수단과 이와 동시에 얼마나 많은 불량 메모리 셀이 용장 메모리 셀들로 치환되어야 하는지를 프로그래밍하는 수단을 포함할 수 있다.

본 발명의 반도체 메모리 장치에 있어서, 용장 메모리 선택 수단(XRDN)은 용장 메모리 셀로 치환될 다수의 불량 메모리 셀들을, 1, 2, 및 4개로 구성된 그룹으로부터 선택하고, 또한 비교 수단에 의해 비교될 비트들의 개수는 변화될 수 있으며, 더욱이 본 발명의 반도체 메모리 장치는 비교 수단에 의해 비교되거나 비교되지 않을 비트들의 개수를 저장하기 위한 제2 수단과, 비교 수단의 출력에 기초하여, 용장 메모리 셀 활성화 수단에 제2 저장 수단의 내용을 전송하기 위한 제1 수단을 포함할 수 있다.

더욱이, 반도체 메모리 장치에 있어서, 반도체 메모리 장치는 적어도 2개의 분리된 뱅크 구조를 포함할 수 있는데, 이 반도체 메모리 장치는 각기 복수 개의 서브 메모리 어레이들로 분할되는 메인 메모리 셀 어레이를 형성하는 복수 개의 메모리 셀들을 포함하고, 상기 서브 메모리 어레이들 각각은 복수 개의 통상 메모리 셀들을 포함하고, 뱅크들 각각은 외부로부터 인가된 어드레스 신호에 따라 동작하며, 상기 분리된 뱅크 구조들 각각은 복수 개의 용장 메모리 셀들을 포함한다.

그리고 뱅크들 각각은 복수 개의 메모리 및 비교 수단(XRED), 복수 개의 용장 메모리 셀 선택 수단(XRDN) 및 복수 개의 용장 메모리 셀 활성화 수단(RXDC)를 포함할 수 있다.

본 발명의 반도체 메모리 장치에 있어서, 뱅크들 중 한 뱅크 내에 제공된 용장 메모리 셀 선택 수단(XRDN) 중 적어도 하나는 상기 용장 셀 선택 수단(XRDN)이 제공되는 것으로서 분리된 뱅크 내에 제공되는 용장 메모리 셀 활성화 수단(RXDC) 중 한 수단에 접속될 수 있고, 뱅크들 중 한 뱅크 내에 제공된 용장 메모리 셀 활성화 수단(RXDC) 중 적어도 하나는 용장 메모리 셀 활성화 수단(RXDC)이 제공되는 것으로서 분리된 뱅크 내에 제공되는 용장 메모리 셀 선택 수단(XRDN) 중 한 수단에 접속될 수 있다.

한편, 본 발명에 있어서, 반도체 메모리 장치는 상기 분리된 뱅크의 메모리 셀 어레이의 불량 메모리 셀이 치환되도록 정보를 저장하는 제3 수단과, 상기 제3 저장 수단의 내용과 외부로부터 인가된 메모리 셀 어레이 선택 신호 간의 비교를 수행하는 상기 비교 수단을 더 포함한다.

게다가, 본 발명의 반도체 메모리 장치는 비교 수단에 응답하여, 분리된 뱅크의 서브 메모리 셀 어레이가 불량 메모리 셀과 치환될 것인지를 저장하기 위한 복수 개의 제4 수단과, 비교 수단의 출력에 기초하여, 제4 저장 수단의 내용을 용장 메모리 셀 활성화 수단에 전송하기 위한 제2 수단을 더 포함한다.

본 발명의 보다 구체적인 실시예는 첨부된 도면들을 참조하여 이하에 설명될 것이다.

도 1은 본 발명의 제1 실시예의 블럭도이고, 도 2의 (a)와 도 2의 (b)는 그 동작을 설명하는 타이밍도이다.

도 2의 (a)는 용장 메모리 셀이 선택되는 경우이고, 도 2의 (b)는 용장 메모리 셀이 선택되지 않은 경우이다. 다른 신호들은 종래 기술에서와 같이 동작함에 유의하여야 한다.

종래 기술에 관련하여 사용된 바와 같은 경우에 대하여 설명되는데, 뱅크들의 수는 2개(ARRAY0과 ARRAY1임)이고, 각 뱅크를 구성하는 서브 어레이들의 수는 4개(SUBA00∼SUBA03과 SUBA10∼SUBA13임)이며, 장치 내에 포함된 서브워드 라인들의 전체 개수는 512개인 경우에 적용되고, 상기 서브 어레이들은 각기 소정수의 서브워드 라인들을 포함하는데, 이에 대한 것들은 도시되어 있지 않다.

계층적 워드 라인 구조를 이용하여 설명할 것이다. 이에 대한 설명시, 1개의 메인 워드라인 MWL에 대해 8개의 서브워드 라인들을 가질 것이다.

따라서, 각 뱅크들의 로우 어드레스들은 11개의 비트들(X0 내지 X10)을 가지는데, 이들 중 X9 내지 X10은 서브 어레이이고, X3 내지 X8은 서브 어레이 내의 메인 워드 라인들이며, X0 내지 X2는 각 메인 워드 라인에 대해 8개의 서브 워드 라인 간을 구별한다.

불량 메모리 셀을 용장 메모리 셀로 치환하는 것은 1개의 로우 또는 4개의 로우 어드레스 라인들로 수행되고, 이는 X0와 X1에 의해 구별된다. 각 서브 어레이는 1개의 용장 메인 워드 라인 RMWL과 이에 접속된 8개의 서브 워드 라인들을 가진다. 그러나, 이들 개수 자체는 본 발명에서 부여되는 것에만 국한되지 않음에 유의하라.

본 발명의 동작은 회로도와 타이밍도를 참조하여 이하에 설명될 것이다. 도 1에서, 11비트로 이루어진 XADD는 로우 어드레스 신호이고, ACT 신호에 따라 외부입력으로부터 어드레스 버퍼(도시되지 않음) 내에 캡쳐된다.

CBS는 뱅크 선택 신호이고, 예를 들면 명령 디코더에 의해 외측으로부터 캡쳐된다(도시되지 않음).

XABF는 로우 어드레스 신호 버퍼 회로이고, 이 회로는 XADD 신호에 따라, 상보 신호들 X0N 내지 X10N과 X0T 내지 X10T를 생성하고, CBS 뱅크 선택 신호에 따라 상보 신호들 CBST와 CBSN을 생성한다. XRED는 불량 어드레스 저장 및 비교 회로이다. 각 XRED 회로는 치환될 뱅크 및 불량 어드레스를 저장한다.

도 3은 XRED 용장 디코더의 일 예를 나타내는 회로도이며, 이 회로는 로우 어드레스 신호 XADD와 내부에 저장된 불량 셀 어드레스 간의 비교를 수행한다.

각 XRED 회로는 치환될 불량 셀 어드레스 및 뱅크를 저장한다.

이 치환이 복수 개의 로우 어드레스들을 포함하는 경우에, 어드레스 그룹들 중 하나를 저장한다. 모든 경우에 있어서, 최소 단위의 치환에 대한 구별을 행할 수 있는 충분한 수의 비트들을 저장할 수 있다.

이 실시예에 있어서, 최소 치환 단위의 1 로우 어드레스를 인에이블하기 위하여, XADD 신호를 구성하는 비트들 X0 내지 X10 모두를 저장할 수 있다.

이 회로에서, 퓨즈들 F0N∼F10N과 F0T∼F10T를 절단함으로써 치환 어드레스가 저장된다. 퓨즈를 절단하는 방법에 대한 특정 제한은 없지만, 일반적으로 사용되는 방법은 레이저 빔을 이용하여 퓨즈를 절단하는 것이다.

저장은 1 비트로 이루어지며, 이는 FnN과 FnT 치환 어드레스들 중 해당 퓨즈가 절단되었다는 것을 가리킨다. 예를 들면, 치환 어드레스들이 0이라면,F0N∼F10N과 FBSN이 잘려지고, F1T∼F10T와 FBST는 잘려지지 않는다.

또한, 복수 개의 어드레스들이 치환되는 경우에, XADD의 내림차 비트 어드레스를 저장하는 퓨즈들은 잘려지지 않는다. 예를 들면, 치환될 어드레스들이 0과 1인 경우, F1N 내지 F10N은 잘려지는 반면에, F0N과 F0T 내지 F10T는 잘려지지 않는다.

이 회로의 동작은 다음과 같이 기술된다.

우선, XADD의 비트들 모두는 로우 레벨이 되고, PXR 신호가 로우 레벨로 변경되며, 노드(100)는 하이 레벨로 변경된다. 다음으로, 외부 입력 어드레스 신호에 기초하여, 11 비트의 XADDR 어드레스 신호로 구성된 상보 신호들 X0N∼X10N과 X0T∼X10T과 뱅크 선택 신호들 CBSN과 CBST가 설정된다.

이러한 것들이 완료되었을때, 이들 신호들은 상보이기 때문에, 하나는 하이 레벨인 반면에, 다른 하나는 로우 레벨이다. 예를 들면, 로우 어드레스가 0이고 뱅크가 0이라면, X0N 내지 X10N과 CBSN은 하이 레벨이고, X0T 내지 X10T와 CBST는 로우 레벨이다.

따라서, 퓨즈들 FnN과 FnT 내에 저장된 치환 어드레스가 XADD 신호와 일치할 뿐만 아니라, 퓨즈들 FCBN과 FCBT 내에 저장되어 있는 선택된 뱅크 신호 CBS가 치환될 뱅크와 일치하는 것이 아니라면, 노드들(100)과 (101)은 서로 연결 상태로 유지된다.

FnN 또는 FnT 중 어느 것도 잘려지지 않는 경우에 비트들에 관련하여, XnN과 XnT의 상태와 무관하게, 노드(100)과 노드(101) 간에는 접속이 이루어지지 않게 되어, 이들 비트들은 어드레스 비교와는 무관하게 될 것이고, 다른 비트가 일치할 때 치환 어드레스들로서 항상 인식하게 될 것이다.

이러한 관점에서, PXR 신호가 하이 레벨이고 상기 비교가 일치하지 않는 경우, 노드(100)은 로우 레벨로 변경되지만, 비교의 결과가 일치하면 하이레벨로 유지된다. 이는 래치 신호 XLAT에 의하여 노드(102)에 보유되고, XREBL 신호로서 출력된다.

도 4는 XRDN 회로의 일 예를 나타내는 회로도이다. XRDN 회로는 용장 메모리 셀 선택 회로이고, 전술된 경우에 4개의 XRED 회로들 각각에 대하여 1개의 XRDN 회로가 배치된다. 그러나, 본 발명은 이들 개수에 대해 어떠한 제한도 부과하지 않는다는 것을 유의하라.

도 4는 도 1에 나타난 XRDN 회로의 일 예를 나타내는 회로도이다. XRDN 회로에 접속되는 4개의 XREBL 신호들 중 하나가 하이 레벨로 변경되면, 프리차아지 회로(도시되지 않음)에 따라 하이 레벨로 되는 XRDNS0과 XRDNS1 신호들이 퓨즈들 FS00 내지 FS13에 따라 선택적으로 드랍(drop)된다.

XRDNS 신호들은 선택된 용장 메모리 셀을 가리키는 신호들이다. 치환될 라인들의 개수는 지시되고 XRDNS0와 XRDNS1이 하이 레벨인 경우에, 용장 메모리 셀은 선택되지 않고 치환이 수행된다.

그러나, XRDNS0와 XRDNS1이 각기 로우 레벨과 하이 레벨이라면, 1개의 서브워드 라인이 치환되고, 이들이 각기 하이 레벨과 로우 레벨이라면, 2개의 서브워드 라인들이 치환되며, 이들 둘다 로우 레벨이라면, 4개의 서브워드 라인들이 치환된다.

프리차아지 회로(도시되지 않음)로 인해 하이 레벨이 되는 신호들 RXDS0와 RXDS1은 퓨즈들 FX00 내지 FX13에 따라 풀다운된다. RXDS0과 RXDS1은 용장 메인 워드 라인과 이 라인을 포함하는 서브 어레이를 선택하는 신호들이다.

또한, 프리차아지 회로(도시되지 않음)로 인해 하이 레벨이 되는 RRAIS1과 RRAIS2 신호들은 퓨즈들 FR0 내지 FR1에 따라 풀다운된다. 이 RRAIS1 및 RRAIS2 신호들은 서브 워드 선택 신호 RAI를 선택한다.

모든 신호들은 XRED 회로에서의 비교시 일치하지 않는다면 하이 레벨을 유지한다.

XRED와 XRDN 회로들은 특정 뱅크에 고정된 방식으로 할당되지 않지만, 선택된 뱅크에 무관하게 동작한다. 따라서, PXR, XLAT, XPRE, RXDS, XRDNS 및 RRAIS 신호들은 또한 뱅크들 간에 공유되고 뱅크의 활성화에 무관하게 동작한다.

도 1에서, XPR은 로우 어드레스 프리 디코더를 지칭하고, 이는 로우 어드레스 신호 XADD로부터 로우 어드레스 프리 디코드 신호 PXADD를 생성한다.

전술된 경우에 있어서, PXADD는 X3 내지 X5로부터 프리디코드된 8개의 신호들 X3N4N5N 내지 X3T4T5T, X6 내지 X8로부터 프리디코드된 8개의 신호들 X6N7N8N 내지 X6T7T8T, 및 X9 내지 X10로부터 프리디코드된 4개의 신호들 X9N10N 내지 X9T10T로 구성된다.

도 5는 SXC 회로의 일 예를 나타내는 회로도이다. 이 SXC 회로는 XADD가 XRED 내에 저장된 모든 불량 셀 치환 어드레스와 일치하지 않고 RXDS0와 RXDS1 신호가 하이 레벨을 유지하는 경우, PXADD 신호(X9와 X10)를 디코드하고 XDLA 신호에 의한 래치를 수행하고, 이에 기초하여 서브 어레이(도시되지 않음) 내에 포함된 감지 증폭기 컬럼을 활성화시키며, 서브 어레이 신호 BSEL를 활성화시키는 서브 어레이 선택 회로이다.

XADD가 XRED 내에 저장되어 있는 일부 불량 셀 치환 어드레스와 일치하고 RXDS 신호가 로우 레벨을 유지하는 경우, 각 SXC는 XRDNS 신호를 디코드하고 이를 XDLA 신호에 의하여 래치함으로써, XRDNS 신호에 의해 특정화된 감지 증폭기 컬럼이 활성화되게 된다.

이러한 동작이 종료될 때, PXADD에 의해 특정화되는 서브 어레이가 XRDNS에 의해 특정화되는 서브 어레이와 일치하지 않는 경우에, PXADD에 의해 지시된 서브 어레이 내의 용장 메인 워드 라인 및 감지 증폭기 컬럼의 활성화가 억제된다.

이들 중 한 경우에 있어서, 활성화된 감지 증폭기 컬럼은 활성화된 워드 라인을 포함하는 서브 어레이 내에 포함된다.

도 6은 XDEC 회로의 일 예를 나타낸 회로도이다. 이 XDEC 회로는 XDLA 신호에 의하여 PXADD 신호(X3 내지 X8)와 BSEL 신호를 래치하는 로우 디코더 인데, 이는 메인 워드 라인을 활성화시키기 위한 근거로서 사용된다.

XADD가 XRED 중 임의의 하나 내에 저장되어 있는 치환 어드레스와 일치하고RXDS가 로우 레벨인 경우에, 이 활성화는 종료되지 않음에 유의하여야 한다. ACT 신호가 로우 레벨로 변경될 때, 모든 MWL(메인 워드 라인들)은 XDPR 신호에 의해 비선택된다.

도 7은 RXDC 회로의 일 예를 나타낸 회로도이다. 이 RXDC 회로는 XADD가 XRED 중 임의의 하나 내에 저장되어 있는 치환 어드레스와 일치하고 RXDS 신호가 로우 레벨인 경우에, XRDNS 신호에 기초하여, 용장 메인 워드라인을 활성화시키는 용장 로우 디코더이다. ACT 신호가 로우 레벨로 변경될 때, 모든 RMWL(용장 메인 워드 라인들)은 XDPR 신호에 의해 비선택된다.

도 8은 XDEL 회로의 일 예를 나타내는 회로도이다.

RAIS 회로는 로우 어드레스 프리 디코딩 신호 PXADD, RRAIS, 및 RXDS 신호에 따라 서브워드 라인 선택 신호를 선택한다.

XADD가 XRED 중 임의의 하나 내에 저장되어 있는 치환 어드레스와 일치하는 것이 없고 RXDS 신호가 하이 레벨인 경우에, RAI0 내지 RAI7 중 1 라인 만이 XADD(X0 내지 X2)에 따라 활성화된다.

그러나, XADD가 XRED 중 임의의 하나 내에 저장된 치환 어드레스와 일치하고 RXDS0 및 RXDS1 신호들 중 적어도 한 신호가 로우 레벨이라면, RRAIS 또한 활성화된다.

XRDNS0만이 로우 레벨인 경우에(즉, 1개의 치환이 있는 경우), RAI0 내지 RAI7 중 한 라인이 XADD의 X0 대신에 RRAIS0 신호에 의해 선택되고, XADD의 X1 대신에 RRAIS1 신호에 의해 선택되며, XADD의 X2 대신에 RRAIS2에 의해 선택된다.

XRDNS0와 XRDNS1 둘다 로우 레벨인 경우에(즉, 4개의 치환이 있는 경우), RAI0 내지 RAI7 중 한 라인이 XADD의 X2 대신에 RRAIS2와 XADD의 X0 및 X1에 의해 선택된다.

전술된 결과치는 XDLA 신호에 의해 래치된다. ACT 신호가 로우 레벨로 변경되는 경우, 모든 RAI 신호들은 XDPR 신호에 의해 비선택된다.

메인 워드 라인들 MWL과 서브워드 라인 선택 신호들 RAI은 서브워드 드라이버 회로(도시되지 않음)로 입력된다. 이에 대한 논리 AND는 서브워드 라인 SWL을 선택하는데 사용된다. 이 서브워드 라인 SWL이 메모리 셀에 직접적으로 접속됨으로써 이를 활성화시킨다.

ACT 신호가 로우 레벨로 변경될 때, XDPR 신호는 모든 MWL들과 RAI 신호들을 비선택하기 때문에, 서브 워드 라인들 SWL 또한 비선택된다.

본 발명의 실시예에 있어서, 퓨즈를 절단함으로써 프로그래밍은 어떠한 뱅크들이 XRED들 각각에 의해 저장되고 비교될 것인지에 대한 치환 어드레스를 설정한다.

전술된 경우에 있어서, 각 뱅크에 대한 4개의 용장 메인 워드 라인들과 이에 대응되는 32개의 서브워드 라인들이 배치되고, 종래 예의 경우에서와 같이, 2개의 뱅크들에 대해 32개의 XRED들이 배치된다(종래 기술의 예에서의 칩 내의 개수와 동일한 개수를 가짐).

따라서, 모든 XRED들이 뱅크 0용으로 사용되고 각각에 의해 수행된 치환이 1개의 치환에 국한되는 경우(단일 비트 불량과 오픈 서브워드 라인들에 해당되는 경우), 뱅크 내의 32개의 위치들 까지 복구 가능하다.

따라서, 뱅크들 간의 불량들의 발생이 일부에 집중되는 경우 불량 복구 효율은 향상될 것이다.

X0와 X1 이외의 어드레스를 공유하는 4개의 어드레스들을 가지는 서브워드 라인들에 대해서는, 단일 XRED에 의해서만 치환 가능하다.

따라서, 예를 들면 메인 워드 라인(X0 내지 X2 이외의 어드레스를 공유하는 8개의 서브워드 라인들에 해당)이 불량되면, 8개의 서브워드 라인들의 치환는 2개의 XRED들을 이용하여 행해진다.

이 경우에, 8개의 XRED들이 사용되면, 뱅크 당 4개의 메인 워드 라인들(32개의 서브워드 라인들)을 치환할 수 있다. 뱅크 당 4개의 용장 메인 워드 라인들 만이 배치되기 때문에, 뱅크 0의 추가 복구가 불가능하다고 할지라도, 뱅크 1에 관련하여, 나머지 24개의 XRED들을 이용하여 24개의 위치들을 복구할 수 있다.

따라서, 불량들이 인접한 복수 개의 불량 어드레스들로 구성되는 경우에 불량 복구 효율이 향상된다.

상세하게 전술한 바와 같이, 본 발명에 따르면, 각 뱅크 내에 존재하는 용장 메모리 셀을 효율적으로 이용할 수 있기 때문에, 뱅크에 불량이 집중되는 경우에도, 종래에 비해, 소정수의 XRED 회로들과 용장 메모리 셀들에 대한 복구 효율이 높게 되어, 칩 표면적을 크게 증가시키지 않고도 수율을 향상시킬 수 있게 된다.

도 9는 본 발명의 제2 실시예의 XRDN 회로를 나타내는 회로도이고, 도 10은 제2 실시예의 RXDC 회로를 나타내는 회로도이며, 도 11은 제2 실시예의 RAIS 회로를 나타내는 회로도이다.

전술된 제1 실시예에 있어서, 선택된 용장 메모리 셀을 지시하는 신호들 XRDNS0와 XRDNS1은 치환 개수를 가리키는 것으로서 기능한다.

제2 실시예에 있어서, 이들 2가지 기능들이 분리되는데, 용장 메모리 셀의 선택은 XRDNS 신호가 나타내고, 치환의 개수는 XRLEN0와 XRLEN1 신호가 나타낸다. 이때, XRLEN0와 XRLEN1 신호들 둘다 로우 레벨인 경우에, 1개의 서브워드 라인이 치환된다.

신호들이 각기 하이 레벨과 로우 레벨인 경우에는, 2개의 서브워드 라인들이 치환된다. 신호들이 각기 로우 레벨과 하이 레벨인 경우에는, 4개의 서브워드 라인들이 치환된다. 이 실시예에 있어서, XRDNS 신호들을 조사하여 RXDC에서의 용장 메모리 셀들의 선택을 판단할 수 있기 때문에, 결국 회로의 간략화가 구현된다.

전술된 바와 같이, 본 발명은 각 뱅크 메모리 뱅크 내에 존재하는 용장 메모리 셀들의 높은 효율적인 이용이 가능하게 되어, 반도체 메모리 장치는 높은 수율을 가지게 됨과 동시에, 칩 표면적의 증가를 억제할 수 있다.

Claims

반도체 메모리 장치에 있어서,

복수 개의 통상 메모리 셀(normal memory cells);

외부로부터 인가되는 어드레스에 응답하여 상기 메모리 셀(XDEC)을 활성화시키기 위한 수단;

복수 개의 용장 메모리 셀(redundant memory cells);

상기 복수 개의 통상 메모리 셀 내에 존재하는 불량 메모리 셀의 어드레스를 저장하기 위한 제1 저장 수단과, 상기 외부로부터 인가되는 어드레스와 상기 불량 메모리 셀의 어드레스를 비교하기 위한 수단을 포함하는 메모리 및 비교 수단(XRED);

상기 메모리 및 비교 수단(XRED)으로부터의 출력 신호 출력에 응답하여 복수 개의 상기 용장 메모리 셀 중 임의의 하나를 선택하기 위한 용장 메모리 셀 선택 수단(XRDN); 및

상기 메모리 및 비교 수단(RXDC)의 출력에 응답하여 상기 용장 메모리 셀을 활성화시키기 위한 용장 메모리 셀 활성화 수단(RXDC)

을 포함하는 반도체 메모리 장치.
제1항에 있어서, 상기 복수 개의 통상 메모리 셀은 메인 메모리 셀 어레이를 형성하고 상기 메인 메모리 셀 어레이는 복수 개의 서브 메모리 어레이로 분할되며상기 서브 메모리 어레이 각각은 복수 개의 통상 메모리 셀을 포함하는 반도체 메모리 장치.
제2항에 있어서, 상기 서브 메모리 어레이 각각은 상기 용장 메모리 셀 각각에 대한 복수 개의 메모리 및 비교 수단(XRED), 적어도 하나의 용장 메모리 셀 선택 수단(XRDN), 및 적어도 하나의 상기 용장 메모리 셀 활성화 수단(RXDC)을 포함하는 반도체 메모리 장치.
제2항에 있어서, 상기 반도체 메모리 장치는 적어도 2개의 분리된 뱅크 구조를 포함하고, 상기 분리된 뱅크 구조 각각은 메인 메모리 셀 어레이를 형성하는 복수 개의 상기 메모리 셀을 포함하고, 상기 메인 메모리 셀 어레이는 복수 개의 서브 메모리 어레이로 분할되고, 상기 서브 메모리 어레이 각각은 복수 개의 통상 메모리 셀을 포함하고, 상기 뱅크 각각은 외부로부터 인가되는 어드레스 신호에 따라 동작하며, 상기 분리된 뱅크 구조는 각각 복수 개의 용장 메모리 셀을 포함하는 반도체 메모리 장치.
제4항에 있어서, 상기 분리된 뱅크의 어느 메모리 셀 어레이의 어느 불량 메모리 셀이 치환될 것인지에 대한 정보를 저장하기 위한 제3 저장 수단을 더 포함하고,

상기 메모리 및 비교 수단은 상기 제3 저장 수단의 내용과 외부로부터 인가되는 메모리 어레이 선택 신호 간의 비교를 수행하는 반도체 메모리 장치.
제4항에 있어서, 상기 뱅크 각각은 복수 개의 메모리 및 비교 수단(XRED), 복수 개의 용장 메모리 셀 선택 수단(XRDN) 및 복수 개의 상기 용장 메모리 셀 활성화 수단(RXDC)을 포함하는 반도체 메모리 장치.
제6항에 있어서, 상기 뱅크 중 한 뱅크 내에 제공된 상기 용장 메모리 셀 선택 수단(XRDN) 중 적어도 하나는 상기 용장 메모리 셀 선택 수단(XRDN)이 제공된 뱅크와 별개의 뱅크 내에 제공된 상기 용장 메모리 셀 활성화 수단(RXDC) 중 하나에 접속될 수 있는 반도체 메모리 장치.
제6항에 있어서, 상기 뱅크 중 하나에 제공된 상기 용장 메모리 셀 활성화 수단(RXDC) 중 적어도 하나는 상기 용장 메모리 셀 활성화 수단(RXDC)이 제공된 뱅크와 별개의 뱅크 내에 제공된 상기 용장 메모리 셀 선택 수단(XRDN) 중 하나에 접속될 수 있는 반도체 메모리 장치.
제8항에 있어서, 상기 반도체 메모리 장치는

상기 메모리 및 비교 수단에 응답하여, 상기 분리된 뱅크의 어느 서브 메모리 셀 어레이 내의 어느 용장 메모리 셀이 어느 불량 메모리 셀과 치환될 것인지를 저장하기 위한 복수 개의 제4 저장 수단; 및

상기 메모리 및 비교 수단의 출력에 기초하여, 상기 용장 메모리 셀 활성화 수단에 상기 제4 저장 수단의 내용을 전송하기 위한 제2 전송 수단

을 더 포함하는 반도체 메모리 장치.
제9항에 있어서, 상기 제4 저장 수단은 N-자릿수 이진 저장 수단(N-digit binary storage means)으로 구성되고 2의 N승(the second power of N)의 조합을 저장할 수 있는 반도체 메모리 장치.
제9항에 있어서, 상기 제2 전송 수단은 상기 복수 개의 제4 저장 수단에 접속되고 N-자릿수 이진수(N-digit binary quantity)를 전송하는 와이어드-OR 노드(wired-OR node)로 형성되는 반도체 메모리 장치.
제9항에 있어서, 상기 용장 메모리 셀 활성화 수단은

상기 제2 전송 수단을 디코딩하기 위한 수단; 및

상기 전송 수단의 소정 값 또는 디코드된 값을 래치(latching)하기 위한 수단

을 포함하는 반도체 메모리 장치.
제1항에 있어서, 상기 용장 메모리 셀 활성화 수단(RXDC) 각각은 복수 개의 상기 용장 메모리 셀 선택 수단(XRDN) 중 어느 하나에 접속되도록 구성되고, 상기용장 메모리 셀 선택 수단 각각은 메인 메모리 어레이를 구성하는 복수 개의 서브 메모리 어레이 각각에 제공되는 반도체 메모리 장치.
제13항에 있어서, 제1 서브 메모리 어레이 내에 제공된 상기 용장 메모리 셀 활성화 수단(RXDC) 중 하나는 제2 서브 메모리 어레이 내에 제공된 용장 메모리 셀 선택 수단(XRDN)에 접속될 수 있는 반도체 메모리 장치.
제1항에 있어서, 상기 용장 메모리 셀 선택 수단(XRDN) 각각은 복수 개의 상기 용장 메모리 셀 활성화 수단(RXDC) 중 어느 하나에 접속되도록 구성되고, 상기 용장 메모리 셀 활성화 수단 각각은 메인 메모리 어레이를 구성하는 복수 개의 서브 메모리 어레이 각각에 제공되는 반도체 메모리 장치.
제15항에 있어서, 제1 서브 메모리 어레이 내에 제공된 상기 용장 메모리 셀 선택 수단(XRDN) 중 하나는 제2 서브 메모리 어레이 내에 제공된 용장 메모리 셀 활성화 수단(RXDC)에 접속될 수 있는 반도체 메모리 장치.
제15항에 있어서, 용장 디코더 수단(redundancy decoder means)으로서 기능하는 상기 용장 메모리 셀 선택 수단(XRDN)은,

어느 용장 메모리 셀이 불량 메모리 셀을 치환하는데 사용될지를 프로그래밍하기 위한 수단; 및

동시에 얼마나 많은 수의 상기 불량 메모리 셀이 상기 용장 메모리 셀로 치환되어야 하는지를 프로그래밍하기 위한 수단

을 포함하는 반도체 메모리 장치.
제17항에 있어서, 상기 용장 메모리 선택 수단(XRDN)은 상기 용장 메모리 셀로 치환될 다수의 불량 메모리 셀들을 1, 2, 및 4개로 구성된 그룹으로부터 선택하는 반도체 메모리 장치.
제1항에 있어서, 복수 개의 용장 메모리 셀 활성화 수단 및 복수 개의 메모리 및 비교 수단을 더 포함하고, 불량 메모리 셀을 검출하면 상기 용장 메모리 셀 선택 회로의 출력에 응답하여 상기 메모리 및 비교 수단 중 각각에 의해 임의의 용장 메모리 셀 활성화 수단이 선택되는 반도체 메모리 장치.
반도체 메모리 장치에 있어서,

복수 개의 통상 메모리 셀(normal memory cells);

외부로부터 인가되는 어드레스에 응답하여 상기 메모리 셀(XDEC)을 활성화시키는 활성화 장치;

복수 개의 용장 메모리 셀(redundant memory cells);

상기 복수 개의 통상 메모리 셀 내에 존재하는 불량 메모리 셀의 어드레스를 저장하는 저장 장치와, 상기 외부로부터 인가되는 어드레스와 상기 불량 메모리 셀의 어드레스를 비교하는 비교 장치를 포함하는 메모리 및 비교 장치(XRED);

상기 메모리 및 비교 장치(XRED)로부터의 출력 신호 출력에 응답하여 상기 복수 개의 용장 메모리 셀 중 임의의 하나를 선택하는 용장 메모리 셀 선택 장치(XRDN); 및

상기 메모리 및 비교 장치(RXDC)의 출력에 응답하여 상기 용장 메모리 셀을 활성화시키는 용장 메모리 셀 활성화 장치(RXDC)

를 포함하는 반도체 메모리 장치.