CN1503272A - 用于改变在半导体存储器器件中的页长的电路和方法 - Google Patents

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Abstract

本发明涉及一种半导体存储器器件，其具有使用户可以改变半导体存储器器件的页长的结构。本发明还涉及用于改变半导体存储器器件的页长的电路和方法，其使得能够选择性地激活存储单元阵列的存储单元阵列块的一个或多个对应的字线(具有相同的行地址)，从而按照指定的操作模式来改变页长。

Description

用于改变在半导体存储器器件中的页长的电路和方法
相关申请的交叉参考
本申请要求2002年11月19日在韩国知识产权局提交的韩国专利申请第2002-72093号的优先权。
技术领域
本发明涉及一种半导体存储器器件，它具有使得用户可以改变半导体器件的页长的结构。另外，本发明涉及用于改变半导体器件的页长的电路和方法，其中，寻址方案和控制电路使能选择性地激活存储单元阵列的存储阵列单元块的一个或多个对应的字线(具有相同的行地址)，以便因此按照指定的操作模式来改变页长。
背景技术
当前，半导体存储器器件向不同的操作模式提供广泛的应用。例如，同步半导体存储器器件(诸如SDRAM(同步动态随机存取存储器))可以支持使用模式寄存器组(MRS)的可变的列地址选通脉冲等待时间(CL)和脉冲串长度(BL)模式。这些半导体存储器器件用于不同的器件和应用中，诸如电子设备、网络系统、通信系统、控制系统、多媒体应用和PC(个人计算机)的主存储器。
图1A-1C图解了按照现有技术的半导体存储器器件的分层存储器结构。如图1A所示，半导体存储器器件(100)包括多个存储条(100A、100B、100C、100D)。每个存储条表示例如在PC上的存储器的逻辑单元，每个存储条可以包括一个或多个存储模块(例如DIMM(双列直插存储模块)、SIMM(单列直插存储模块))。每个存储条(100A、100B、100C、100D)还逻辑地被划分为多个存储单元阵列块。例如，如在图1B的典型实施例中所述，存储条(100A)包括四个存储单元阵列块(100a、100b、100c、100d)。
另外，每个存储单元阵列块(100a、100b、100c、100d)进一步被逻辑地划分为多个子存储单元阵列块，其中，每个子存储单元阵列块被相关联的控制电路控制。例如，如在图1C中的典型实施例中所述，存储单元阵列块(100a)包括四个子存储单元阵列块(110，120，130，140)。存储单元阵列块(100a)还包括多个字线驱动器(111，121，131，141)，其中，每个字线驱动器与子存储单元阵列块(110，120，130，140)之一以及多个子解码器(112，122，132，142)和一个行解码器(150)相关联。
图1A-C中所述的存储器结构一般实现在诸如快速周期动态随机存取存储器(FCRAM)的部分激活半导体存储器器件中，其中，可以利用例如列块地址(CBA)来激活子存储单元阵列块(110，120，130，140)之一以便执行数据访问或刷新操作。
通过示例，为了执行存储访问操作，响应于预定的条地址来初始地选择存储条(100A、100B、100C、100D)之一，然后响应于预定的地址(例如行地址)而选择在所选择的存储条内的存储单元阵列块(100a、100b、100c、100d)。然后，响应于例如列块地址(CBA)来选择(在所选择的存储单元阵列块中的)一个子存储单元阵列块。例如，在图1C的典型实施例中，因为存储单元阵列块(100a)包括四个子存储块(110，120，130，140)，因此使用两个列块地址(CBA)来选择子存储块之一。
更具体而言，在写入或读取操作(存储器访问)期间，一个行地址RAi(i＝2，3，...，n)被输入到行解码器(150)并且被解码。然后，根据解码的结果，行解码器(150)将激活与输入的行地址RAi对应的多个正常字线使能信号(NWE)之一。响应于另一个行地址RAi(i＝0，1)和CBA，子解码器(112，122，132，142)之一将产生具有预定的升压电平的字线电源信号，并且向字线驱动器(111，121，131，141)的对应的一个输出字线电源信号。响应于所述字线电源信号和字线使能信号NEW，所述字线通过预定的开关电路(未示出)激活字线(WL0，WL1，WL2，WL3)中的对应的一个。一旦为所选择的子存储单元阵列块激活了字线，则一个列地址被输入和被解码以便读取数据和向所选择的子存储块写入数据。
在具有如图1A-1C中所示的存储结构的DRAM中，因为可以在任何给定的时间只能激活子存储单元阵列块(110，120，130，140)之中的一个，因此半导体器件的页长固定。如本领域内所公知的，一个“页面”指的是可以从一个行地址可以访问的比特的数量，并且列地址的数量确定“页面”的大小。例如，在图1C的存储单元阵列块(100a)中，假定外部输入地址的总数是n，用于选择每个子存储单元阵列块的一个列选择行(CSL)的列地址的总数是n-2。这是因为两个列地址被用于选择四个子存储单元阵列块(100a、100b、100c、100d)之一。因此，对应于一个所选择的子存储单元阵列块的被激活的字线的页长被固定在2n-2。因此，提供固定页长2n-2的具有诸如图1C所示的结构的传统半导体存储器器件与具有例如页长2n或2n-1的半导体存储器器件(例如SDRAM)不兼容。
因此，具有使得能够对于给定的应用调整页长的结构的半导体存储器器件将是极为有益的。
发明内容
本发明涉及使得用户可以改变半导体器件的页长的结构的半导体存储器器件。另外，本发明的优选实施例包括用于改变半导体器件的页长的电路和方法，其中，寻址方案和控制电路使得能够选择性地激活存储单元阵列的存储阵列单元块的一个或多个对应的字线(具有相同的行地址)，以便因此按照指定的操作模式来改变页长。
有益的是，通过使得可以改变页长，本发明使得在具有不同页长的半导体器件之间具有兼容性。
按照本发明的一个实施例的半导体器件包括：存储器单元阵列，它被逻辑地划分为多个存储块，其中，可以通过对应的块地址来寻址每个存储块；多个字线控制电路，其中，每个字线控制电路与用于激活相关联的存储块的字线的存储块之一相关联；控制电路，用于选择性地控制字线控制电路以激活具有相同的行地址的一个或多个对应的字线以便改变半导体存储器器件的页长。
优选的是，控制电路作为输入接收块地址(例如列块地址)和第一控制信号，然后产生第二控制信号来选择性地激活一个或多个字线控制电路。在一个实施例中，响应于预定的命令和外部地址而利用模式寄存器组来动态地产生第一控制信号。在其它的实施例中，通过对使用引线结合、金属焊接或熔化切割的控制信号产生器编程来固化第一控制信号。
在本发明的另一个实施例中，存储器系统包括：第一存储器设备，其包括存储器单元阵列，所述存储器单元阵列被逻辑地划分为多个存储块，其中，可以通过对应的块地址来寻址每个存储块；多个字线控制电路，其中，每个字线控制电路与用于激活相关联的存储块的字线的存储块之一相关联；控制电路，用于选择性地控制字线控制电路以激活具有相同的行地址的一个或多个对应的字线以便改变半导体存储器器件的页长。
在本发明的另一个实施例中，提供了一种用于改变半导体存储器器件的页长的方法，所述半导体存储器器件包括：存储器单元阵列，它被逻辑地划分为多个存储块，其中，可以通过对应的块地址来寻址每个存储块。所述方法包括产生指定多个页长操作模式之一的第一控制信号，并且根据第一控制信号和块地址来产生第二控制信号。响应于第二控制信号，具有相同行地址的在存储块中的一个或多个字线被选择性地激活以提供对应于指定页长操作模式的半导体存储器器件的页长。
通过参照附图详细说明本发明的优选实施例，本发明的这些和其它实施例、方面、特性和优点将会被说明和变得清楚。
附图说明
图1A、1B和1C是图解按照现有技术的半导体存储器器件的分层存储结构的示意图。
图2是按照本发明的一个实施例的存储单元阵列块结构的示意图，所述存储单元阵列块结构使能改变半导体存储器器件的页长。
图3是按照本发明的一个实施例的存储单元阵列块的电路图，所述存储单元阵列块使能使用由MRS(模式寄存器组)产生的控制信号改变半导体存储器器件的页长。
图4A、4B和4C是图解图3中的存储单元阵列块的各种操作模式的表格图，其中获得不同的页长来用于一个半导体存储器器件。
图5是图解按照本发明的一个实施例的子解码器的电路图，所述子解码器可以被实现在图3的电路中。
图6是按照本发明的一个实施例的字线驱动器的电路图，所述字线驱动器可以被实现在图3的电路中。
图7图解了按照本发明的一个实施例的控制信号产生器。
图8图解了按照本发明的另一个实施例的控制信号产生器。
图9是图解按照本发明的一个实施例的用于改变半导体存储器器件的页长的方法的高级流程图。
图10是图解其中可以实现本发明的存储器系统的示意方框图。
具体实施方式
本发明涉及一种半导体存储器器件，它具有使得用户可以改变半导体器件的页长的结构。具体而言，按照本发明的优选实施例的电路和方法是基于这样的寻址方案和控制电路使其能够选择性地激活存储单元阵列的存储阵列单元块的一个或多个对应的字线(具有相同的行地址)，以便按照指定的操作模式来改变半导体存储器器件的页长。
图2是按照本发明的一个实施例的存储单元阵列块结构的高级示意图，所述存储单元阵列块结构使能改变半导体存储器器件的页长。图2的典型实施例可以被看作图1C所示的存储结构的延伸，其中，控制和寻址机制使得可以改变页长(与具有固定页长的图1C结构相反)。参见图2，半导体存储器器件包括存储单元阵列块(200)(或“存储块”)，它具有被逻辑地划分为多个子存储单元阵列块(110，120，130，140)(或“子存储块”)的存储阵列，其中，通过对应的块地址(例如CBA(列块地址))可以寻址每个子存储块。在典型实施例中，4个子存储块(块0、1、2、3)被示出来用于说明目的，虽然可以明白存储块(200)可以包括更多或更少的子存储块。
存储块(200)还包括：多个字线驱动器(111，121，131，141)，其中，每个字线驱动器(111，121，131，141)与多个子存储单元阵列块(110，120，130，140)中的一个相关联；多个子解码器(212，222，232，242)，其中，每个子解码器(212，222，232，242)与字线驱动器(111，121，131，141)之一相关联。每个对应的子解码器/字线驱动器对包括字线控制电路，用于激活相关联的子存储块的字线。
一般，控制电路(250)选择性地控制字线控制电路以选择性地激活具有由行解码器(150)解码的相同行地址的子存储单元阵列块(110，120，130，140)的一个或多个对应的字线(WL_0，WL_1，WL_2，WL_3)，以便因此改变半导体存储器器件的页长。具体而言，行解码器(150)接收和解码第二输入行地址RAi(其中，i＝2，3，…，n)，并且根据解码结果来激活对应于输入的行地址的正常字线使能信号(NWE)。控制电路(250)作为输入接收列块地址(CBA)和控制信号，并且作为响应，向子解码器(212，222，232，242)输出对应的控制信号。子解码器(212，222，232，242)作为输入从控制电路(250)接收控制信号和第一行地址RAi(i＝0，1)，然后产生被输出到字线驱动器(111，121，131，141)的控制信号。
根据来自子解码器(212，222，232，242)的控制信号和来自行解码器(150)的NEW信号，字线驱动器(111，121，131，141)将选择性地激活具有相同行地址的子存储单元阵列块(110，120，130，140)的一个或多个对应的字线(WL_0，WL_1，WL_2，WL_3)，以便改变导体存储器的页长。例如，在图2所示的典型实施例中，假定每个子存储块的列地址的数量是n-2，则或者(i)可以激活子存储块之一的字线以获得2n-2的页长；或者(ii)可以激活两个子存储块的对应字线以获得2n-1的页长，或者(iii)可以激活所有四个子存储块的对应的字线以获得2n的页长。
因此，在图2的典型实施例中，一个或多个字线驱动器(111，121，131，141)可以根据控制信号和输入到控制电路(250)的CBA的组合而选择性地被控制电路(250)驱动。因此，可以调整具有相同行地址的字线的数量，因此按照期望来改变导体存储器的页长。
图3是按照本发明的一个实施例的存储单元阵列块的电路图，所述存储单元阵列块使能基于特定的操作模式改变半导体存储器器件的页长。图3的电路图图解了图2的一般结构的一个特定的实施方式。例如，图3图解了图2的控制电路(250)的一个实施例。另外，在图3中，一个MRS(模式寄存器组)用于产生被输入到控制电路的控制信号，其中，从MRS输出的控制信号可以被用户设置和控制以按照期望改变页长。
更具体而言，参见图3，半导体存储器器件的存储块(300)包括一个存储阵列，它被逻辑地划分为多个子存储单元阵列块(110，120，130，140)，其中，使用块地址CBA0、CBA1可以寻址子存储块。在所述典型实施例中，4个子存储块(块0，1，2，3)被示出来用于说明目的，虽然可以明白存储块(300)可以包括更多或更少的子存储块。
存储块(300)还包括：多个字线驱动器(111，121，131，141)，其中，每个字线驱动器(111，121，131，141)与多个子存储单元阵列块(110，120，130，140)之一相关联；多个子解码器(312，322，332，342)，其中，每个子解码器(312，322，332，342)与字线驱动器(111，121，131，141)之一相关联。每个对应的子解码器/字线驱动器对包括字线控制电路，用于根据从控制电路(360)输出的控制信号来激活相关联的子存储块的字线。
一般，控制电路(360)选择性地控制字线控制电路以选择性地激活具有(由行解码器(150)解码的)相同的行地址的子存储单元阵列块(110，120，130，140)的一个或多个对应的字线(WL_0，WL_1，WL_2，WL_3)，以便因此改变导体存储器的页长。具体而言，行解码器(150)接收和解码第二输入行地址RAi(其中，i＝2，3，...，n)，并且根据解码结果来激活对应于输入的行地址的正常字线使能信号(NWE)。控制电路(360)作为输入接收列块地址CBA0和CBA1以及由控制信号产生器(350)产生的控制信号PL0B和PL1B，然后根据输入的块地址和控制信号，向子解码器(312，322，332，342)输出控制信号。子解码器(312，322，332，342)作为输入从控制电路(360)接收控制信号和第一行地址RAi(i＝0，1)，然后产生被输出到字线驱动器(111，121，131，141)的控制信号。
根据来自子解码器(312，322，332，342)的控制信号和来自行解码器(150)的NEW信号，字线驱动器(111，121，131，141)将选择性地激活具有相同行地址的子存储单元阵列块(110，120，130，140)的一个或多个对应的字线(WL_0，WL_1，WL_2，WL_3)，以便改变导体存储器的页长。
控制信号产生器(350)包括命令缓冲器(351)、地址缓冲器(352)和模式寄存器组(MRS)353。存储器控制器(或例如CPU)向控制信号产生器(350)发送预定的命令信号和地址信号。命令缓冲器(351)接收所述预定的命令信号，并且地址缓冲器(352)从存储器控制器接收外部地址信号。MRS(353)从命令缓冲器(351)和地址缓冲器(352)接收命令和地址信号，并且然后根据输入的命令和地址信号输出控制信号PL0B和PL1B。
控制电路(360)优选的是包括多个反相器(361，362，365，366)和多个与非电路(363，364，367，368)。反相器(361)作为输入接收列块地址补码CBA0B，并且反相器(362)作为输入接收列块地址CBA0。与非电路(363)作为输入接收反相器(361)的输出信号和控制信号PL0B和PL1B。与非电路(364)作为输入接收反相器(362)的输出信号和控制信号PL0B和PL1B。反相器(365)作为输入接收列块地址补码CBA1B，并且反相器(366)作为输入接收列块地址CBA1。与非电路(367)作为输入接收反相器(365)的输出信号和控制信号PL1B。与非电路(368)作为输入接收反相器(366)的输出信号和控制信号PL1B。
存储块(300)还包括前置解码器(375)、多个列解码器(371，372，373，374)和多个逻辑电路(381，382，383，384，391，392，393，394，395，396，397，398)，它们的功能将在下面说明。前置解码器(375)接收和预解码除了用于类块地址之外的列地址。例如，在图3的典型实施例中，假定地址的总数是n，由于两个地址被用于CBA，n-2个列地址被输入到前置解码器(375)。
逻辑电路(392)作为输入接收列块地址CBA0B和CBA1B。逻辑电路(394)作为输入接收列块地址CBA0和CBA1B。逻辑电路(396)作为输入接收列块地址CBA0B和CBA1。逻辑电路(398)作为输入接收列块地址CBA0和CBA1。逻辑电路392、394、396和398的输出分别被反相器391、393、395和397反相。
逻辑电路(381)作为输入接收反相器(391)的输出信号和前置解码器(375)的输出信号，并且向与第一子存储块(110)相关联的列解码器(371)输出一个信号。逻辑电路(382)作为输入接收反相器(393)的输出信号和前置解码器(375)的输出信号，并且向与第二子存储块(120)相关联的列解码器(372)输出一个信号。逻辑电路(383)作为输入接收反相器(395)的输出信号和前置解码器(375)的输出信号，并且向与第三子存储块(130)相关联的列解码器(373)输出一个信号。逻辑电路(384)作为输入接收反相器(397)的输出信号和前置解码器(375)的输出信号，并且向与第四子存储块(140)相关联的列解码器(374)输出一个信号。
在图3的典型实施例中，如上所述，在控制信号产生器(350)中使用MRS(353)产生的控制信号可以被改变以按照期望调整页长。MRS(353)输出由控制电路(360)处理的控制信号以执行由控制信号产生器(350)从例如存储器控制器或CPU接收的外部命令和地址所指定的操作模式。
通过示例，图4A-4C是图解其中根据控制信号PL0B和PL1B改变图3的导体存储器的页长的各种操作模式。具体上，图4A是图解其中无效/禁止(例如逻辑电平高)控制信号PL0B和PL1B以获得2n-2的页长的操作模式的表格，其中，根据如图所示的列块地址CBA0和CBA1的逻辑电平来激活仅仅一个子存储块。另外，图4B是图解其中仅仅激活/使能(例如逻辑电平低)控制信号PL0B以获得2n-1的页长的操作模式的表格，其中，或者当列块地址CBA1是逻辑低时激活子存储块0和1，或者当CBA1是逻辑高时激活子存储块2和3(在这种模式下，CBA0是无关的)。另外，图4C是图解其中仅仅激活/使能(例如逻辑电平低)控制信号PL1B以获得2n的页长的操作模式的表格，其中，与列块地址CBA0和CBA1的逻辑电平无关地激活所有存储块(0，1，2和3)。
现在参照图3和图4A、4B和4C的典型实施例来进一步详细地说明按照本发明的半导体存储器器件的各种操作模式。参见图3，控制信号产生器(350)接收外部命令和地址，并且利用MRS(353)响应于命令和地址产生预定的控制信号PL0B和PL1B。控制电路(360)接收列块地址CBA0和CBA1和控制信号PL0B和PL1B，然后向子解码器(312，322，332，342)输出控制信号。子解码器(312，322，332，342)根据来自控制电路(360)的控制信号和第一行地址RAi(其中，i＝0，1)而选择性地激活对应的字线驱动器(111，121，131，141)。当从行解码器(150)产生正常的字线使能信号NEW的时候，一个被激活的子解码器向对应的字线驱动器输出字线电源信号(PXI)以便使能所选择的子存储块的对应的字线(WL_0，WL_1，WL_2，WL_3)。换句话说，响应于由行解码器(350)产生的正常字线使能信号NEW，字线驱动器(111，121，131，141)将对应的子解码器(312，322，332，342)的输出信号转换为要激活的字线，从而激活相关联的字存储器块的字线。下面参照图5和6进一步详细说明例如可以在图3的器件中实现的、按照本发明的子解码器和字线驱动器的典型实施例。
具有图3的典型结构的半导体存储器器件的操作的一个模式使能子存储单元阵列块(110，120，130，140)之一的选择性激活以便获得2n-2的页长。具体上，当无效(例如逻辑“高”状态)控制信号PL0B和PL1B的时候，根据列块地址CBA0和CBA1的逻辑状态来激活仅仅子存储块(110，120，130，140)之一，如图4A所示。而且，在这个操作模式中，根据列块地址CBA0和CBA1的逻辑状态来激活列解码器(371，372，373，374)之一。
通过示例，假定控制信号PL0B和PL1B都是被无效(例如在逻辑高状态)并且列块地址CBA0和CBA1在逻辑“低”状态。在这种情况下，每个与非门(363)和(367)的输出将是逻辑“高”，使得激活子解码器(312)(当然假定所需要的地址信号RAi被输入到子解码器(312))。子解码器(312)将随后产生适当的控制信号以使得字线驱动器(111)激活子存储块(110)的字线(WL_0)。而且，因为列块地址CBA0和CBA1在逻辑“低”状态，因此仅仅逻辑电路(392)，(391)和(381)将工作，并且激活列解码器(371)。列解码器(371)接收前置解码器(375)的列地址信息，并且随后在子存储块(110)上的2n-2个列选择线(CSL)中选择一个列选择线(CSL)。即，对应于激活的子存储块(110)的半导体存储器器件具有2n-2的页长。例如，在页面模式操作中，字线(行)被保持有效，同时n-2个列地址被依序应用以访问所激活的行的存储单元。
具有图3的典型结构的半导体存储器器件的另一个操作模式使能选择性地激活两个子存储块以获得2n-1的页长。具体上，如果激活控制信号PL0B(例如逻辑“低”状态)并且无效控制信号PL1B(例如逻辑“高”状态)，则根据列块地址CBA1B和CBA1的逻辑状态激活两个子存储块，而与列块地址CBA0和CBA0B的逻辑状态无关，如图4B所示。具体而言，如果列块地址CBA1具有逻辑“低”状态，则子存储块(110)和(120)的字线(WL_0和WL_1)被激活而与列块地址CBA0的逻辑状态无关。而且，如果列块地址CBA1具有逻辑“高”状态，则子存储块(130)和(140)的字线(WL_2和WL_3)被激活而与列块地址CBA0的逻辑状态无关。而且，在这个操作模式中，可以根据列块地址CBA0的逻辑状态来选择性地激活与被激活的子存储块相关联的列解码器。
通过示例，假定激活控制信号PL0B(例如逻辑“低”状态)并且无效控制信号PL1B(例如逻辑“高”状态)。在这种情况下，因为具有“高”逻辑电平的控制信号PL1B被输入到控制电路(360)的与非电路(363)和(364)，因此每个与非电路的输出将是逻辑“高”状态而与列块地址CBA0B和CBA0的逻辑状态无关。进一步假定列块地址CBA1具有逻辑“低”状态，与非电路(367)的输出将在逻辑“高”状态。在这种情况下，因为与非电路(363)、(364)和(367)的输出是逻辑“高”，因此子解码器(312)和(322)将被激活(当然假定所需要的地址信号RAi被输入到这样的子解码器)。子解码器(312)和(322)将随后产生适当的控制信号以使得对应的字线驱动器(111)和(121)激活子存储块(110)和(120)的各自的字线(WL_0)和(WL_1)。
而且，当列块地址CBA1在逻辑“低”状态中并且激活子存储块(110)和(120)的时候，列解码器(371)或(372)应分别被激活以获得2n-1的页长。在一个优选实施例中，可以根据列块地址CBA0的逻辑状态来在子存储块(110)或(120)之一上激活列选择线(CSL)。例如，在图3中，如果列块地址CBA0在逻辑“低”状态中，则对于与非电路(392)的两个输入将都是“高”，因此在子存储单元阵列块(110)上激活从列解码器(371)产生的列选择线(CSL)，并且响应于列选择线(CSL)能够选择子存储块(110)的列线。然后，通过将列块地址CBA0改变到逻辑“高”，将无效用于子存储块(110)的列解码器(371)，并且由于与非电路(394)的所有输入将是逻辑“高”，因此将激活用于子存储块(120)的列解码器(372)。
因此，对于在图4B中所述的典型操作模式，对于一个激活的字线的页长是2n-1，它是以图4A的操作模式所获得的页长的两倍。即，如果用户需要具有2n-1的页长的半导体存储器器件，则一个激活的控制信号PL0B被控制信号产生器(350)产生，并且被输入到控制电路(360)，从而改变半导体存储器器件的页长。
具有图3的示意结构的半导体存储器器件的另一个操作模式使得四个子存储块的选择性激活能够获得2n的页长。具体上，如果控制信号PL1B被激活(例如逻辑“低”状态)，则所有的子存储块(110，120，130，140)将被激活，而不管列块地址CBA0B、CBA0、CBA1B和CBA1的逻辑状态如何，如图4C所示。具体而言，如果控制信号PL1B是逻辑“低”，则控制电路(360)的每个与非电路(363，364，367，368)的输出将是逻辑“高”，而不管列块地址CBA0B、CBA0、CBA1B和CBA1的逻辑状态如何。在这种操作模式中，将激活子存储块(110)、(120)、(130)和(140)的字线(WL_0，WL_1，WL_2，WL_3)，而不管列块地址CBA0B和CBA1的逻辑状态如何。
而且，在这种操作模式中，可以根据列块地址CBA0和CBA1的逻辑状态选择性地激活与被激活的子存储块相关联的列解码器。因此，通过列块地址CBA0和CBA1的逻辑组合来确定是否激活了子存储块的给定列选择线(CSL)。因此，在这种情况下，半导体存储器器件具有2n的页长。
有益的是，在图3的典型实施例中，因为利用模式寄存器组(353)来实现控制信号产生器(350)，因此模式寄存器组(353)可以输出控制信号以根据地址和命令可控地改变半导体器件的页长。
现在参照图5和6说明图3所示的子解码器和字线驱动器的典型实施例。图5是图解按照本发明的一个实施例的子解码器的电路图。为了说明和解释，图5描述了图3的子解码器(312)的实施例。图6是按照本发明的一个实施例的字线驱动器的驱动电路的一部分的电路图。
参见图5，子解码器(312)包括与非电路(510)、第一和第二反相器(520和530)。与非电路(510)接收第一行地址RAi(其中，i＝0，1)和从控制电路(360)的与非电路(363)和(367)输出的控制信号。第一反相器(520)接收与非电路(510)的输出信号和产生第一选通信号PEIDG。第二反相器(530)接收与非电路(510)的输出信号和产生在升压电平的字线电源信号PXI。子解码器(312)也输出第二选通信号PXIB(它是与非电路(510)的输出)。
参见图6，字线驱动器(600)包括多个MOS晶体管(MN1，MN2，MN3，MN4)。电源电压VCC被提供给MOS晶体管(MN1)的栅极。MOS晶体管(MN1)的第一终端耦合到正常的字线使能信号(NWE)线(如上所述，NWE被行解码器(150)产生)。MOS晶体管(MN1)的第二终端连接到MOS晶体管(MN2)的栅极终端。MOS晶体管(MN2)的第一终端连接到字线电源信号PX1(例如从子解码器(312)输出)。MOS晶体管(MN2)的第二终端连接到字线(WL)。MOS晶体管(MN3)的栅极连接到第一选通信号PXIDG(例如从解码器(312)输出)。MOS晶体管(MN4)的栅极连接到第二选通信号PXIB(例如从子解码器(312)输出)。在图3的给定字线驱动器(111，121，131，141)中实现的字线驱动器电路(600)的数量等于在对应的子存储块上提供的字线的数量。
子解码器(312)和字线驱动器(111)中的字线驱动器(600)响应于第一行地址RAi(其中，i＝0，1)和控制电路(360)的输出信号而激活字线(WL_0)。具体而言，子解码器(312)和字线驱动器(600)如下工作。子解码器(312)根据输入控制信号和行地址来产生第一选通信号PXIDG、第二选通信号PXIB和字线电源信号PXI。具体上，只有第一输入行地址RAi(其中，i＝0，1)和图3的与非电路(363)和(367)的输出信号在逻辑“高”状态中时，第一选通信号PXIDG和字线电源信号PXI在逻辑“高”状态。在这样的情况下，用于预先充电字线(WL)的第二选通信号PXIB在逻辑低状态。
在图6的字线驱动器(600)中，电源电压VCC被施加到MOS晶体管MN1的栅极，因此MOS晶体管(MN1)总是接通。当第一选通信号PXIDG和字线电源信号PXI在逻辑“高”状态并且第二选通信号PXIB在逻辑“低”状态时，MOS晶体管(MN3)接通，并且MOS晶体管(MN4)断开。因此，在这种情况下，字线电源信号PXI和字线WL彼此连接，并且激活字线WL。
另一方面，如果第一选通信号PXIDG和字线电源信号PXI在逻辑“低”状态并且第二选通信号PXIB在逻辑“高”状态，则MOS晶体管(MN3)断开，并且MOS晶体管(MN4)接通。在这种情况下，无效字线(WL)。
在如上所述的图3中的典型实施例中，以半导体存储器器件的MRS(353)来实现控制信号产生器(350)以便产生用于改变页长的控制信号。可以理解，可以按照本发明实现用于产生控制信号的其它方法和器件。例如，图7图解了使用引线接合实现的按照本发明的另一个实施例的控制信号产生器(700)，图8图解了使用熔丝实现的按照本发明的另一个实施例的控制信号产生器。
更具体而言，图7的控制信号产生器700包括多个焊接区(710a，710b，710c，720a，720b，720c)和反相器(711，721)。焊接区(710a)和(720a)连接到电源电压VCC，并且焊接区(710b)和(720b)接地。反相器(711)的输入端连接到焊接区(710c)，反相器(721)的输入端连接到焊接区(720c)。反相器(721)和(711)输出相应的控制信号PL0B和PL1B。
在半导体存储器器件的制造期间执行将焊接区(710c)连接到焊接区(710a)或焊接区(710b)和将焊接区(720c)连接到焊接区(720a)或焊接区(720b)的过程。第一控制信号PL0B和第二控制信号PL1B的逻辑状态依赖于焊接区的连接。例如，如图7所描述，在焊接区(710c)连接到焊接区(710b)并且焊接区(720c)连接到焊接区(720a)的情况下，控制信号PL1B被设置到逻辑“高”状态，并且控制信号PL0B被设置到逻辑“低”状态。因此，如果在图3的典型实施例中实现图7的控制信号产生器电路(700)，则半导体存储器器件的页长将是2n-1(见图4B)。当然，在各个焊接区之间的连接可以被改变以产生不同逻辑状态的控制信号，以便获得期望的页长。可以明白，在焊接区和电源引线(VCC，VSS)之间的连接可以以金属焊接或引线焊接来实现。
参见图8，按照本发明的另一个实施例的控制信号产生器(800)包括二极管耦合MOS晶体管(MP1)和(MP2)、激光引信(812)和(822)以及反相器(813)和(823)。MOS晶体管(MP1)具有二极管耦合的连接，其中，MOS晶体管(MP1)的栅极和漏极彼此连接，源极连接到电源电压VCC。激光引信(812)连接在MOS晶体管(MP1)的漏极和地电压之间。反相器(813)反相MOS晶体管(MP1)的漏极端的信号，并且输出控制信号PL1B。
同样，MOS晶体管(MP2)具有二极管耦合的连接，其中，MOS晶体管(MP2)的栅极和漏极彼此连接，源极连接到电源电压VCC。激光引信(822)连接在MOS晶体管(MP2)的漏极和地电压之间。反相器(823)反相MOS晶体管(MP2)的漏极端的信号，并且输出控制信号PL0B。
控制信号PL0B和PL1B的逻辑状态依赖于激光引信的状态。具体而言，如果激光引信(812)或(822)被断开，则对应的控制信号将具有逻辑低状态，如果激光引信(812)或(822)未被断开，则对应的控制信号将具有逻辑“高”状态。例如，假定连接了激光引信(812)并且断开了激光引信(822)，则控制信号PL0B在逻辑低状态，并且控制信号PL1B在逻辑高状态。在这种情况下，如果在图3的典型实施例中实现了控制信号产生器电路(800)，则半导体存储器器件的页长将是2n-1(见图4B)。。当然，可以根据激光引信(812)和(822)的状态将控制信号产生器电路(800)适配来产生具有不同逻辑状态的控制信号。
图9是图解按照本发明的一个实施例的用于改变半导体存储器器件的页长的方法的高级流程图。一般，用于改变半导体存储器器件的页长的方法包括：产生指定多个页长操作模式之一的第一控制信号(步骤910)；根据第一控制信号和块地址来产生第二控制信号(步骤920)；然后使用第二控制信号来按照指定的页长操作模式来改变半导体存储器器件的页长(步骤930)。
在本发明的一个实施例中，产生第一控制信号的步骤(步骤910)包括：根据由例如存储器控制器或CPU接收的外部命令和地址，而产生第一控制信号。例如，可以利用MRS(353)由图3所示的控制信号产生器(350)来实现步骤910。在本发明的其它实施例中，可以利用诸如上述参照例如图7或8所述的控制信号产生器电路和方法的器件或方法来产生第一控制信号。
而且，产生第二控制信号的步骤(步骤920)可以被实现为诸如如上参照图3所述，其中，控制电路处理来自控制信号产生器的控制信号和一个列块地址以产生选择性地控制存储块的相应字线控制电路的第二控制信号。而且，响应于第二控制信号调整页长的步骤(步骤930)优选的是包括：响应于第二控制信号而选择性地激活具有相同的行地址的存储块的一个或多个对应的字线，以便因此改变半导体存储器器件的页长。
图10是图解其中可以实现本发明的存储器系统的示意方框图。存储器系统(1000)包括CPU(1001)、存储器控制器(1002)和多个存储模块(1003)。每个存储模块(1003)包括多个半导体存储器器件(1004)，其中实现了本发明。CPU(1001)可以是微处理器(MPU)或网络处理器(NPU)。CPU(1001)通过第一总线系统(B1)(例如控制总线，数据总线和地址总线)连接到存储器控制器，存储器控制器(1002)经由第二总线系统(B2)(控制总线，数据总线，地址总线)连接到存储模块(1003)。在图10的示意结构中，CPU(1001)控制存储器控制器(1002)，并且存储器控制器(1002)控制存储器(1004)(虽然可以明白可以实现CPU直接控制存储器而不使用独立的存储器控制器)。
在图10的典型实施例中，每个存储模块(1003)可以表示例如一个存储条，一个给定的存储模块(1003)的每个存储器(1004)可以表示一个其中实现本发明的存储器。在这种情况下，每个存储器(1004)可以被逻辑地划分为多个子存储块，并且被如上所述控制以改变页长。在存储器(1004)中可以定位用于执行存储器访问和/或改变页长的控制电路。
在一个优选实施例中，一个存储模块的存储器可以具有x8比特的结构，而另一个存储模块的存储器可以具有x16比特的结构。即，不同的存储模块可以以不同的比特结构被操作。
在本发明的另一个实施例中，存储器系统可以包括一个或多个独立的半导体存储器器件(而不是如图10所示的具有多个存储器器件的存储模块)和中央处理器(无存储器控制器)。在这个实施例中，存储器直接与中央处理器通信。另外，一个半导体存储器器件可以具有x8比特的结构，而另一个存储器可以具有x16比特的结构。即，两个存储模块可以具有不同的比特结构。
在另一个实施例中，按照本发明的存储器系统可以包括一个或多个独立的半导体存储器器件(而不是如图10所示的具有多个存储器的存储模块)，它们直接与存储器控制器(无CPU)通信。在这个实施例中，一个存储器可以具有x8比特的结构，而另一个存储器可以具有x16比特的结构。
虽然在此已经参照附图说明了说明性的实施例，应当明白本发明不限于在此所述的精确的系统和方法实施例，可以由本领域的技术人员在不脱离本发明的精神和范围的情况下进行各种其它的改变或改进。所有的这样的变化或改进意欲被包括在由所附的权利要求所限定的本发明的范围内。

Claims (29)

1.一种半导体存储器器件，包括：
存储器单元阵列，它被逻辑地划分为多个存储块，其中，可以通过对应的块地址来寻址每个存储块；
多个字线控制电路，其中，每个字线控制电路与用于激活相关联的存储块的字线的存储块之一相关联；
控制电路，用于选择性地控制字线控制电路以激活具有相同的行地址的一个或多个对应的字线以便改变半导体存储器器件的页长。
2.如权利要求1所述的器件，其中，控制电路作为输入接收列块地址和第一控制信号，然后产生第二控制信号来选择性地激活一个或多个字线控制电路。
3.如权利要求2所述的器件，还包括控制信号产生器，它接收外部命令和外部地址，然后根据所述外部命令和外部地址产生第一控制信号。
4.如权利要求3所述的器件，其中，控制信号产生器包括：
地址缓冲器，用于接收外部地址和产生内部地址；
命令缓冲器，用于接收外部命令和产生内部命令；
模式寄存器组，用于根据内部地址和内部命令产生第一控制信号。
5.如权利要求2所述的器件，其中，每个字线控制电路包括子解码器电路和相关联的字线驱动器电路。
6.如权利要求5所述的器件，其中，每个子解码器电路接收行地址和从控制电路输出的第二控制信号，以选择性地激活相关联的字线驱动器电路。
7.如权利要求1所述的器件，其中，块地址包括行地址和列地址。
8.如权利要求2所述的器件，还包括控制信号产生器，用于产生第一控制信号，其中，控制信号产生器被配置来通过引线结合、金属选择和熔丝选择之一来产生第一控制信号。
9.如权利要求2所述的器件，其中，当无效第一控制信号时，在多个存储块的一个存储块使能一个字线，并且其中当激活第一控制信号时，在所述多个存储块的两个存储块使能具有相同行地址的至少两个字线。
10.一种存储器系统，包括：
存储器控制器，用于产生多个命令和地址信号；
第一存储模块，它接收所述命令和地址信号，所述第一存储模块具有多个存储器，其中，包括第一存储器，所述第一存储器包括：
存储器单元阵列，它被逻辑地划分为多个存储块，其中，可以通过对应的块地址来寻址每个存储块；
多个字线控制电路，其中，每个字线控制电路与用于激活相关联的存储块的字线的存储块之一相关联；
控制电路，用于选择性地控制字线控制电路以激活具有相同的行地址的一个或多个对应的字线以便改变半导体存储器器件的页长。
11.如权利要求10所述的存储器系统，还包括第二存储模块，用于接收由存储器控制器产生的命令和地址信号，所述第二存储模块包括多个存储器，其中包括第二存储器，其中，所述第二存储器包括被逻辑地划分为多个存储块的存储器单元阵列；
其中，第一存储器具有第一比特结构，第二存储器具有第二比特结构，其中，第一比特结构和第二比特结构不同。
12.如权利要求10所述的存储器系统，其中，控制电路作为输入接收列块地址和第一控制信号，然后产生第二控制信号以选择性地激活一个或多个字线控制电路。
13.如权利要求12所述的存储器系统，还包括控制信号产生器，其中，控制信号产生器包括：
地址缓冲器，用于接收由存储器控制器产生的地址信号和产生内部地址；
命令缓冲器，用于接收由存储器控制器产生的命令和产生内部命令；
模式寄存器组，用于根据内部地址和内部命令产生第一控制信号。
14.如权利要求13所述的存储器系统，其中，当无效第一控制信号时，在多个存储块的一个存储块使能一个字线，并且其中当激活第一控制信号时，在所述多个存储块的两个存储块使能具有相同行地址的至少两个字线。
15.一种存储器系统，包括：
中央处理器，用于产生多个命令和地址信号；
第一存储模块，它接收所述命令和地址信号，所述第一存储模块具有多个存储器，其中包括第一存储器，所述第一存储器包括：
存储器单元阵列，它被逻辑地划分为多个存储块，其中，可以通过对应的块地址来寻址每个存储块；
多个字线控制电路，其中，每个字线控制电路与用于激活相关联的存储块的字线的存储块之一相关联；
控制电路，用于选择性地控制字线控制电路以激活具有相同的行地址的一个或多个对应的字线以便改变半导体存储器器件的页长。
16.如权利要求15所述的存储器系统，还包括第二存储模块，用于接收由中央处理器产生的命令和地址信号，所述第二存储模块包括多个存储器，其中包括第二存储器，其中，所述第二存储器包括被逻辑地划分为多个存储块的存储器单元阵列；
其中，第一存储器具有第一比特结构，第二存储器具有第二比特结构，其中，第一比特结构和第二比特结构不同。
17.如权利要求15所述的存储器系统，其中，第一存储器还包括控制信号产生器，其中，控制信号产生器包括：
地址缓冲器，用于接收由中央处理器产生的地址信号和产生内部地址；
命令缓冲器，用于接收由中央处理器产生的命令和产生内部命令；
模式寄存器组，用于根据内部地址和内部命令产生第一控制信号。
18.如权利要求17所述的存储器系统，其中，当无效第一控制信号时，在多个存储块的一个存储块使能一个字线，并且其中当激活第一控制信号时，在所述多个存储块的两个存储块使能具有相同行地址的至少两个字线。
19.如权利要求15所述的存储器系统，其中，中央处理器是网络处理器(NPU)。
20.一种存储器系统，包括：
存储器控制器，用于产生多个命令和地址信号；
第一存储器，用于接收所述命令和地址信号，所述第一存储器包括：
存储器单元阵列，它被逻辑地划分为多个存储块，其中，可以通过对应的块地址来寻址每个存储块；
多个字线控制电路，其中，每个字线控制电路与用于激活相关联的存储块的字线的存储块之一相关联；
控制电路，用于选择性地控制字线控制电路以激活具有相同的行地址的一个或多个对应的字线以便改变半导体存储器器件的页长。
21.如权利要求20所述的存储器系统，还包括第二存储器，它接收由存储器控制器产生的命令和地址信号，所述第二存储器包括被逻辑地划分为多个存储块的存储器单元阵列；
其中，第一存储器具有第一比特结构，第二存储器具有第二比特结构，其中，第一比特结构和第二比特结构不同。
22.一种存储器系统，包括：
中央处理器，用于产生多个命令和地址信号；
第一存储器，用于接收所述命令和地址信号，所述第一存储器包括：
存储器单元阵列，它被逻辑地划分为多个存储块，其中，可以通过对应的块地址来寻址每个存储块；
多个字线控制电路，其中，每个字线控制电路与用于激活相关联的存储块的字线的存储块之一相关联；
控制电路，用于选择性地控制字线控制电路以激活具有相同的行地址的一个或多个对应的字线以便改变半导体存储器器件的页长。
23.如权利要求22所述的存储器系统，还包括第二存储器，它接收由中央处理器产生的命令和地址信号，所述第二存储器包括被逻辑地划分为多个存储块的存储器单元阵列；
其中，第一存储器具有第一比特结构，第二存储器具有第二比特结构，其中，第一比特结构和第二比特结构不同。
24.如权利要求22所述的存储器系统，其中，中央处理器是网络处理器(NPU)。
25.如权利要求22所述的存储器系统，其中，中央处理器是微处理器(MPU)。
26.一种用于改变半导体存储器器件的页长的方法，所述半导体存储器器件包括：存储器单元阵列，它被逻辑地划分为多个存储块，其中，可以通过对应的块地址来寻址每个存储块，所述方法包括步骤：
产生指定多个页长操作模式之一的第一控制信号；
根据第一控制信号和块地址来产生第二控制信号；
响应于第二控制信号，具有相同行地址的在存储块中的一个或多个字线被选择性地激活以提供对应于指定页长操作模式的半导体存储器器件的页长。
27.如权利要求26所述的方法，其中，产生第一控制信号的步骤包括步骤：
接收命令信号和地址信号；
根据所述命令信号和地址信号来产生第一控制信号。
28.如权利要求27所述的方法，其中，第一控制信号被模式寄存器组产生。
29.如权利要求26所述的方法，其中，激活在存储块中的一个或多个字线的步骤包括步骤：
向多个子解码器输入第二控制信号和行地址；
根据由子解码器产生的字线电源信号激活与存储块相关联的一个或多个字线驱动器。
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