CN1203425A - 半导体存储装置 - Google Patents

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CN1203425A
CN1203425A CN98105434A CN98105434A CN1203425A CN 1203425 A CN1203425 A CN 1203425A CN 98105434 A CN98105434 A CN 98105434A CN 98105434 A CN98105434 A CN 98105434A CN 1203425 A CN1203425 A CN 1203425A
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Abstract

提供一种在不使用备用存储单元时能使存取速度实现高速化的半导体存储装置。在SDRAM中,当不使用备用选择线SCSL时,在互补列地址信号/CAD0～/CAD7被确定的时刻t1开始对列选择线CSL的访问,当使用备用选择线SCSL时,在冗余列译码激活信号/SCE的电平被确定的时刻t2之前停止对列选择线CSL的访问。与在时刻t2之前总是使对列选择线CSL的访问停止的现有装置相比,能使存取速度实现高速化。

Description

半导体存储装置
本发明涉及半导体存储装置，尤其是备有用于置换有故障的存储单元的备用存储单元并能以电的方式进行数据重写的半导体存储装置。
图8是表示现有的同步型动态随机存取存储器(以下，称SDRAM)的结构的框图，图9是表示其主要部分的结构的电路框图。从图8和图9可以看出，该SDRAM备有时钟缓冲器51、控制信号缓冲器52、地址缓冲器53、模式寄存器54、及控制电路55。
时钟缓冲器51由信号CKE激活，用于将外部时钟信号CLK传送到控制信号缓冲器52、地址缓冲器53及控制电路55。控制信号缓冲器52，以与来自时钟缓冲器51的外部时钟信号CLK同步的方式，将外部控制信号/CS、/RAS、/CAS、/WE、DQM传送到控制电路55。地址缓冲器53，以与来自时钟缓冲器51的外部时钟信号CLK同步的方式，将外部地址信号A0～A10及存储体选择信号BA传送到控制电路55。模式寄存器54用于存储由外部地址信号A0～A10等指示的模式。控制电路55，根据来自缓冲器51～53及模式寄存器54的信号生成各种内部信号，并对SDRAM的总体进行控制。
该SDRAM还备有：存储器阵列56a(存储体#0)；存储器阵列56b(存储体#1)；冗余存储器阵列RAM)57a、57b；读出更新放大器+输入输出控制电路58a、58b；行译码器59a、59b；列译码器60a、60b；冗余列译码器61a、61b；及输入输出缓冲器62。
如图9所示，存储器阵列56a包含：按行列状排列的多个存储单元MC；与各行对应设置的字线WL；与各列对应设置的位线对BL、/BL。存储器阵列56a包含例如1024条字线WL及256组位线对BL、/BL。
众所周知，存储单元MC包含用于存取的晶体管及用于存储信息的电容器。字线WL用于传送行译码器59a的输出，并将所选择行的存储单元MC激活。位线对BL、/BL在与所选择的存储单元MC之间进行数据信号的输入输出。
冗余存储器阵列57a，除列数比存储器阵列56a少之外，其结构与存储器阵列56a相同。存储器阵列56a与冗余存储器阵列57a具有相同的行数，字线WL由存储器阵列56a和冗余存储器阵列57a共用。现假定该冗余存储器阵列57a具有N+1(N为0以上的整数)个列。存储器阵列56a内存在故障列时，将该列置换成冗余存储器阵列57a的列。
读出更新放大器+输入输出控制电路58a包含：数据信号输入输出线对I、/IO(IOP)；与存储器阵列56a的各列对应设置的列选择线CSL；与冗余存储器阵列57a的各列对应设置的备用列选择线SCSL；与各列对应设置的列选择门63；读出更新放大器64及均衡器5。列选择门63包含连接在对应列的位线对BL、/BL与数据信号输入输出线对I、/IO之间的一对N沟道MOS晶体管。各N沟道MOS晶体管的栅极通过对应的列选择线CSL或备用列选择线SCSL与列译码器60a或冗余列译码器61a连接。当通过列译码器60a或冗余列译码器61a使列选择线CSL或备用列选择线SCSL上升为选择电平的「H」电平时，N沟道MOS晶体管导通，并将位线对BL、/BL与数据信号输入输出线对I、/IO连通。
当读出放大器激活信号SE、/SE分别变为「H」电平和「L」电平时，读出更新放大器64将位线对L、/BL间的微小电位差放大到电源电源Vcc。当位线均衡信号BLEQ变为激活电平的「H」电平时，均衡器65将位线对BL和/BL的电位均衡为位线电位VBL。
行译码器59a，根据来自控制电路55的预译码信号X0～X23，使1024条字线WL中的1条字线WL上升为选择电平的「H」电平。列译码器60a，根据来自控制电路55的预译码信号Y0～Y19，使256条列选择线CSL中的1条列选择线CSL上升为选择电平的「H」电平。冗余列译码器61a，根据来自控制电路55的预译码信号Z0～ZN，使N+1条备用列选择线SCSL中的1条备用列选择线SCSL上升为选择电平的「H」电平。
存储器阵列56a和56b、冗余存储器阵列57a和57b、读出更新放大器+输入输出控制电路58a和58b、行译码器59a和59b、列译码器60a和60b、冗余列译码器61a和61b，分别具有相同的结构。
如图8所示，数据信号输入输出线对IOP的另一端，与输入输出缓冲器62连接。输入输出缓冲器62，在写入模式时，将从外部供给的数据通过数据信号输入输出线对IOP供给到所选择的存储单元MC，在读出模式时，将从所选存储单元MC读出的数据输出到外部。
下面，简单说明在图8和图9中示出的SDRAM的动作。在写入模式时，与所选择的存储体(例如#0)对应的译码器(在这种情况下为60a或61a)，使与预译码信号Y0～Y19或Z0～ZN对应的列的列选择线CSL或SCSL上升为激活电平的「H」电平，并使列选择门63导通。
输入输出缓冲器62将从外部供给的写入数据通过数据信号输入输出线对I、/IO供给到所选列的位线对BL、/BL。写入数据是作为位线对BL、/BL间的电位差供给的。然后，行译码器59a使与预译码信号X0～X23对应的行的字线WL上升为选择电平的「H」电平，并将该行的存储单元MC激活。将其量与位线对BL或/BL的电位对应的电荷存储在所选存储单元MC的电容器内。
在读出模式时，首先使位线均衡信号BLEQ下降为非激活电平的「L」电平，使均衡器65变成非激活状态，停止对位线对BL、/BL的均衡。行译码器59a使与预译码信号X0～X23对应的行的字线WL上升为选择电平的「H」电平。位线对BL、/BL的电位仅根据被激活的存储单元MC的电容器的电荷量作微小量的变化。
接着，读出放大器激活信号SE、/SE分别变为「H」电平和「L」电平，将读出更新放大器64激活。当位线BL的电位仅比位线/BL的电位高微小量时，将位线BL的电位提高到「H」电平，将位线/BL的电位降低到「L」电平。反之，当位线/BL的电位仅比位线BL的电位高微小量时，将位线/BL的电位提高到「H」电平，将位线BL的电位降低到「L」电平。
下一步，列译码器60a或61a使与预译码信号Y0～Y19或Z0～ZN对应的列的列选择线CSL或SCSL上升为选择电平的「H」电平，使该列的列选择门63导通。将所选择的列的位线对BL、/BL的数据通过列选择门63和数据信号输入输出线对I、/IO供给到输入输出缓冲器62。输入输出缓冲器62将读出数据输出到外部。
以下，详细说明该SDRAM的列选择方法。
存储器阵列56a的256条列选择线CSL0～CSL255，被预先分成各包含32条列选择线CSL的8个块，各个块被预先分成各包含4条列选择线CSL的8个组。预译码信号Y12～Y19被分别分配给8个块，预译码信号Y4～Y11被分别分配给8个组，预译码信号Y0～Y3被分别分配给4条列选择线CSL。因此，可以由预译码信号Y12～Y19中的一个信号Yk(k为12～19的整数)、预译码信号Y4～Y11中的一个信号Yj(j为4～11的整数)、预译码信号Y0～Y3中的一个信号Yi(i为0～3的整数)，指定256条列选择线CSL0～CSL255中的一条列选择线CSLm(m为0～255的整数)。
具体地说，首先，控制电路55根据来自缓冲器51、52的信号将地址信号A0～A7作为列地址信号CA0～CA7取入，并将所取入的信号CA0～CA7变换成互补的列地址信号CAD0～CAD7、/CAD0～/CAD7。
如图10所示，在控制电路55中，设置着8组预译码器70、8组预译码器75、及4组预译码器80。8组预译码器70分别与预译码信号Y12～Y19对应设置。8组预译码器75分别与预译码信号Y4～Y11对应设置。4组预译码器80分别与预译码信号Y0～Y3对应设置。
对各个预译码信号Y12～Y19，预先分配着互补的列地址信号CAD5～CAD7、/CAD5～/CAD7中的任意3个信号。各预译码器70包含NAND门71、73及反相器72、74。NAND门71接受预先分配的3个互补列地址信号，其输出被输入到反相器72。NAND门73接受反相器72的输出和信号/SCE，其输出被输入到反相器74。反相器74的输出成为预译码信号Yk。当预先分配的3个互补列地址信号及信号/SCE都变成「H」电平时，预译码器70输出「H」电平。
对各个预译码信号Y4～Y11，预先分配着互补的列地址信号CAD2～CAD4、/CAD2～/CAD4中的任意3个信号。各预译码器75包含NAND门76、78及反相器77、79。NAND门76接受预先分配的3个互补列地址信号，其输出被输入到反相器77。NAND门78接受反相器77的输出和信号CDE，其输出被输入到反相器79。反相器79的输出成为预译码信号Yj。当预先分配的3个互补列地址信号及信号CDE都变成「H」电平时，预译码器75输出「H」电平。
对各个预译码信号Y0～Y3，预先分配着互补的列地址信号CAD0、CAD1、/CAD0、/CAD1中的任意2个信号。各预译码器80包含NAND门81、83及反相器82、84。NAND门81接受预先分配的2个互补列地址信号，其输出被输入到反相器82。NAND门83接受反相器82的输出和信号CDE，其输出被输入到反相器84。反相器84的输出成为预译码信号Yi。当预先分配的2个互补列地址信号及信号CDE都变成「H」电平时，预译码器80输出「H」电平。
如图11所示，列译码器60a包含256组的列译码器单元电路85。256组列译码器单元电路85分别与256条列选择线CSL0～CSL255对应设置。对各列选择线CSL0～CSL255，预先分配着预译码信号Y12～Y19中的任何一个信号Yk、预译码信号Y4～Y11中的任何一个信号Yj、预译码信号Y0～Y3中的任何一个信号Yi。
列译码器单元电路85包含NAND门86及反相器87。NAND门86接受预先分配的3个预译码信号Yi、Yj、Yk，其输出结点通过反相器87与对应的列选择线CSLm连接。当预先分配的3个预译码信号Yi、Yj、Yk都变成「H」电平时，列译码器单元电路85使对应的列选择线CSLm上升到选择电平的「H」电平。
另外，当在存储器阵列56a中有故障列时，将该故障列的地址存储在控制电路55内。当输入该地址时，控制电路55输出预译码信号Zn(n为0～N的整数)取代预译码信号Yi、Yj、Yk，并选择备用列选择线SCSLn，以代替有故障的列选择线CSL。
即，如图12和图13所示，在控制电路55内设有N+1组编程电路90。N+1组的编程电路90分别与预译码信号Z0～ZN对应设置。
各编程电路90包含：熔丝92、110a～117a、110b～117b；P沟道MOS晶体管91、120～127；N沟道MOS晶体管93；NAND门94、134、138；反相器95、135～137、139；开关反相器100a～107a、100b～107b；及NOR门130～133。
P沟道MOS晶体管91、熔丝92及N沟道MOS晶体管93在电源电位Vcc的线路与接地电位GND的线路之间串联连接。P沟道MOS晶体管91和N沟道MOS晶体管93的栅极，接受预充电信号/PC。如图14所示，预充电信号/PC是在时钟信号CLK上升时如有读出命令或写入命令时则下降到「L」电平、接着在时钟信号CLK下降时上升到「H」电平的信号。熔丝92在使用对应的备用列选择线SCSL时被切断，当不使用对应的备用列选择线SCSL时不被切断。
在熔丝92被切断的情况下，当预充电信号/PC下降到「L」电平时，P沟道MOS晶体管的漏极(结点N91)通过P沟道MOS晶体管91充电到「H」电平，即使预充电信号/PC上升到「H」电平也不放电，并始终保持「H」电平。当熔丝92未被切断时，P沟道MOS晶体管91、熔丝92及N沟道MOS晶体管93构成反相器。因此，将预充电信号/PC的反相信号输出到结点N91。
NAND门94接受出现在结点N91上的信号及预充电信号/PC，其输出通过反相器95输入到开关反相器100a～107a、100b～107b及P沟道MOS晶体管120～127的栅极。
反相器95的输出信号φ95，在熔丝92被切断时变成由NAND门94和反相器95将预充电信号/PC延迟后的信号，当熔丝92未被切断时，始终为「L」电平。
开关反相器100a～107a、100b～107b，分别与互补的列地址信号/CAD0～/CAD7、CAD0～CAD7对应设置。如图15所示，开关反相器100a包含：在电源电位Vcc的线路与接地电位GND的线路之间串联连接的P沟道MOS晶体管141和N沟道MOS晶体管142、143。MOS晶体管141、143的栅极，接受对应的互补列地址信号/CAD0，N沟道MOS晶体管142的栅极接受信号φ95。P沟道MOS晶体管141的漏极为开关反相器100a的输出结点N141。
当信号φ95为「H」电平时，N沟道MOS晶体管142导通，使开关反相器100a激活，当信号φ95为「L」电平时，N沟道MOS晶体管142截止，使开关反相器100a变成非激活状态。其他开关反相器101a～107a、100b～107b，也都与开关反相器100a相同。
熔丝110a～117a、110b～117b分别与内部列地址信号/CAD0～/CAD7、CAD0～CAD7对应设置。熔丝110a～117a分别连接在对应的开关反相器100a～107a的输出结点N141与结点N120～N127之间。熔丝110a～117a分别连接在对应的开关反相器100b～107b的输出结点141与结点N120～N127之间。
使与指定有故障的列选择线CSL的互补列地址信号对应的熔丝不切断，而将其他的熔丝切断，以存储有故障的列选择线CSL的地址。当输入该地址时，将开关反相器100a～107a、100b～107b的输出通过熔丝7。
P沟道MOS晶体管120～127，分别连接在电源电位Vcc的线路与结点N120～N127之间，其栅极接受信号φ95。当信号φ95下降到「L」电平时，P沟道MOS晶体管120～127导通，将结点N120～N127预充电到「H」电平。
NOR门130接受出现在结点N120、N121上的信号。NOR门131接受出现在结点N122、N123上的信号。NOR门132接受出现在结点N124、N125上的信号。NOR门133接受出现在结点N126、N127上的信号。NAND门134接受NOR门130～133的输出。
如图13所示，NAND门134的输出信号φ134，在由反相器135、136放大并变成信号/SCE的同时，还输入到反相器137。NAND门138接受反相器137的输出和信号CDE。NAND门138的输出由反相器139反相后变成预译码信号Zn。
因此，当输入了由熔丝92、110a～117a、110b～117b编程的互补列地址信号时，编程电路90使信号/SCE下降到「L」电平，进一步，当信号CDE上升到「H」电平时，使对应的预充电信号Zn上升到「H」电平。
如图16所示，冗余列译码器61a包含N+1组冗余列译码器单元电路144。N+1组冗余列译码器单元电路144，分别与N+1组的备用列选择线SCSL0～SCSLN对应设置。对各备用列选择线SCSL0～SCSLN，分别预先分配着预译码信号Z0～ZN。
各冗余列译码器单元电路144，包含串联连接的反相器145、146。当预先分配的预译码信号ZN上升到「H」电平时，冗余列译码器单元电路144使对应的备用列选择线SCSLN上升到选择电平的「H」电平。
图17是表示该SDRAM的列选择动作的时间图。从图17可以看出，在时刻t1，互补的列地址信号/CAD0～/CAD7、CAD0～CAD7被确定。
当互补列地址信号/CAD0～/CAD7、CAD0～CAD7由编程电路90编程时，在从时刻t1起规定时间(编程电路90的延迟时间)后的时刻t2，信号/SCE下降到「L」电平，同时，信号CDE上升到「H」电平。相应地，图10的预译码器70的输出即预译码信号Yk被固定在「H」电平，图11的列译码器单元电路85的输出即列选择线CSLm被固定在「L」电平。同时，图13的预译码信号Zn上升到「H」电平，图16的冗余列译码器单元电路144的输出即列选择线SCSLn上升到「H」电平。
如互补列地址信号/CAD0～/CAD7、CAD，0～CAD7不在编程电路90中编程，则信号/SCE保持在「H」电平的状态不变，在时刻t2，信号CDE上升到「H」电平。相应地，图10的预译码信号Y12～Y19中的一个信号Yk、预译码信号Y4～Y11中的一个信号Yj、预译码信号Y0～Y3中的一个信号Yi，都上升到「H」电平，图11所示的的256组的列译码器单元电路85中的一个电路85的输出即列选择线CSLm上升到选择电平的「H」电平。另一方面，图13的预译码信号Zn被固定在「L」电平，图16的冗余译码器单元电路144的输出即列选择线SCSLn被固定在非选择电平的「L」电平。
另外，之所以要使对列选择线CSL、SCSL的访问等到时刻t2，是因为如果在例如时刻t1开始对列选择线CSL、SCSL的访问，则有时会发生在时刻t1到t2之间选择有故障的列选择线CSLm而在时刻t2以后选择备用列选择线SCSLn的所谓的多重选择。
在通常的DRAM中，虽然是在由地址转移检测电路检测互补地址信号的转移之后才开始预译码，但因地址转移检测电路的延迟时间足够大，所以不会发生多重选择。
但是，在现有的SDRAM中，即使是不存在故障列因而不使用备用列选择线SCSL的情况下，在信号/SCE确定之前也不能访问列选择列选择线CSL而处等待状态，所以这段等待时间是毫无价值的。
因此，本发明的主要目的是提供一种在不使用备用存储单元时能使存取速度实现高速化的半导体存储装置。
第1发明的能以电的方式进行数据重写的半导体存储装置，备有多个存储单元、选择线、备用存储单元、备用选择线、第1译码器、第2译码器、信号发生装置、第1门装置、及第2门装置。多个存储单元的每一个，用于存储数据。选择线与各存储单元对应设置，并用于选择对应的存储单元。所设置的备用存储单元，用于置换多个存储单元中的故障存储单元。所设置的备用选择线，用于选择备用存储单元。当输入指定备用选择线的地址信号时，第1译码器从该输入起经过第1时间后输出选择电平的信号。当输入指定选择线的地址信号时，第2译码器从该输入起经过比第1时间短的第2时间后输出选择电平的信号，并当从第1译码器输出选择电平的信号时，输出非选择电平的信号。信号发生装置，当因存在故障存储单元而使用备用存储单元时，从输入地址信号起经过第1时间后输出激活信号，当因不存在故障存储单元因而不使用备用存储单元时，从输入地址信号起经过第2时间后输出激活信号。第1门装置，设在第1译码器与备用选择线之间，当从信号发生装置输出激活信号时，将第1译码器的输出信号传送到备用选择线。第2门装置，设在第2译码器与选择线之间，当从信号发生装置输出激活信号时，将第2译码器的输出信号传送到选择线。
在第2发明中，第1发明的信号发生装置包含第1延迟电路、第2延迟电路、熔丝、及门电路。第1延迟电路将与地址信号同步的基准信号仅延迟第1时间后输出。第2延迟电路将基准信号仅延迟第2时间后输出。所设置的熔丝，用于对是否使用备用存储单元进行编程。门电路，当由熔丝对使用备用存储单元进行编程时，使第1延迟电路的输出信号作为激活信号通过，而当由熔丝对不使用备用存储单元进行编程时，使第2延迟电路的输出信号作为激活信号通过。
在第3发明中，第1发明的信号发生装置包含串联连接的多个延迟电路，用于将与地址信号同步的基准信号仅延迟第1或第2时间并生成激活信号，各延迟电路包含第1导电形式的第1晶体管、第2导电形式的第2晶体管、第1熔丝、第2熔丝、及第1和第2电阻元件。第1导电形式的第1晶体管，其输入电极与输入结点连接，其第1电极与输出结点连接。第2导电形式的第2晶体管，其输入电极与输入结点连接，其第1电极与输出结点连接。第1熔丝，连接在电源电位的线路与第1晶体管的第2电极之间，当使用备用存储单元时被切断。第2熔丝，连接在接地电位的线路与第2晶体管的第2电极之间，当使用备用存储单元时被切断。第1和第2电阻元件分别与第1和第2熔丝并联连接。
在第4发明中，第1发明的信号发生装置包含串联连接的多个延迟电路，用于将与地址信号同步的基准信号仅延迟第1或第2时间并生成激活信号，各延迟电路包含第1导电形式的第1和第2晶体管、第2导电形式的第3和第4晶体管、及第1和第2熔丝。第1导电形式的第1和第2晶体管，在电源电位的线路与输出结点之间串联连接，其各自的输入电极都连接于输入结点。第2导电形式的第3和第4晶体管，在接地电位的线路与输出结点之间串联连接，其各自的输入电极都连接于输入结点。第1和第2熔丝，分别与第1和第3晶体管并联连接，当使用备用存储单元时被切断。
图1是表示本发明实施形态1的SDRAM的熔丝电路结构的电路图。
图2是表示由图1所示熔丝电路的输出信号控制的信号发生电路结构的电路框图。
图3是表示图2所示信号发生电路的动作的时间图。
图4是表示图1～3所示SDRAM的动作的时间图。
图5是表示本发明实施形态2的SDRAM的信号发生电路结构的电路图。
图6是表示图5所示延迟电路结构的电路图。
图7是表示本发明实施形态3的SDRAM的延迟电路结构的电路图。
图8是表示现有的SDRAM的结构的框图。
图9是表示图8所示SDRAM省略一部分后的主要部分结构的电路框图。
图10是表示图8所示控制电路所包含的预译码器结构的电路图。
图11是表示图8所示列译码器所包含的列译码器单元电路结构的电路图。
图12是表示图8所示控制电路所包含的编程电路一部分的电路框图。
图13是表示图8所示控制电路所包含的编程电路的其他部分结构的电路图。
图14是用于说明图12所示的预充电信号/PC的时间图。
图15是表示图12所示的开关反相器结构的电路图
图16是表示图8所示的冗余列译码器所包含的冗余列译码器单元电路结构的电路图。
图17是表示图8～图16所示的SDRAM的动作的时间图。
[实施形态1]
图1是表示本发明实施形态1的SDRAM所包含的熔丝电路1的结构的电路图。
参照图1，该熔丝电路1包含：NAND门2；反相器3、8；P沟道MOS晶体管4、5；熔丝6；及N沟道MOS晶体管7。NAND门2，接受信号/POR(电源接通复位)及预充电信号/PC。信号/POR是从接通SDRAM的电源起经过规定时间后上升到「H」电平的信号。在该信号/POR为「L」电平的时间里，在SDRAM内进行复位。
P沟道MOS晶体管4、熔丝6及N沟道MOS晶体管7，在电源电位Vcc的线路与接地电位GND的线路之间串联连接。NAND门2的输出，通过反相器3输入到MOS晶体管4、7的栅极。P沟道MOS晶体管5与P沟道MOS晶体管4并联连接。P沟道MOS晶体管5的漏极(结点N5)，通过反相器8与P沟道MOS晶体管5的栅极连接。P沟道MOS晶体管5与反相器8构成锁存电路。反相器8的输出为熔丝电路1的输出信号φS。
在存储器阵列56a内一个故障列都没有、因而不使用备用列选择线SCSL时，熔丝6不被切断。在这种情况下，P沟道MOS晶体管4、熔丝6及N沟道MOS晶体管7，构成反相器。在存取时，由于信号/POR、/PC都变为「H」电平，所以信号φS也变为「H」电平。
在存储器阵列56a内有故障列、因而使用备用列选择线SCSL时，熔丝6被切断。在这种情况下，当信号/POR和预充电信号/PC中至少有一个变为「L」电平时，P沟道MOS晶体管4导通，使结点N5变为「H」电平，信号φS通过由P沟道MOS晶体管5与反相器8构成的锁存电路保持在「L」电平。
图2是表示该SDRAM的信号发生电路10的电路框图。从图2可以看出，该信号发生电路10包含延迟电路11、反相器12及NAND门13～15。读出信号φR(或写入信号φW)，在直接输入到NAND门13的一个输入结点的同时，还通过延迟电路11输入到NAND门14的一个输入结点。如图3所示，读出信号φR(写入信号φW)，在时钟信号CLK上升时如有读出命令(或写入命令)，则上升到「H」电平，接着当时钟信号CLK下降时下降。信号φS，在直接输入到NAND门13的另一个输入结点的同时，还通过反相器12输入到NAND门14的另一个输入结点。NAND门15接受NAND门13、14的输出，并输出信号CDE。
当由于在存储器阵列56a内没有故障列因而熔丝6不切断、且在存取时信号φS变为「H」电平时，NAND门14的输出被固定在「H」电平，NAND门13、15作为对信号φR的反相器而动作。因此，如图13所示，信号CDE变成将信号φR(φW)仅延迟NAND门13、15的延迟时间Td1后的信号。
当由于在存储器阵列56a内有故障列因而熔丝6被切断、且信号φS被固定在「L」电平时，NAND门13的输出被固定在「H」电平，NAND门14、15作为对延迟电路11的输出的反相器而动作。因此，如图3所示，信号CDE变成将信号φR(φW)仅延迟延迟电路11及NAND门14、15的延迟时间Td2(＞Td1)后的信号。时间Td2-Td1，是延迟电路11的延迟时间，被设定为图17的时间t2-t1。
图4是表示SDRAM的列选择动作的时间图，是与图17进行对照的图。从图4可以看出，在时刻t1，互补列地址信号/CAD0～/CAD7、CAD0～CAD7被确定。
当在存储器阵列56a内不存在故障列时，不使用图12和图13的编程电路90，且熔丝电路1的熔丝6不被切断。在这种情况下，信号/SCE保持在「H」电平，信号CDE在时刻t1上升。因此，对列选择线CSL的访问，与图17的情况相比，只在t2-t1，速度提高。
当在存储器阵列56a内存在故障列时，使用图12和图13的编程电路90，且熔丝电路1的熔丝6被切断。在这种情况下，信号/SCE在时刻t2确定，同时信号CDE上升到「H」电平。因此，不会发生列选择线CSL与备用列选择线SCSL的多重选择。
其他结构及动作与现有的SDRAM相同，所以其说明不再重复。
在本实施形态中，当不使用备用列选择线SCSL时，在互补列地址信号被确定的同时，开始对列选择线CSL的访问，当使用备用列选择线SCSL时，等到信号/SCE被确定后开始对列选择线CSI或备用列选择线SCSL的访问。因此，当不使用备用列选择线SCSL时，可以使对列选择线CSL的访问速度高速化，并当使用备用列选择线SCSL时能防止多重选择。
[实施形态2]
图5是表示本发明实施形态2的SDRAM中包括的信号发生电路20的结构的电路图。从图5可以看出，该信号发生电路20包含串联连接的偶数个(图中为4个)延迟电路21，用于将信号φR(φW)延迟并生成信号CDE。
如图6所示，延迟电路21包含：熔丝22、23；电阻元件24、25；P沟道MOS晶体管26及N沟道MOS晶体管27。熔丝22和P沟道MOS晶体管26，在电源电位Vcc的线路与延迟电路21的输出结点21b之间串联连接。熔丝23和N沟道MOS晶体管27在接地电位GND的线路与输出结点21b之间串联连接。MOS晶体管26、27的栅极与延迟电路21的输入结点21a连接。电阻元件24、25分别与熔丝22、23并联连接。
在存储器阵列56a内一个故障列都没有、因而不使用备用列选择线SCSL时，熔丝22、23不被切断。在这种情况下，如输入结点21a的电位上升到「H」电平，则N沟道MOS晶体管27导通，而P沟道MOS晶体管26变成非导通状态，输出结点21b通过N沟道MOS晶体管27、熔丝23及电阻元件25放电到「L」电平。当输入结点21a的电位下降到「L」电平时，P沟道MOS晶体管26导通，而N沟道MOS晶体管27变成非导通状态，输出结点21b通过熔丝22、电阻元件24及P沟道MOS晶体管26被充电到「H」电平。因此，延迟电路21的延迟时间变成比较短的时间。信号发生电路20的延迟时间被设定为图3的延迟时间Td1。
在存储器阵列56a内有故障列、因而使用备用列选择线SCSL时，熔丝22、23被切断。在这种情况下，如输入结点21a的电位上升到「H」电平，则N沟道MOS晶体管27导通，而P沟道MOS晶体管26变成非导通状态，输出结点21b通过N沟道MOS晶体管27及电阻元件25放电到「L」电平。当输入结点21a的电位下降到「L」电平时，P沟道MOS晶体管26导通，而N沟道MOS晶体管27变成非导通状态，输出结点21b通过电阻元件24及P沟道MOS晶体管26被充电到「H」电平。因此，延迟电路21的延迟时间变成比较长的时间。信号发生电路20的延迟时间被设定为图3的延迟时间Td2。
其他结构及动作与实施形态1的SDRAM相同，所以其说明不再重复。
在本实施形态中，除能取得与实施形态1相同的效果外，还可以使结构简单化。
[实施形态3]
图7是表示本发明实施形态3的SDRAM所包含的延迟电路30的结构的电路图。从图7可以看出，该SDRAM与实施形态2的SDRAM的不同点在于，图5的信号发生电路20的延迟电路21由延迟电路30更换。
延迟电路30包含：P沟道MOS晶体管31、32；N沟道MOS晶体管33、34；及熔丝35、36。MOS晶体管31-34的尺寸相同。P沟道MOS晶体管31、32，在电源电位Vcc的线路与延迟电路30的输出结点30b之间串联连接。N沟道MOS晶体管34、33在接地电位GND的线路与延迟电路30的输出结点30b之间串联连接。MOS晶体管31～34的栅极与延迟电路30的输入结点30a连接。熔丝35、36分别与MOS晶体管31、34并联连接。
在存储器阵列56a内一个故障列都没有、因而不使用备用列选择线SCSL时，熔丝35、36不被切断。在这种情况下，如输入结点30a的电位上升到「H」电平，则N沟道MOS晶体管33、34导通，而P沟道MOS晶体管31、32变成非导通状态，输出结点30b通过N沟道MOS晶体管33、34及熔丝36放电到「L」电平。当输入结点30a的电位下降到「L」电平时，P沟道MOS晶体管31、32导通，而N沟道MOS晶体管33、34变成非导通状态，输出结点30b通过P沟道MOS晶体管31、32及熔丝35被充电到「H」电平。因此，延迟电路30的延迟时间变成比较短的时间。信号发生电路20的延迟时间被设定为图3的延迟时间Td1。
在存储器阵列56a内有故障列、因而使用备用列选择线SCSL时，熔丝35、36被切断。在这种情况下，如输入结点30a的电位上升到「H」电平，则N沟道MOS晶体管33、34导通，而P沟道MOS晶体管31、32变成非导通状态，输出结点30b通过N沟道MOS晶体管33、34放电到「L」电平。当输入结点30a的电位下降到「L」电平时，P沟道MOS晶体管31、32导通，而N沟道MOS晶体管33、34变成非导通状态，输出结点30b通过P沟道MOS晶体管31、32被充电到「H」电平。因此，延迟电路30的延迟时间变成比较长的时间。信号发生电路20的延迟时间被设定为图3的延迟时间Td2。
在本实施形态中，也能取得与实施形态2相同的效果。
如上所述，在第1发明中，在其输出从输入地址信号起经过第1时间后被确定的用于备用选择线的第1译码器与备用选择线之间设有第1门装置，在其输出从输入地址信号起经过比第1时间短的第2时间后被确定的用于选择线的第2译码器与选择线之间设有第2门装置。信号发生装置，当使用备用存储单元时，从输入地址信号起经过第1时间后输出激活信号，使第1和第2门装置导通，当不使用备用存储单元时，从输入地址信号起经过第2时间后输出激活信号，使第1和第2门装置导通。因此，与不管是不是使用备用存储单元而都是从输入地址信号起经过第1时间后使第1和第2门装置导通的现有装置相比，能使不使用备用存储单元时的存取速度实现高速化。
在第2发明中，第1发明的信号发生装置，包含将与地址信号同步的基准信号分别只延迟第1和第2时间的第1和第2延迟电路、用以将是否使用备用存储单元进行编程的熔丝、及根据熔丝的编程结果使第1或第2延迟电路的输出信号作为激活信号通过的门电路。因此，能容易地构成信号发生装置。
在第3发明中，第1发明的信号发生装置，包含用于将与地址信号同步的基准信号分别只延迟第1和第2时间并生成激活信号的串联连接的多个延迟电路。各延迟电路包含构成反相器的第1和第2晶体管、用于将反相器的充电电流的大小按2级切换的并联连接的第1熔丝和第1电阻元件、及用于将反相器的放电电流按大小2级切换的并联连接的第2熔丝和第2电阻元件。因此，能容易地构成信号发生装置。
在第4发明中，第1发明的信号发生装置，包含用于将与地址信号同步的基准信号分别只延迟第1和第2时间并生成激活信号的串联连接的多个延迟电路。各延迟电路包含构成反相器的第2和第4晶体管、用于将反相器的充电电流按大小2级切换的并联连接的第1晶体管和第1熔丝、及用于将反相器的放电电流按大小2级切换的并联连接的第3晶体管和第2熔丝。因此，能容易地构成信号发生装置。

Claims (4)

1.一种半导体存储装置，能以电的方式进行数据的重写，它备有：多个存储单元，分别用于存储数据；选择线，与各存储单元对应设置，用于选择对应的存储单元；备用存储单元，用于置换上述多个存储单元中的故障存储单元；备用选择线，用于选择上述备用存储单元；第1译码器，当输入指定上述备用选择线的地址信号时，从该输入起经过第1时间后输出选择电平的信号；第2译码器，当输入指定备用选择线的地址信号时，从该输入起经过比上述第1时间短的第2时间后输出上述选择电平的信号，并当从上述第1译码器输出上述选择电平的信号时，输出非选择电平的信号；信号发生装置，当因存在上述故障存储单元而使用上述备用存储单元时，从输入上述地址信号起经过上述第1时间后输出激活信号，当因不存在上述故障存储单元因而不使用上述备用存储单元时，从输入上述地址信号起经过上述第2时间后输出上述激活信号；第1门装置，设在上述第1译码器与上述备用选择线之间，当从上述信号发生装置输出上述激活信号时，将上述第1译码器的输出信号传送到上述备用选择线；及第2门装置，设在上述第2译码器与上述选择线之间，当从上述信号发生装置输出上述激活信号时，将上述第2译码器的输出信号传送到上述选择线。
2.根据权利要求1所述的半导体存储装置，其特征在于：上述信号发生装置包含：第1延迟电路，将与上述地址信号同步的基准信号仅延迟上述第1时间后输出；第2延迟电路，将上述基准信号仅延迟上述第2时间后输出；熔丝，用于对是否使用上述备用存储单元进行编程；及门电路，当由上述熔丝对使用上述备用存储单元进行编程时，使上述第1延迟电路的输出信号作为上述激活信号通过，而当由上述熔丝对不使用上述备用存储单元进行编程时，使上述第2延迟电路的输出信号作为上述激活信号通过。
3.根据权利要求1所述的半导体存储装置，其特征在于：上述信号发生装置包含串联连接的多个延迟电路，用于将与上述地址信号同步的基准信号仅延迟上述第1或第2时间并生成上述激活信号；各延迟电路包含：第1导电形式的第1晶体管，其输入电极与输入结点连接，其第1电极与输出结点连接；第2导电形式的第2晶体管，其输入电极与上述输入结点连接，其第1电极与上述输出结点连接；第1熔丝，连接在电源电位的线路与上述第1晶体管的第2电极之间，当使用上述备用存储单元时被切断；第2熔丝，连接在接地电位的线路与上述第2晶体管的第2电极之间，当使用上述备用存储单元时被切断；及第1和第2电阻元件，分别与上述第1和第2熔丝并联连接。
4.根据权利要求1所述的半导体存储装置，其特征在于：上述信号发生装置包含串联连接的多个延迟电路，用于将与上述地址信号同步的基准信号仅延迟上述第1或第2时间并生成上述激活信号；各延迟电路包含：第1导电形式的第1和第2晶体管，在电源电位的线路与输出结点之间串联连接，其各自的输入电极都连接于输入结点；第2导电形式的第3和第4晶体管，在接地电位的线路与上述输出结点之间串联连接，其各自的输入电极都连接于上述输入结点；及第1和第2熔丝，分别与上述第1和第3晶体管并联连接，当使用上述备用存储单元时被切断。
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