CN1805048A - 半导体存储装置和刷新控制方法 - Google Patents

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CN1805048A CN200510127093.5A CN200510127093A CN1805048A CN 1805048 A CN1805048 A CN 1805048A CN 200510127093 A CN200510127093 A CN 200510127093A CN 1805048 A CN1805048 A CN 1805048A
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Abstract

一种半导体存储装置，具有进行切换控制，使得在待机状态时，接受从半导体存储装置外部供给的刷新控制信号而进行刷新动作，在激活状态时，不是根据来自半导体存储装置外部的控制，而是根据内置的计时器的控制来进行刷新动作的选择器。

Description

半导体存储装置和刷新控制方法
技术领域
本发明涉及半导体存储装置，特别是涉及为了数据保持而需要刷新的半导体存储装置及其刷新控制方法。
背景技术
动态型的半导体存储装置(DRAM)，其每1单元由1个晶体管和1个电容构成，其占有面积小，不过，它是通过在电容中积蓄数据来记录信息的，因而由于漏泄电流，积蓄电荷就会随着时间而减少。因此，需要进行在存储信息失去之前把存储器单元的存储信息读出到读出放大器，再把该读出的数据从该读出放大器写入到该存储器单元的刷新动作。另一方面，静态型的半导体存储装置(SRAM)，其存储器单元由触发器构成，不需要刷新动作，不过，1个存储器单元由例如4个晶体管和2个负载元件构成，因此存储器单元的占有面积比DRAM大，作为大电容存储器，在采用了SRAM的场合，芯片面积就会增大。
近来，作为用于例如携带终端等实现大存储电容和高速化的存储器，开发制造出了采用动态型存储器单元，进行不需要来自外部的刷新控制的隐刷新，输入输出接口为例如异步型的SRAM规格的存储器(称为「准SRAM」)(参照非专利文献1)。
此处，在典型的通用DRAM中，由外部的控制器进行刷新控制，在激活状态时，通过插入等，从外部进行刷新动作，在待机状态时，从外部定期进行刷新动作，依此进行控制。另一方面，在典型的准SRAM的场合，在激活状态时，采用把例如内置计时器的暂停作为触发的隐刷新，基本上不进行来自外部的刷新控制，还有，在待机时进行自刷新。另外，不仅限于携带终端用途，在半导体存储装置(DRAM)中，为了对应低消耗功率化，也进行待机控制。
图5是示意地表示具有自刷新功能的DRAM(例如准SRAM)的典型的构成例的图。参照图5，具有由DRAM单元构成的存储器核心100(都未图示，不过在多个字线和多个比特线的各交叉部，阵列状地设置了DRAM单元(包含电容和栅极与字线连接，源极或漏极中的一方与比特线连接，另一方与该电容连接的MOS晶体管))，作为地址解码器，具有：具有对行地址进行解码，对选择字线进行驱动的字驱动器(未图示)的行解码器(X解码器)101；进行从存储器核心100内的未图示的存储器单元在比特线上读出了的存储数据的读出和对存储器单元的数据的写入的读出放大器102；以及对列地址进行解码，使选择了的Y开关(未图示)导通，把比特线与I/O总线连接起来的列解码器(Y解码器)103。还具有数据输入输出控制器104和地址缓冲锁存器105A、105B、多路复用器106、计数器107、计时器108、刷新控制电路109、定时控制电路110、读出/写入控制电路111、输入缓冲器112、输出缓冲器113。
数据输入输出控制器104控制对存储器核心100的写入数据和来自存储器核心100的读出数据的发送接收的切换。地址缓冲锁存器105A输入、锁存来自地址端子Add的行地址ROWAdd。地址缓冲锁存器105B输入、锁存来自地址端子Add的列地址COLAdd。地址缓冲锁存器105A、105B的锁存定时可以作为未图示的地址有效信号(表示地址总线上的地址信号有效的信号)被激活的时点。在多路复用器106的一输入端输入从地址缓冲锁存器105A输出的行地址ROWAdd，在另一输入端输入在刷新时来自计数器107的刷新地址REFAdd。多路复用器106把来自刷新控制电路109的刷新控制信号φREF作为选择控制信号而输入，在刷新时，选择刷新地址REFAdd，将其供给行解码器101，此外，选择来自地址缓冲锁存器105A的行地址ROWAdd，将其供给行解码器101。
刷新控制电路109在待机状态时(片选/CS为高电位时)，根据计时器108的暂停时输出的触发信号(REFREQ；用于进行刷新要求的触发信号)，进行使计数器107进行增计数的控制，计数器107的输出作为刷新地址REFAdd而输出到多路复用器106。还有，在激活状态时，刷新控制电路109进行不需要来自外部的刷新控制的隐刷新。另外，在隐刷新中，在例如计时器108所给定的刷新动作和读出/写入访问重叠了的场合，可以采用进行在刷新动作结束之前使读出/写入访问待命的控制，或是在读出/写入访问后，经过规定时间后，自动进行刷新等任意方法。读出/写入控制电路111接受写入使能信号/WE、片选信号/CS而进行读出/写入控制。定时控制电路110接受来自刷新控制电路109的刷新控制信号φREF和从读出/写入控制电路111输出的对读出/写入动作进行控制的读出/写入控制信号R/W，供给规定行解码器101内的未图示的字驱动器所驱动的选择字线的激活期间的选通信号φRS等。来自数据端子Data的写入数据通过输入缓冲器112而被供给数据输入输出控制器104，被写入到存储器核心100的选择单元。来自选择单元的读出数据从数据输入输出控制器104通过输出缓冲器113而被输出到数据端子Data。输出缓冲器113在输出使能信号/OE为低电位时被激活，在输出使能信号/OE为高电位时，其输出成为高阻抗状态。在图5中，/CS、/WE、/OE等信号名(端子名)前的/表示在低电位下为激活状态(低激活)。另外，也可以构成为，配设接受片选信号/CS，进行存储器核心100的待机控制的待机控制电路(未图示)。
图6是表示在图5所示的半导体存储装置中，在从待机状态向激活状态的推移时点的动作的一个例子的图。另外，作为读出/写入指令(命令)，也可以是在片选信号/CS为低电位，写入使能信号/WE为高电位时读出，在片选信号/CS为低电位，写入使能信号/WE为低电位时写入，依此进行控制，或者也可以是输入指令到未图示的指令解码器，根据该指令解码器的解码结果，生成控制读出/写入访问的信号的构成。
如图6所示，在图5所示的以前的半导体存储装置中，根据访问要求的产生，在从待机状态向激活状态推移了时，在待机状态时开始了的刷新接着进行的话，就需要进行使读出/写入访问推迟到该刷新动作结束的控制。
另外，专利文献1披露了作为与SRAM同样容易对待的DRAM，具有对地址信号的变化定时进行检测，全部形成写入、读出、刷新动作所必要的定时，简化来自外部的定时控制，按照外部刷新信号，按照在内部形成了的地址信号，使之进行动态型的存储器单元的自刷新、自动刷新的自动刷新电路的构成。
还有，作为准SRAM，专利文献2披露了实现了能从外部完全隐蔽刷新动作的隐刷新，具有与SRAM互换的接口的DRAM。
专利文献1：特开昭59-52495号公报(第1图)
专利文献2：特开2003-123470号公报(第1图)
非专利文献1：NEC电子学产品阵容，移动用途RAM，平成16年11月17日检索，互联网< URL：http：//www.necel.com/memory/japan ese/products/msram/info.html/>
发明内容
如参照图5和图6说明了的，在以前的半导体存储装置中，在从待机状态向激活状态的推移时点进行在待机状态时开始了的刷新动作的话，就需要使读出/写入访问推迟到该刷新动作结束，导致访问时间的延迟。
在参照图5和图6说明了的以前的半导体存储装置中，特别是在待机状态下，自刷新只根据半导体存储装置内的计时器108的暂停，与从外部输入的读出/写入访问可以说是异步进行的，因此，难以适当控制上述延迟的产生。
结果，格外增加了半导体存储装置的试验，特别是对于是否具有数据保持时间进行试验的数字(比特)干扰保持试验的试验时间，试验成本对芯片成本所占的比例就会格外增加。其理由如下。即，在数字干扰保持试验等中，在MOS晶体管(单元晶体管)的栅极与进行干扰的规定的字线以外的字线连接的全部的存储器单元中写入数据，在关注单元保持数据的期间，把该规定的字线交替按规定次数设定在选择电位和非选择电位，由此调查对关注单元的存储内容的影响。例如在存储器单元的数据保持特性为16ms，访问时间(时钟周期)为100ns的场合，要满足数据保持时间为16ms的规格，访问次数就成为160万次。在数据保持特性不好的存储器单元中，在电容中积蓄了的电荷就会通过MOS晶体管而漏泄。该数字干扰保持试验本来是需要时间的试验。特别是在待机时进行自刷新，在激活时进行隐刷新的半导体存储装置中，独立于存储器试验器等所给定的控制，通过半导体存储装置内部的控制来进行刷新动作，由于上述延迟的产生等，数字干扰保持试验的试验时间就会增加。
因此，本发明的主要的目的在于提供一种改善动态型半导体存储装置的刷新控制，实现试验时间的缩短的半导体存储装置和刷新控制方法。
本申请所披露的发明，为了达成上述目的，大体上构成如下。
本发明的1个方面所涉及的半导体存储装置，具有：包含在数据保持中需要刷新的多个存储器单元的存储器阵列；以及进行控制，使得在待机状态时，接受从半导体存储装置外部供给的刷新控制信号而进行刷新，在激活状态时，不是根据来自半导体存储装置外部的控制，而是根据在半导体存储装置内部的控制来进行刷新的电路。
在本发明中，激活状态下的刷新周期可以是比待机状态下的来自外部的控制所给定的刷新周期短的周期。
在本发明中，与激活状态下的刷新地址对应的字线的激活期间可以是比与待机状态下的刷新地址对应的字线的激活期间短的期间。
在本发明中，可以构成为，地址待机状态和激活状态下的刷新地址是连续的。
本发明也可以构成为，具有：包含在数据保持中需要刷新的多个存储器单元的存储器阵列；以及进行切换控制，使得在待机状态时，选择来自半导体存储装置外部的控制所给定的刷新和来自半导体装置内部的控制所给定的刷新中的一方，用选择了的控制进行刷新，在激活状态时，进行来自半导体存储装置内部的控制所给定的刷新的控制电路。
在本发明中，也可以构成为，具有规定刷新周期的计时器，上述控制电路根据从半导体存储装置外部供给的刷新要求指令的周期和上述计时器的周期，选择来自半导体存储装置外部的控制所给定的刷新和来自半导体装置内部的控制所给定的刷新中的一方。
本发明的另一方面所涉及的方法，是具有在数据保持中需要刷新的多个存储器单元的存储器阵列的半导体存储装置的刷新控制方法，包含：进行控制，使得在待机状态时，接受从半导体存储装置外部供给的刷新控制信号而进行刷新的工序；以及在激活状态时，不是根据来自半导体存储装置外部的控制，而是根据在半导体存储装置内部的控制来进行刷新的工序。
根据本发明，能把在激活状态时规定刷新期间的计时器周期设定为短的期间，能达成试验时间的缩短并提高存储器单元的数据保持特性。根据本发明，对刷新期间(数据保持时间)的规格成为界限的在激活时的干扰条件的制约不存在了。
再有，根据本发明，在从待机状态向激活状态的推移时，不需要进行刷新，因而在向激活状态的推移时不会产生读出/写入访问的迟滞，能实现访问时间的高速化。
附图说明
图1是用于说明本发明的一实施例的图。
图2是用于说明本发明的一实施例的图。
图3是表示本发明的一实施例的构成的图。
图4是用于说明本发明的一实施例的动作的图。
图5是表示本以前的半导体存储装置的构成的图。
图6是用于说明以前的半导体存储装置的动作的图。
具体实施方式
为了更加详细述说上述本发明，以下参照附图来说明本发明的最好的一实施方式。本发明中，在待机时，由CPU、控制器等外部向半导体存储装置提供刷新执行命令，半导体存储装置接受刷新执行命令而进行刷新。在激活状态时，进行从外部隐蔽刷新动作的隐刷新。隐刷新的办法是任意的。
图1是表示本发明的一实施的方式的构成的图，是示意地示例了激活状态时的半导体存储装置的构成的图。参照图1，在半导体存储装置1中，在激活状态时，向存储器核心10供给从未图示的控制器等半导体存储装置外部向半导体存储装置1供给的外部读出/写入指令(命令)。并且，在激活状态时，不从外部进行刷新控制，而是进行在半导体存储装置1内部的自刷新(或隐刷新)。例如在计时器12中暂停产生了时，把根据该暂停生成的触发信号作为刷新要求信号，产生刷新地址的刷新控制电路11生成刷新地址，进行存储器核心10的刷新。在激活状态下，进行当自刷新动作和外部读出/写入指令在时间上重叠了时，例如使读出/写入访问待命，直到自刷新动作结束等控制。或者也可以构成为，在激活状态时，在读出/写入访问后或前，常插入自刷新。
另一方面，在待机状态时，不用计时器12，而是接受来自外部的刷新执行命令而进行刷新。图2是示意地示例了本发明的一实施方式中的在待机状态下的构成的图。参照图2，在待机状态时，不使用计时器12(置于非激活状态或非选择)，而是只在输入了外部刷新执行指令(命令)时进行刷新动作。即，在待机状态时，从未图示的控制器等半导体存储装置外部向半导体存储装置1供给的外部刷新执行指令(命令)被供给刷新控制电路11，刷新控制电路11根据外部刷新执行指令(命令)来进行存储器核心10的刷新。
在本实施方式中，优选的是，隐刷新周期比来自外部的刷新周期的规格值短。这样来补偿激活时的数据保持特性。
在本实施方式中，使刷新地址计数器对2个刷新具有连续性。即，在待机时的外部刷新执行命令所给定的刷新后进行隐刷新的场合，生成刷新地址的计数器生成与待机时的最后的刷新地址相接的刷新地址。
在本实施方式中，优选的是，在刷新动作时与刷新地址对应的选择字线的脉冲宽度设定成，激活状态下的隐刷新的一方比待机状态下的外部刷新执行命令所给定的控制的一方短。这样就实现了激活时的访问的高速化。
参照图2来说明本发明另一实施方式。在该实施方式中，刷新控制电路11构成为，对于待机状态下的刷新，选择来自半导体存储装置外部的控制和来自半导体存储装置内部的控制中的某一方，在待机状态下，根据选择了的控制来进行刷新。另外，来自半导体存储装置内部的控制是指响应来自计时器12的触发信号而进行刷新，来自半导体存储装置外部的控制是指响应从半导体存储装置外部供给的外部刷新执行指令信号而进行刷新。在本实施方式中，刷新控制电路11根据计时器12的周期和外部刷新执行指令信号的周期，选择来自半导体存储装置外部的控制和来自半导体存储装置内部的控制中的某一方。具体而言，在考虑到存储器单元的数据保持能力，由计时器12规定的刷新周期一方比由外部刷新执行指令信号规定的刷新周期适合的场合，就使用(或激活)计时器12。刷新控制电路11响应来自计时器12的触发信号而生成刷新地址，进行存储器核心10的刷新。在考虑到存储器单元的数据保持能力，由外部刷新执行指令信号规定的刷新周期比由计时器12规定的刷新周期适合的场合，就不用(不激活)计时器12，刷新控制电路11响应外部刷新执行指令信号而生成刷新地址，进行存储器核心10的刷新。在激活时，与图1同样，根据来自计时器12的触发信号进行刷新。就以下实施例进行说明。
实施例
图3是示意地表示本发明的一实施例的半导体存储装置的构成的一个例子的图。在图3中，对与图5同等或相同的要素付以同样的参照标号。本实施例的半导体存储装置具有外部刷新端子和选择器114，这一点与图5所示的构成不同。具体而言，参照图3，本实施例的半导体存储装置具有：由DRAM单元构成的存储器核心100(都未图示，不过在多个字线和多个比特线的各交叉部阵列状地设置了DRAM单元)；具有对行地址进行解码，对选择字线进行驱动的字驱动器(未图示)的行解码器101；进行从存储器核心100内的未图示的存储器单元读出到比特线上的存储器单元的存储数据的读出和向存储器单元的写入的读出放大器102；以及对列地址进行解码，使选择了的Y开关(未图示)接通，从而使比特线与I/O总线连接的列解码器103。还具有数据输入输出控制器104和地址缓冲锁存器105A、105B、多路复用器106、计数器107、计时器108、刷新控制电路109、定时控制电路110、读出/写入控制电路111、输入缓冲器112、输出缓冲器113、选择器114。
数据输入输出控制器104切换控制向存储器核心100的写入数据和读出数据的发送接收。地址缓冲锁存器105A输入、锁存来自地址端子Add的行地址ROWAdd。地址缓冲锁存器105B输入、锁存来自地址端子Add的列地址COLAdd。地址缓冲锁存器105A、105B的锁存定时可以是未图示的地址有效信号(表示地址总线上的地址信号有效的信号)被激活的时点。向多路复用器106的一输入端供给从地址缓冲锁存器105A输出的行地址ROWAdd，向另一输入端供给在刷新时从计数器107输出的刷新地址REFAdd。
在本实施例中，输入来自外部刷新(Refresh)端子的外部刷新执行指令信号和从计时器108在暂停时输出的触发信号的选择器114在待机状态时，选择外部刷新执行指令信号，将其作为刷新要求信号REFREQ而向刷新控制电路109输出，在激活状态时，选择从计时器108在暂停时输出的触发信号，将其作为刷新要求信号REFREQ而向刷新控制电路109输出。
刷新控制电路109响应从选择器114输出的刷新要求信号REFREQ，进行使计数器107增计数的控制，并输出刷新控制信号φREF。
计数器107的输出作为刷新地址REFAdd而被输出到多路复用器106，多路复用器106把来自刷新控制电路109的刷新控制信号φREF作为选择控制信号而输入，在刷新时把选择刷新地址REFAdd供给行解码器101，此外，向行解码器101供给来自地址缓冲锁存器105A的行地址ROWAdd。
刷新控制电路109在激活状态时，进行不需要来自外部的刷新控制的隐刷新。在隐刷新中，例如在计时器108所给定的刷新动作和读出/写入访问重叠了的场合，可以采用进行使读出/写入访问待命，直到该刷新动作结束的控制，或是在读出/写入访问后，经过规定时间后，自动进行刷新等任意的方法。在进行使读出/写入访问待命，直到该刷新动作结束的控制的场合，也可以构成为，具有WAIT端子，通知控制器等使读出/写入访问待命。
读出/写入控制电路111接受写入使能信号/WE、片选信号/CS而进行读出/写入控制。
定时控制电路110接受来自刷新控制电路109的刷新控制信号φREF和从读出/写入控制电路111输出而控制读出/写入动作的读出/写入控制信号R/W，供给规定行解码器101内的未图示的字驱动器驱动的选择字线的激活期间的选通信号φRS等。在本实施例中，对定时控制电路111进行控制，使得激活状态下(即片选信号/CS为低电位时)的、刷新时的选择字线的激活期间成为比待机状态下的外部刷新执行指令所给定的刷新时的选择字线的激活期间短的期间。该控制通过在定时控制电路110中刷新控制信号φREF为激活状态时，根据片选信号/CS为低电位还是高电位来把规定字驱动器所给定的字线的激活期间的选通信号φRS的脉冲宽度切换控制成短的、长的来实现。
来自数据端子Data的写入数据通过输入缓冲器112而被供给数据输入输出控制器104，被写入到存储器核心100的选择单元。还有，来自选择单元的读出数据从数据输入输出控制器104通过输出缓冲器113而被输出到数据端子。输出缓冲器113在输出使能信号/OE为低电位时被激活，在输出使能信号/OE为高电位时，其输出成为高阻抗状态。另外，在图3中，也可以构成为，配设接受片选信号/CS，进行存储器核心100的待机控制的待机控制电路(未图示)。
在本实施例中，隐刷新周期(计时器108的暂停周期)设定成比待机状态时的来自外部的刷新周期短的周期。
在本实施例中，由选择器以待机状态和激活状态来切换控制对计数器107的增计数动作进行控制的信号，从而保证对于待机状态和激活状态时的各自的刷新动作的计数器107上的计数输出的连续性。例如，在待机状态时的外部刷新执行指令所给定的刷新动作结束后跳变到激活状态而进行隐刷新的场合，计数器107就生成与待机时的最后的刷新地址相接的刷新地址。
图4是用于说明本发明的一实施例的动作的图。在待机(片选信号/CS为高电位)时，在由未图示的控制器向刷新端子输入了外部刷新执行指令(REF)时，就进行刷新动作。未图示的控制器在向半导体存储装置发出读出/写入访问要求时，首先把片选信号/CS置于低电位而成为激活状态。此时，未图示的控制器正在识别发出了读出/写入访问要求这一点，因而不向半导体存储装置的刷新端子供给外部刷新执行指令。还有，未图示的控制器在待机状态时，在向半导体存储装置供给了外部刷新执行指令(REF)的场合，在与外部刷新执行指令对应的刷新动作结束以后，发出读出/写入访问要求。即，根据本实施例，待机状态下的刷新动作通过未图示的控制器侧的控制来进行，因而从待机状态向激活状态跳变和在待机状态时开始的刷新动作不会冲突。
根据本实施例，在存储器试验器等所给定的半导体存储装置的试验时，确实避免了在从待机状态向激活状态跳变时由于刷新动作正在进行而推迟读出/写入访问的这种情况的出现，从待机状态向激活状态跳变时，能针对读出/写入指令立刻进行读出/写入动作。因此，根据本实施例，能实现试验时间的缩短。另外，也可以在读出/写入动作后，例如经过规定时间后，进行计时器108中的暂停所给定的刷新动作。
在本实施例中，也可以构成为，在待机状态时，共用用于输入外部刷新执行指令的刷新(Refresh)端子和其它端子，例如输入写入使能信号/WE或输出使能信号/OE的端子。这是因为，外部刷新执行指令在待机状态时被输入，在激活状态不被输入，并且写入使能信号/WE在激活状态时被输入，在待机状态时不被使用。通过这样的构成，抑制了控制管脚的数量的增大。
在本实施例中，以与SRAM互换的准SRAM为例说明了输入输出接口，不过，本发明不限于准SRAM，而是可适用于任意的DRAM。即，也同样适用于例如多路复用了行地址和列地址的DRAM等。还有，也适用于与同步型的SRAM接口互换的准SRAM。
以上就上述实施例说明了本发明，不过，本发明不限于上述实施例的构成，当然还包括在本发明的范围内本领域技术人员能做的各种变形、修正。

Claims (14)

1.一种半导体存储装置，其特征在于具有：
包含在数据保持中需要刷新的多个存储器单元的存储器阵列；以及
进行切换控制，使得在待机状态时，响应从半导体存储装置外部供给的刷新控制信号而进行刷新，在激活状态时，根据在半导体存储装置内部的控制来进行刷新的电路。
2.根据权利要求1所述的半导体存储装置，其特征在于，
进行所述切换控制的电路包含接受从半导体存储装置外部供给的刷新控制信号和来自计时器的触发信号的选择器，
所述选择器在片选信号指示待机状态时选择刷新控制信号，在指示激活状态时选择所述触发信号，把选择了的信号作为刷新要求而输出。
3.根据权利要求1所述的半导体存储装置，其特征在于，激活状态下的刷新周期是比待机状态下的来自外部的控制所给定的刷新周期短的周期。
4.根据权利要求1所述的半导体存储装置，其特征在于，具有进行控制，使得与激活状态下的刷新地址对应的选择字线的激活期间是比与待机状态下的刷新地址对应的选择字线的激活期间短的期间的电路。
5.根据权利要求1所述的半导体存储装置，其特征在于，待机状态时的刷新地址和激活状态下的刷新地址是连续的。
6.根据权利要求1所述的半导体存储装置，其特征在于具有：
生成用于周期性地提出刷新要求的触发信号的计时器；
输入从半导体存储装置外部供给的刷新执行命令信号的端子；
接受刷新要求信号，进行刷新地址的生成和刷新控制的刷新控制电路；以及
进行切换控制，使得在从半导体存储装置外部供给，控制待机状态和激活状态的控制信号表示待机状态时，把由所述端子输入的所述刷新执行命令信号作为所述刷新要求信号而供给所述刷新控制电路，另一方面，在所述控制信号表示激活状态时，把来自所述计时器的触发信号作为所述刷新要求信号而供给所述刷新控制电路的选择器。
7.根据权利要求1所述的半导体存储装置，其特征在于，在激活状态时进行隐刷新，输入输出接口以SRAM规格为基准。
8.一种半导体存储装置，其特征在于具有：
包含在数据保持中需要刷新的多个存储器单元的存储器阵列；以及
进行切换控制，使得在待机状态时，选择来自半导体存储装置外部的控制所给定的刷新和来自半导体装置内部的控制所给定的刷新中的一方，用选择了的控制进行刷新，在激活状态时，进行来自半导体存储装置内部的控制所给定的刷新的控制电路。
9.根据权利要求8所述的半导体存储装置，其特征在于，
具有规定刷新周期的计时器，
所述控制电路根据从半导体存储装置外部供给的刷新要求指令的周期和所述计时器的周期，选择来自半导体存储装置外部的控制所给定的刷新和来自半导体装置内部的控制所给定的刷新中的一方。
10.一种具有包含在数据保持中需要刷新的多个存储器单元的存储器阵列的半导体存储装置的刷新控制方法，其特征在于包含：
进行控制，使得在待机状态时，接受从半导体存储装置外部供给的刷新控制信号而进行刷新的工序；以及
在激活状态时，不是根据来自半导体存储装置外部的控制，而是根据在半导体存储装置内部的控制来进行刷新的工序。
11.根据权利要求10所述的半导体存储装置的刷新控制方法，其特征在于，激活状态下的刷新周期是比待机状态下的来自外部的控制所给定的刷新周期短的周期。
12.根据权利要求10所述的半导体存储装置的刷新控制方法，其特征在于，与激活状态下的刷新地址对应的选择字线的激活期间是比与待机状态下的刷新地址对应的选择字线的激活期间短的期间。
13.根据权利要求10所述的半导体存储装置的刷新控制方法，其特征在于，待机状态时的刷新地址和激活状态下的刷新地址是连续的。
14.一种具有包含在数据保持中需要刷新的多个存储器单元的存储器阵列的半导体存储装置的刷新控制方法，其特征在于包含：
在待机状态时，对于接受从半导体存储装置外部供给的刷新控制信号而进行刷新，还是根据半导体存储装置内部的控制来进行刷新作出选择，用选择了的控制来进行刷新的工序；以及
在激活状态时，根据半导体存储装置内部的控制来进行刷新的工序。
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