KR20090051276A - 부분 메모리 리프레시를 위한 방법, 장치 및 시스템 - Google Patents

부분 메모리 리프레시를 위한 방법, 장치 및 시스템 Download PDF

Info

Publication number
KR20090051276A
KR20090051276A KR1020097009499A KR20097009499A KR20090051276A KR 20090051276 A KR20090051276 A KR 20090051276A KR 1020097009499 A KR1020097009499 A KR 1020097009499A KR 20097009499 A KR20097009499 A KR 20097009499A KR 20090051276 A KR20090051276 A KR 20090051276A
Authority
KR
South Korea
Prior art keywords
refresh
memory
value
register
refreshed
Prior art date
Application number
KR1020097009499A
Other languages
English (en)
Other versions
KR101120305B1 (ko
Inventor
산딥 자인
아니메쉬 미쉬라
존 할버트
Original Assignee
인텔 코오퍼레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코오퍼레이션 filed Critical 인텔 코오퍼레이션
Publication of KR20090051276A publication Critical patent/KR20090051276A/ko
Application granted granted Critical
Publication of KR101120305B1 publication Critical patent/KR101120305B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40611—External triggering or timing of internal or partially internal refresh operations, e.g. auto-refresh or CAS-before-RAS triggered refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40618—Refresh operations over multiple banks or interleaving
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40622—Partial refresh of memory arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Abstract

리프레시 사이클 동안 리프레시되어야 하는 행들의 수를 줄임으로써 리프레시 동안 소비되는 전력량을 줄이기 위하여 적어도 리프레시 시작 값, 또는 리프레시 시작 값과 리프레시 종료 값을 지정하는 것을 포함하는 DRAM을 위한 부분 리프레시 스킴을 가능하게 하는 방법, 장치 및 시스템이 개시된다.
Figure P1020097009499
DRAM, 부분 메모리 리프레시, 리프레시 시작 값, 리프레시 종료 값

Description

부분 메모리 리프레시를 위한 방법, 장치 및 시스템{A METHOD, APPARATUS, AND SYSTEM FOR PARTIAL MEMORY REFRESH}
본 발명은 동적 랜덤 액세스 메모리(DRAM)에 관한 것으로서, 보다 상세하게는 DRAM 리프레시 스킴에 관한 것이다.
동적 데이터 레이트(DDR) 메모리 시스템에서, 메모리 컨트롤러는 메모리 장치에 대한 자동 리프레시들을 큐잉한다. 정상 동작 모드 동안, 컨트롤러는 성능을 최대화하기 위하여 리프레시들을 버스트로 스케쥴링한다. DRAM은 리프레시되는 뱅크 행들을 추적하는 내부 리프레시 카운터를 유지한다. 각각의 자동 리프레시 커맨드가 수신될 때, DRAM은 리프레시 카운터를 증가 또는 감소시킨다.
자동 리프레시 스킴에서, 메모리 컨트롤러는 리프레시되고 있는 메모리 위치들의 정확한 어드레스를 모른다. 따라서, 전력 대비 성능을 최적화하기 위하여 정교한 리프레시 관리 스킴을 구현하기가 어렵다.
DRAM 밀도의 증가에 따라, 리프레시되는 총 페이지의 수가 상당히 증가하고, 결과적으로 전체 리프레시 동작은 점점 증가하는 전력량을 소비한다. 위치들이 데이터를 위해 사용되는지의 여부에 관계없이, 컨트롤러는 모든 메모리 위치를 리프 레시해야 하므로, 불필요한 리프레시 사이클에서 많은 전력이 낭비된다.
부분 어레이 셀프 리프레시(PASR) DRAM은 메모리 뱅크의 1/4, 1/2 또는 3/4을 리프레시할 수 있다. 이것은 각각의 리프레시 사이클 동안 리프레시되는 메모리 위치들의 수를 줄임으로써 소정의 리프레시 전력의 감소를 가능하게 한다. 그러나, PASR DRAM은 리프레시 시작 또는 종료 위치를 지정하는 것을 허락하지 않는다.
DRAM 밀도가 계속 증가함에 따라, 보다 정교한 리프레시 스킴을 구현함으로써 추가적인 전력이 절약될 수 있다.
아래의 설명에서, 설명의 목적으로, 본 발명의 실시예들의 충분한 이해를 제공하기 위하여 다양한 상세가 설명된다. 그러나, 이들 특정 상세는 본 발명을 실시하기 위해 요구되지 않다는 것은 본 기술 분야의 당업자에게 자명할 것이다.
본 발명의 실시예들은 리프레시 사이클 동안 리프레시되어야 하는 행들의 수를 줄임으로써 리프레시 동안 소비되는 전력량을 줄이기 위하여 적어도 리프레시 시작 값 및 메모리의 조각 부분(fractional portion), 또는 리프레시 시작 값 및 리프레시 종료 값을 지정하는 단계를 포함하는 DRAM을 위한 부분 리프레시 스킴에 관한 것이다. 아래의 설명은 DRAM 장치에 중점을 두지만, 본 발명은 이후에 청구되는 바와 같이 그 내용을 보존하기 위하여 규칙적인 간격으로 리프레시되거나 유지되는 것이 필요한 셀들을 구비하는 임의의 타입의 메모리 장치를 지원하여 실시될 수 있다는 것을 본 기술 분야의 당업자들은 이해할 것이다. 또한, 아래의 설명 은 메모리 셀들이 행들 및 열들의 2차원 어레이들로 구성되는 메모리 장치에 중점을 두지만, 3차원 이상의 내용 어드레스 가능 메모리들의 어레이들 등을 뱅크 내에 그리고 인터리빙하거나 하지 않고 포함하는 메모리 셀들이 다수의 방법 중 임의의 방법으로 구성될 수 있다는 것을 본 기술 분야의 당업자들은 이해할 것이다. 또한, 아래의 설명의 적어도 일부는 컴퓨터 시스템 내의 메모리에 중점을 두지만, 본 발명은 이후에 청구되는 바와 같이 메모리 장치를 다른 전자 장치 또는 시스템과 관련하여 실시될 수 있다는 것을 본 기술 분야의 당업자들은 이해할 것이다.
아래의 도면과 관련된 아래의 상세한 설명으로부터 본 발명의 보다 나은 이해가 얻어질 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 간단한 블록도이다. 메모리 장치는 적어도 부분적으로, 리프레시 제어 유닛(RCU)(105)을 포함할 수 있는 제어 유닛(104), 하나 이상의 리프레시 시작/종료 레지스터(106), 하나 이상의 리프레시 카운터(108), 하나 이상의 행 어드레스 제어 및 디코더 로직 유닛(110), 뱅크 제어 로직(118), 리프레시 시작/종료 레지스터를 저장하기 위한 메모리의 영역(112)을 포함할 수 있는 메모리의 하나 이상의 뱅크 내에 배열된 메모리 셀들의 하나 이상의 어레이(114), 감지 증폭기(116), 판독 래치(120), 멀티플렉서(122, 128), I/O 버퍼(124, 130) 및 기입 래치(126)로 구성된다. 메모리 장치는 또한 외부 제어 인터페이스, 또는 커맨드 버스(102), 및 리프레시 시작/종료 레지스터로부터의 판독 또는 이 레지스터로의 기입을 위한 인터페이스(142, 144)를 포함하지 만 이에 한정되지 않는 여러 외부 인터페이스를 포함한다. 메모리 장치 내의 컴포넌트들의 정확한 배열 및 구성은 본 발명의 사상 및 범위를 벗어나지 않고 감소, 증가 또는 변경될 수 있다.
리프레시 시작/종료 레지스터(106)는 리프레시 시작 및/또는 리프레시 종료 값들을 포함하는 리프레시 값들을 저장할 수 있다. 각각의 리프레시 시작/종료 레지스터에 저장된 리프레시 값들은 리프레시 사이클 동안 리프레시될 메모리 뱅크 어레이(114) 내의 인접 메모리 블록을 지시한다. 예를 들어, 리프레시 시작 값은 리프레시 동작이 시작되는 메모리 내의 어드레스를 지시할 수 있다. 리프레시 종료 값은 리프레시 동작이 종료되는 메모리 내의 어드레스를 지시할 수 있다. 대안으로, 리프레시 종료 값은 리프레시 사이클 동안 리프레시될 메모리 내의 행들의 수를 지시할 수 있다.
각각의 리프레시 시작/종료 레지스터(106)는 하나의 메모리 뱅크 어레이(114)에 대응할 수 있다. 예를 들어, 8개의 뱅크 메모리 시스템에는, 8개의 리프레시 시작/종료 레지스터, 즉 뱅크당 하나의 리프레시 시작/종료 레지스터가 존재할 수 있다.
일 실시예에서, 부분 어레이 셀프 리프레시(PASR) DRAM은 리프레시 시작 값들만을 저장하는 리프레시 시작/종료 레지스터(106)와 같은 판독 가능 및 기입 가능 데이터 저장 요소를 포함할 수 있다. 이 실시예에서, 리프레시 시작 값은 리프레시 동작이 시작될 메모리 내의 어드레스를 지시한다. 리프레시를 위한 종료 위치는 부분 리프레시 동안 리프레시될 메모리의 조각 부분에 기초하여 결정될 수 있 다. 예를 들어, PASR DRAM에서 리프레시 시작 위치가 지정되고, 1/2 뱅크 리프레시가 선택될 때, 리프레시 사이클은 지정된 위치에서 시작되어, 메모리의 뱅크의 1/2이 리프레시될 때까지 계속될 것이다.
리프레시 시작/종료 레지스터(106)는 판독 가능 및 기입 가능 데이터 저장 요소이다. 리프레시 시작/종료 레지스터는 DRAM 내의 모드 레지스터로서 구현되거나, 리프레시 카운터 메모리(RCM)(112), 보호 메모리, 또는 다른 액세스 불능 메모리와 같은 휘발성 또는 불휘발성 메모리에 저장될 수 있다.
리프레시 시작/종료 레지스터는 외부 장치(도시되지 않음) 또는 제어 유닛(104)에 의해 기입될 수 있다. 리프레시 값들은 버스(144)를 통해 외부 장치에 의해 프로그래밍될 수 있다. 리프레시 값들은 멀티플렉서(128) 및 기입 래치(126)에 결합된 I/O 버퍼(130)에서 수신된다. 기입 래치는 리프레시 시작/종료 레지스터(106)에 결합된다. 리프레시 시작/종료 레지스터(106)의 값들은 I/O 버퍼(130)에서 수신되는 데이터에 기초하여 설정된다.
일 실시예에서, 리프레시 값들은 어드레스 버스를 통해 리프레시 시작/종료 레지스터(106)에 기입될 수 있다. 이 실시예에서, 리프레시 값들은 어드레스 버스를 통해 뱅크 단위로 저장될 수 있다. 예를 들어, 리프레시 값 및 뱅크 양자는 리프레시 시작/종료 레지스터를 프로그래밍할 때 지정될 수 있다.
다른 실시예에서, 모든 뱅크에 대한 리프레시 값들은 데이터 버스를 통해 리프레시 시작/종료 레지스터(106) 내에 프로그래밍될 수 있다. 이 실시예에서, 리프레시 시작/종료 레지스터 각각에 저장될 리프레시 값들은 하나의 버스트 기입 동 작시 데이터 버스를 통해 전송될 수 있다. 데이터 기입 경로는 타이밍을 위해 최적화될 수 있다 .
리프레시 값들이 리프레시 시작/종료 레지스터(106)에 프로그래밍된 후, 리프레시 시작/종료 레지스터로부터의 리프레시 시작 값은 리프레시 카운터(108)에 위치될 수 있다. 리프레시 카운터는 리프레시 사이클 동안 리프레시될 다음 행의 어드레스를 지시한다. 따라서, 리프레시될 다음 행은 리프레시 시작 값이 지시하는 어드레스를 갖는 행일 것이다. 더욱이, 리프레시 제어 유닛(105)에 의해 다음 리프레시 사이클이 개시될 때, 리프레시는 리프레시 시작 값이 지시하는 메모리 위치에서 시작될 것이다.
각각의 행이 리프레시된 후, 리프레시 카운터는 리프레시 종료 값에 도달할 때까지 증가 또는 감소할 수 있다. 리프레시 종료 값에 도달하면, 즉 PASR DRAM에 대해 메모리 블록의 미리 정해진 조각의 양(예를 들어, 1/4, 1/2, 3/4 등)이 리프레시되면, 리프레시 사이클이 완료된다. 이러한 방식으로, 미리 정해진 위치에서 시작하고 종료하는 인접 메모리 블록이 하나 이상의 메모리 뱅크에서 리프레시될 수 있다.
리프레시 시작/종료 레지스터(106)는 또한 판독 가능하다. 일 실시예에서, 리프레시 시작/종료 레지스터를 판독하기 위한 커맨드가 발행될 때, 현재의 리프레시 카운터 값은 판독 전에 리프레시 시작/종료 레지스터에 위치된다. 이것은 리프레시될 다음 행의 어드레스에 대한 액세스를 허가한다. 다른 실시예에서, 어떠한 새로운 값도 리프레시 시작/종료 레지스터에 위치되지 않으며, 리프레시 시작/종료 레지스터에 기입된 초기 리프레시 값이 리프레시 시작/종료 레지스터로부터 판독될 수 있다.
리프레시 값은 버스(142)를 통해 리프레시 시작/종료 레지스터로부터 판독될 수 있다. 버스(142)는 어드레스 버스 또는 데이터 버스일 수 있다. 버스(142)가 어드레스 버스인 경우, 어드레스 버스는 양방향 버스이어야 한다. 버스(142)가 데이터 버스인 경우, 리프레시 값들은 판독 타이밍 경로를 최적화하기 위하여 판독 데이터 경로 상에서 다중화될 수 있다.
도 2 내지 4는 본 발명의 실시예들에 따른 방법을 나타내는 흐름도이다. 아래의 동작들은 순차적인 프로세스로서 설명될 수 있지만, 동작들의 일부는 병렬로 또는 동시에 수행될 수 있다. 또한, 동작들의 순서는 본 발명의 실시예들의 사상으로부터 벗어나지 않고 재배열될 수 있다.
도 2는 메모리의 지정 부분이 리프레시될 수 있는 방법의 일 실시예를 나타내는 흐름도이다. 먼저, 블록 202에서 도시된 바와 같이, 리프레시 시작 값이 지정된다. 이어서, 블록 204에 도시된 바와 같이, 리프레시 종료 값이 선택적으로 지정될 수 있다. 본 발명의 실시예들에서, 리프레시 시작 및 종료 값들은 DRAM 내의 모드 레지스터에 저장되거나, 메모리에 저장될 수 있다. 리프레시 시작 및 종료 값들은 DRAM 내의 각각의 메모리 뱅크에 대해 지정될 수 있다. 마지막으로, 블록 206에 도시된 바와 같이, 리프레시 시작 값에 의해 지정된 위치에서 인접 메모리 블록의 리프레시가 시작되고, 리프레시 종료 값에 의해 지정된 위치에서 선택적으로 종료된다.
도 3은 리프레시 시작 값 및/또는 리프레시 종료 값이 외부 장치에 의해 메모리 장치에 기입될 수 있는 방법의 일 실시예를 나타내는 흐름도이다. 블록 302에 의해 도시된 바와 같이, 리프레시 기입 커맨드가 메모리 장치에 의해 수신된다. 리프레시 기입 커맨드는 메모리 컨트롤러 또는 다른 장치에 의해 메모리 장치로 발행될 수 있으며, 커맨드 버스를 통해 전송될 수 있다.
이어서, 블록 304에 도시된 바와 같이, 리프레시 값이 메모리 장치에 의해 수신된다. 리프레시 값은 리프레시 시작 값만을, 리프레시 종료 값만을, 또는 리프레시 시작 및 종료 값들 양자를 포함할 수 있다. 리프레시 값은 컨트롤러 또는 다른 장치에 의해 메모리 장치로 전송될 수 있다. 일 실시예에서, 리프레시 값들은 어드레스 버스를 통해 프로그래밍될 수 있다. 이 실시예에서, 리프레시 값에 대응하는 뱅크를 지정할 수도 있다. 다른 실시예에서, 리프레시 값들은 데이터 버스를 통해 전송될 수 있다. 모든 뱅크에 대한 리프레시 값들은 하나의 버스트 기입 동작시 전송될 수 있다.
수신된 리프레시 값은 블록 306에 도시된 바와 같이 레지스터에 저장된다. 레지스터는 모드 레지스터, 또는 메모리 장치 내의 다른 레지스터일 수 있다. 일 실시예에서, 수신된 리프레시 값은 대안으로 예약된 메모리 위치에 저장될 수 있다.
이어서, 블록 308에 도시된 바와 같이, 리프레시 값은 레지스터로부터 판독되어 리프레시 카운터에 저장될 수 있다. 리프레시 카운터는 리프레시될 메모리 내의 다음 행의 위치를 포함한다.
마지막으로, 블록 310에 도시된 바와 같이, 리프레시 사이클이 개시된다. 리프레시 사이클이 리프레시 제어 유닛에 의해 개시될 때, 리프레시될 최초 행은 리프레시 시작 값인 리프레시 카운터 내의 값에 의해 지시된다. 일 실시예에서, 리프레시 사이클은 리프레시 종료 값에 도달할 때까지 또는 메모리의 소정 부분, 예를 들어 1/2 또는 1/4이 리프레시될 때까지 계속된다.
도 4는 메모리 컨트롤러 장치와 같은 외부 장치가 메모리 장치로부터 리프레시 시작 값 및/또는 리프레시 종료 값의 값들을 판독할 수 있는 방법의 일 실시예를 나타내는 흐름도이다. 블록 402에 도시된 바와 같이, 리프레시 판독 커맨드가 메모리 장치에 의해 수신된다. 리프레시 판독 커맨드는 메모리 컨트롤러 또는 다른 장치에 의해 메모리 장치로 발행될 수 있으며, 커맨드 버스를 통해 전송될 수 있다.
이어서, 블록 404에 도시된 바와 같이, 리프레시 카운터로부터의 값이 판독된다. 리프레시 카운터로부터 판독된 값은 메모리 리프레시 사이클 동안 리프레시될 메모리 내의 다음 위치를 지시한다. 리프레시 카운터로부터의 값은 레지스터에 저장될 수 있다. 일 실시예에서, 리프레시 카운터로부터의 값은 리프레시 시작/종료 레지스터에 저장될 수 있다. 이 값은 또한 다른 레지스터에 저장되거나, 메모리 내의 위치에 저장될 수 있다.
이어서, 블록 406에 도시된 바와 같이, 레지스터로부터의 값이 판독된다. 마지막으로, 블록 408에 도시된 바와 같이, 이 값은 외부 장치로 전송될 수 있다. 일 실시예에서, 이 값은 데이터 버스 또는 어드레스 버스를 통해 메모리 컨트롤러 장치로 전송될 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치와 컨트롤러 장치 간의 상호 접속을 나타내는 블록도이다. 메모리 컨트롤러 장치(502)는 메모리 장치(504)에 결합된다. 메모리 컨트롤러 장치(502)는 도 3-4와 관련하여 전술한 바와 같이 리프레시 기입 및/또는 리프레시 판독 커맨드를 발행할 수 있다. 리프레시 판독 및 리프레시 기입 커맨드는 메모리 컨트롤러 장치(502)에 의해 발행되어 커맨드 버스(506)를 통해 메모리 장치(504)로 전송된다.
리프레시 기입 커맨드가 발행되면, 리프레시 값들이 데이터 버스(508)를 통한 버스트 데이터 전송시 메모리 컨트롤러 장치(502)에서 메모리 장치(504)로 전송될 수 있다. 리프레시 판독 커맨드가 발행되면, 리프레시 값들은 데이터 버스(508)를 통한 버스트 데이터 전송시 메모리 장치(504)에서 메모리 컨트롤러 장치(502)로 전송될 수 있다.
도 6은 일 실시예에 따른 리프레시 기입 커맨드를 나타내는 타이밍도이다. 메모리 장치는 리프레시 기입 커맨드를 수신하며(602), 리프레시 값들(D0:7)의 버스트 데이터 전송이 이어진다(604). 리프레시 값들은 데이터 스트로브(DQS)의 상승 및 하강 에지에서 래치된다.
도 7은 일 실시예에 따른 리프레시 판독 커맨드를 나타내는 타이밍도이다. 메모리 장치는 리프레시 판독 커맨드를 수신한다(702). 리프레시 레이턴시 기간(703) 후, 리프레시 값들(D0:7)이 데이터 버스를 통해 전송될 수 있다.
도 8은 본 발명에 따른 시스템의 일 실시예를 나타낸다. 시스템(800)은 적 어도 프로세서 또는 CPU(802), 메모리 컨트롤러 장치(806), I/O 컨트롤러 장치(818), 및 하나 이상의 메모리 장치(810)를 포함한다. 도 1에 메모리 장치(810)의 블록도가 도시되어 있다.
시스템은 또한 네트워크 포트 또는 인터페이스(820)를 포함할 수 있으며, 유선 또는 무선 네트워크(830)에 결합될 수 있다. 메모리 컨트롤러 장치(806)는 버스(804)에 의해 CPU(802)에 결합된다. 메모리 컨트롤러 장치(806)는 CPU(802)에, 메모리 컨트롤러 장치(806)가 메모리 버스(808)에 의해 결합된 하나 이상의 메모리 장치(810)에 대한 액세스를 제공한다. I/O 컨트롤러 허브(818)가 버스(816)에 의해 메모리 컨트롤러 장치(806)에 결합될 수 있다. I/O 컨트롤러 허브(818)는 네트워크(830)에 접속할 수 있는 네트워크 포트(820)에 결합될 수 있다. I/O 컨트롤러 허브(818)는 또한 대용량 저장 장치(822) 및 불휘발성 메모리(824)에 결합될 수 있다.
이들 컴포넌트는 함께, CPU(802)에 의한 머신 판독 가능 명령어들의 실행, 및 메모리 장치(810) 내의 명령어들을 포함하는 데이터의 저장을 지원할 수 있는 시스템(800)을 구성한다. 시스템의 동작 동안, CPU(802)는 리프레시 시작 값 및/또는 리프레시 종료 값을 하나 이상의 메모리 장치(810)에 기입하게 하는 명령어들을 실행할 수 있다. 결과적으로, 메모리 장치에 대한 리프레시 사이클이 시작될 때, 리프레시 사이클은 리프레시 시작 값에 의해 지정된 메모리 내의 위치에서 시작되고, 리프레시 종료 값에 의해 지정된 위치에서 종료될 수 있어, 메모리 장치 내의 행들의 미리 결정된 부분만이 리프레시될 수 있다. CPU(802)는 또한 리프레 시 시작 값 및/또는 리프레시 종료 값을 하나 이상의 메모리 장치로부터 판독하게 하는 명령어들을 실행할 수 있다.
본 발명의 실시예들에서, 시스템(800) 내의 특정 컴포넌트들이 변경될 수 있다. 예를 들어, CPU(802)는 다양한 타입의 CPU 중 어느 하나일 수 있고, 메모리 장치(810)는 DRAM 또는 리프레시를 필요로 하는 다른 타입의 메모리를 포함하는 다양한 타입의 메모리 중 임의의 메모리일 수 있으며, 메모리 컨트롤러 장치(806)는 메모리 장치(810)에 대한 적절한 인터페이스를 구비한 임의의 장치일 수 있다. 시스템의 실시예들은 또한 그래픽 컨트롤러 장치 및 I/O 장치들을 포함하지만 이에 한정되지 않는, 도 8에 도시되지 않은 추가 장치들을 포함할 수 있다.
따라서, 능동적 리프레시 관리를 위한 방법, 장치, 및 시스템이 개시된다. 위의 설명에서, 다양한 특정 상세가 설명되었다. 그러나, 실시예들은 이들 특정 상세 없이도 실시될 수 있음을 이해해야 한다. 다른 예에서, 공지된 회로, 구조 및 기술은 본 설명의 이해를 방해하지 않기 위해 상세히 설명되지 않았다. 실시예들은 그의 특정 예시적 구현을 참조하여 설명되었다. 그러나, 본 명세서에 설명되는 실시예들의 보다 넓은 사상 및 범위를 벗어나지 않고 이들 실시예에 대한 다양한 수정 및 변경이 이루어질 수 있음은 본 개시의 이익을 갖는 사람들에게 자명할 것이다. 따라서, 명세서 및 도면은 제한적인 의미가 아니라 예시적인 의미로 간주되어야 한다.
도 1은 일 실시예에 따른 메모리 장치의 블록도이다.
도 2는 일 실시예에 따른 방법을 나타내는 흐름도이다.
도 3은 일 실시예에 따른 방법을 나타내는 흐름도이다.
도 4는 일 실시예에 따른 방법을 나타내는 흐름도이다.
도 5는 일 실시예에 따른 메모리 컨트롤러 장치에 결합된 메모리 장치의 블록도이다.
도 6은 일 실시예에 따른 타이밍도이다.
도 7은 일 실시예에 따른 타이밍도이다.
도 8은 일 실시예에 따른 시스템 블록도이다.

Claims (1)

  1. 메모리 셀들의 어레이; 및
    적어도 하나의 판독 가능 및 기입 가능 리프레시 시작/종료 데이터 저장 요소
    를 포함하는 메모리 장치.
KR1020097009499A 2004-12-21 2005-12-21 부분 메모리 리프레시를 위한 방법, 장치 및 시스템 KR101120305B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/019,881 2004-12-21
US11/019,881 US7342841B2 (en) 2004-12-21 2004-12-21 Method, apparatus, and system for active refresh management

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020077014000A Division KR20070086472A (ko) 2004-12-21 2005-12-21 부분 메모리 리프레시를 위한 방법, 장치 및 시스템

Publications (2)

Publication Number Publication Date
KR20090051276A true KR20090051276A (ko) 2009-05-21
KR101120305B1 KR101120305B1 (ko) 2012-03-06

Family

ID=36354117

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020097009499A KR101120305B1 (ko) 2004-12-21 2005-12-21 부분 메모리 리프레시를 위한 방법, 장치 및 시스템
KR1020077014000A KR20070086472A (ko) 2004-12-21 2005-12-21 부분 메모리 리프레시를 위한 방법, 장치 및 시스템

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020077014000A KR20070086472A (ko) 2004-12-21 2005-12-21 부분 메모리 리프레시를 위한 방법, 장치 및 시스템

Country Status (5)

Country Link
US (2) US7342841B2 (ko)
JP (1) JP2008524774A (ko)
KR (2) KR101120305B1 (ko)
TW (1) TWI319577B (ko)
WO (1) WO2006069356A2 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140088660A (ko) * 2013-01-03 2014-07-11 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
KR20190016968A (ko) * 2016-06-20 2019-02-19 퀄컴 인코포레이티드 플래시 메모리에 대한 리프레시 관리

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7342841B2 (en) * 2004-12-21 2008-03-11 Intel Corporation Method, apparatus, and system for active refresh management
US7145829B1 (en) * 2005-06-16 2006-12-05 International Business Machines Corporation Single cycle refresh of multi-port dynamic random access memory (DRAM)
US9171585B2 (en) 2005-06-24 2015-10-27 Google Inc. Configurable memory circuit system and method
US8111566B1 (en) 2007-11-16 2012-02-07 Google, Inc. Optimal channel design for memory devices for providing a high-speed memory interface
US8438328B2 (en) 2008-02-21 2013-05-07 Google Inc. Emulation of abstracted DIMMs using abstracted DRAMs
US9507739B2 (en) 2005-06-24 2016-11-29 Google Inc. Configurable memory circuit system and method
US8619452B2 (en) 2005-09-02 2013-12-31 Google Inc. Methods and apparatus of stacking DRAMs
US8244971B2 (en) 2006-07-31 2012-08-14 Google Inc. Memory circuit system and method
US8335894B1 (en) 2008-07-25 2012-12-18 Google Inc. Configurable memory system with interface circuit
US8041881B2 (en) 2006-07-31 2011-10-18 Google Inc. Memory device with emulated characteristics
US8169233B2 (en) 2009-06-09 2012-05-01 Google Inc. Programming of DIMM termination resistance values
US8359187B2 (en) 2005-06-24 2013-01-22 Google Inc. Simulating a different number of memory circuit devices
US8796830B1 (en) 2006-09-01 2014-08-05 Google Inc. Stackable low-profile lead frame package
US20080028136A1 (en) 2006-07-31 2008-01-31 Schakel Keith R Method and apparatus for refresh management of memory modules
US8089795B2 (en) 2006-02-09 2012-01-03 Google Inc. Memory module with memory stack and interface with enhanced capabilities
US20080082763A1 (en) 2006-10-02 2008-04-03 Metaram, Inc. Apparatus and method for power management of memory circuits by a system or component thereof
US10013371B2 (en) 2005-06-24 2018-07-03 Google Llc Configurable memory circuit system and method
US8055833B2 (en) 2006-10-05 2011-11-08 Google Inc. System and method for increasing capacity, performance, and flexibility of flash storage
US8327104B2 (en) 2006-07-31 2012-12-04 Google Inc. Adjusting the timing of signals associated with a memory system
US9542352B2 (en) 2006-02-09 2017-01-10 Google Inc. System and method for reducing command scheduling constraints of memory circuits
US8090897B2 (en) 2006-07-31 2012-01-03 Google Inc. System and method for simulating an aspect of a memory circuit
US8060774B2 (en) 2005-06-24 2011-11-15 Google Inc. Memory systems and memory modules
US8130560B1 (en) 2006-11-13 2012-03-06 Google Inc. Multi-rank partial width memory modules
US8081474B1 (en) 2007-12-18 2011-12-20 Google Inc. Embossed heat spreader
US8397013B1 (en) 2006-10-05 2013-03-12 Google Inc. Hybrid memory module
US8386722B1 (en) 2008-06-23 2013-02-26 Google Inc. Stacked DIMM memory interface
US8077535B2 (en) 2006-07-31 2011-12-13 Google Inc. Memory refresh apparatus and method
US9632929B2 (en) 2006-02-09 2017-04-25 Google Inc. Translating an address associated with a command communicated between a system and memory circuits
US7724589B2 (en) 2006-07-31 2010-05-25 Google Inc. System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits
JP4984872B2 (ja) * 2006-12-15 2012-07-25 富士通セミコンダクター株式会社 半導体メモリ、半導体メモリの動作方法、メモリコントローラおよびシステム
US7613060B2 (en) 2007-05-21 2009-11-03 Micron Technology, Inc. Methods, circuits, and systems to select memory regions
US8209479B2 (en) 2007-07-18 2012-06-26 Google Inc. Memory circuit system and method
US7590021B2 (en) 2007-07-26 2009-09-15 Qualcomm Incorporated System and method to reduce dynamic RAM power consumption via the use of valid data indicators
US8080874B1 (en) 2007-09-14 2011-12-20 Google Inc. Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween
US20090144507A1 (en) * 2007-12-04 2009-06-04 International Business Machines Corporation APPARATUS AND METHOD FOR IMPLEMENTING REFRESHLESS SINGLE TRANSISTOR CELL eDRAM FOR HIGH PERFORMANCE MEMORY APPLICATIONS
US7882302B2 (en) * 2007-12-04 2011-02-01 International Business Machines Corporation Method and system for implementing prioritized refresh of DRAM based cache
US8108609B2 (en) * 2007-12-04 2012-01-31 International Business Machines Corporation Structure for implementing dynamic refresh protocols for DRAM based cache
US7962695B2 (en) * 2007-12-04 2011-06-14 International Business Machines Corporation Method and system for integrating SRAM and DRAM architecture in set associative cache
US20090144504A1 (en) * 2007-12-04 2009-06-04 International Business Machines Corporation STRUCTURE FOR IMPLEMENTING REFRESHLESS SINGLE TRANSISTOR CELL eDRAM FOR HIGH PERFORMANCE MEMORY APPLICATIONS
US8024513B2 (en) * 2007-12-04 2011-09-20 International Business Machines Corporation Method and system for implementing dynamic refresh protocols for DRAM based cache
FR2927463B1 (fr) * 2008-02-12 2011-04-01 Bull Sas Dispositif de controle d'acces a une memoire electronique ameliore
US7969807B2 (en) * 2008-03-05 2011-06-28 Qimonda Ag Memory that retains data when switching partial array self refresh settings
JP5599977B2 (ja) * 2009-01-22 2014-10-01 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置
US8468295B2 (en) * 2009-12-02 2013-06-18 Dell Products L.P. System and method for reducing power consumption of memory
US20110296098A1 (en) 2010-06-01 2011-12-01 Dell Products L.P. System and Method for Reducing Power Consumption of Memory
KR101774428B1 (ko) * 2010-09-24 2017-09-04 삼성전자주식회사 반도체 메모리 디바이스 및 그 리프레시 방법
US8705302B2 (en) * 2010-09-24 2014-04-22 Samsung Electronics Co., Ltd. Semiconductor memory devices having self-refresh capability
US8626999B2 (en) * 2010-10-08 2014-01-07 Winbond Electronics Corp. Dynamic random access memory unit and data refreshing method thereof
JP2012178194A (ja) * 2011-02-25 2012-09-13 Renesas Electronics Corp 不揮発性半導体記憶装置
JP5928585B2 (ja) * 2012-06-07 2016-06-01 富士通株式会社 選択的にメモリのリフレッシュを行う制御装置
TWI466116B (zh) * 2012-09-27 2014-12-21 Winbond Electronics Corp 儲存媒體及其控制方法
US9299400B2 (en) 2012-09-28 2016-03-29 Intel Corporation Distributed row hammer tracking
TWI503662B (zh) 2012-12-27 2015-10-11 Ind Tech Res Inst 記憶體控制裝置及方法
CN103915111B (zh) * 2013-01-09 2016-08-10 华邦电子股份有限公司 存储器装置及其电源调整方法
US10121065B2 (en) 2013-03-14 2018-11-06 Nike, Inc. Athletic attribute determinations from image data
US10223926B2 (en) 2013-03-14 2019-03-05 Nike, Inc. Skateboard system
US9336855B2 (en) * 2013-05-14 2016-05-10 Qualcomm Incorporated Methods and systems for smart refresh of dynamic random access memory
WO2018188083A1 (zh) 2017-04-14 2018-10-18 华为技术有限公司 内存刷新技术及计算机系统
US11449439B1 (en) 2019-07-25 2022-09-20 Rambus Inc. Fragmented periodic timing calibration
KR20230025554A (ko) 2021-08-12 2023-02-22 삼성전자주식회사 호스트 장치 및 스토리지 장치의 구동 방법 및 스토리지 장치
US11868224B2 (en) 2021-08-31 2024-01-09 Micron Technology, Inc. Memory sub-system data retention via refresh
US11733910B2 (en) 2021-08-31 2023-08-22 Micron Technology, Inc. Memory sub-system data loss prediction

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AT395662B (de) * 1988-09-09 1993-02-25 Philips Nv In ein informationsverarbeitungsgeraet einfuehrbarer speichermodul und verwendung eines solchen speichermoduls in einem informationsverarbeitungsgeraet
US5283885A (en) * 1988-09-09 1994-02-01 Werner Hollerbauer Storage module including a refresh device for storing start and stop refresh addresses
EP1187227A3 (de) 1989-05-31 2002-08-28 Osram Opto Semiconductors GmbH & Co. OHG Oberflächenmontierbares Opto-Bauelement und Verfahren zum Herstellen desselben
US5148546A (en) 1991-04-22 1992-09-15 Blodgett Greg A Method and system for minimizing power demands on portable computers and the like by refreshing selected dram cells
US5321661A (en) * 1991-11-20 1994-06-14 Oki Electric Industry Co., Ltd. Self-refreshing memory with on-chip timer test circuit
EP0613032B1 (en) 1993-02-23 1999-01-20 The Whitaker Corporation Fiber optic coupling devices
US5469559A (en) 1993-07-06 1995-11-21 Dell Usa, L.P. Method and apparatus for refreshing a selected portion of a dynamic random access memory
JPH08147970A (ja) * 1994-11-21 1996-06-07 Matsushita Electric Ind Co Ltd Ｄｒａｍコントローラ
IL121044A (en) 1996-07-15 2000-09-28 Motorola Inc Dynamic memory device
JP4246812B2 (ja) 1997-06-12 2009-04-02 パナソニック株式会社 半導体回路及びその制御方法
JP3490887B2 (ja) * 1998-03-05 2004-01-26 シャープ株式会社 同期型半導体記憶装置
US6118719A (en) * 1998-05-20 2000-09-12 International Business Machines Corporation Self-initiated self-refresh mode for memory modules
KR100301008B1 (ko) 1998-06-15 2001-10-27 윤종용 컴퓨터와 포트 레프리케이터 결합 구조체
JP2000021162A (ja) 1998-07-03 2000-01-21 Mitsubishi Electric Corp 揮発性メモリおよびエンベッデッド・ダイナミック・ランダム・アクセス・メモリ
DE19910164C2 (de) 1999-02-24 2002-10-17 Infineon Technologies Ag Elektrooptisches Modul
US6094705A (en) * 1999-03-10 2000-07-25 Picoturbo, Inc. Method and system for selective DRAM refresh to reduce power consumption
JP4056173B2 (ja) * 1999-04-14 2008-03-05 富士通株式会社 半導体記憶装置および該半導体記憶装置のリフレッシュ方法
KR100677065B1 (ko) 1999-04-29 2007-02-01 삼성전자주식회사 광커넥터 모듈
US6330639B1 (en) * 1999-06-29 2001-12-11 Intel Corporation Method and apparatus for dynamically changing the sizes of pools that control the power consumption levels of memory devices
JP2001338489A (ja) * 2000-05-24 2001-12-07 Mitsubishi Electric Corp 半導体装置
US6570801B2 (en) * 2000-10-27 2003-05-27 Kabushiki Kaisha Toshiba Semiconductor memory having refresh function
US6913400B2 (en) 2000-11-03 2005-07-05 Tyco Electronics Corporation Optoelectric module for multi-fiber arrays
US6590822B2 (en) * 2001-05-07 2003-07-08 Samsung Electronics Co., Ltd. System and method for performing partial array self-refresh operation in a semiconductor memory device
TW514920B (en) 2001-07-20 2002-12-21 United Microelectronics Corp Selective memory refreshing circuit and refreshing method
US6738861B2 (en) * 2001-09-20 2004-05-18 Intel Corporation System and method for managing data in memory for reducing power consumption
KR100424178B1 (ko) * 2001-09-20 2004-03-24 주식회사 하이닉스반도체 반도체 메모리 장치의 내부어드레스 발생회로
JP4459495B2 (ja) 2001-12-13 2010-04-28 富士通マイクロエレクトロニクス株式会社 半導体記憶装置のリフレッシュ制御方法、及び該制御方法を有する半導体記憶装置
US6751143B2 (en) * 2002-04-11 2004-06-15 Micron Technology, Inc. Method and system for low power refresh of dynamic random access memories
US6665224B1 (en) * 2002-05-22 2003-12-16 Infineon Technologies Ag Partial refresh for synchronous dynamic random access memory (SDRAM) circuits
JP2004152420A (ja) * 2002-10-31 2004-05-27 Toshiba Corp 半導体装置
KR100535071B1 (ko) * 2002-11-07 2005-12-07 주식회사 하이닉스반도체 셀프 리프레쉬 장치
JP2004259343A (ja) * 2003-02-25 2004-09-16 Renesas Technology Corp 半導体記憶装置
US6876593B2 (en) 2003-07-01 2005-04-05 Intel Corporation Method and apparatus for partial refreshing of DRAMS
US6956782B2 (en) * 2003-09-30 2005-10-18 Infineon Technologies Ag Selective bank refresh
US20050078538A1 (en) * 2003-09-30 2005-04-14 Rainer Hoehler Selective address-range refresh
US7342841B2 (en) * 2004-12-21 2008-03-11 Intel Corporation Method, apparatus, and system for active refresh management

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140088660A (ko) * 2013-01-03 2014-07-11 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
KR20190016968A (ko) * 2016-06-20 2019-02-19 퀄컴 인코포레이티드 플래시 메모리에 대한 리프레시 관리

Also Published As

Publication number Publication date
US20060133173A1 (en) 2006-06-22
TW200634816A (en) 2006-10-01
TWI319577B (en) 2010-01-11
WO2006069356A2 (en) 2006-06-29
US8289797B2 (en) 2012-10-16
US7342841B2 (en) 2008-03-11
KR101120305B1 (ko) 2012-03-06
KR20070086472A (ko) 2007-08-27
JP2008524774A (ja) 2008-07-10
US20080056047A1 (en) 2008-03-06
WO2006069356A3 (en) 2006-08-10

Similar Documents

Publication Publication Date Title
KR101120305B1 (ko) 부분 메모리 리프레시를 위한 방법, 장치 및 시스템
KR101166949B1 (ko) 지시된 자동-리프레시 동기화
CN107068175B (zh) 易失性存储器设备、其信息提供方法及其刷新控制方法
KR100810040B1 (ko) 향상된 리프레시 메커니즘을 갖는 동기식 동적 메모리 회로 및 그 메모리 회로의 동작 방법
KR101107798B1 (ko) 유효 데이터 표시자들의 사용을 통해 동적 ｒａｍ 전력 소비를 감소시키기 위한 시스템 및 방법
US6463001B1 (en) Circuit and method for merging refresh and access operations for a memory device
US7187608B2 (en) System and method for controlling the access and refresh of a memory
US8060705B2 (en) Method and apparatus for using a variable page length in a memory
WO2012160860A1 (ja) 半導体記憶装置、メモリシステムおよび半導体記憶装置のアクセス方法
JP2007503069A (ja) 選択的バンクリフレッシュ
CN114388024A (zh) 具有经改进命令/地址总线利用的存储器
US20050105357A1 (en) Method and circuit configuration for refreshing data in a semiconductor memory
US7408832B2 (en) Memory control method and apparatuses
US7894290B2 (en) Method and apparatus for performing internal hidden refreshes while latching read/write commands, address and data information for later operation
JP2008210088A (ja) メモリコントローラ、半導体メモリのアクセス制御方法およびシステム
US7778103B2 (en) Semiconductor memory device for independently selecting mode of memory bank and method of controlling thereof
JP5095649B2 (ja) メモリシステム
CN115374030A (zh) 具有存储器发起的命令插入的存储器以及相关联系统、装置和方法
JP2008135046A (ja) メモリシステム
KR20040026777A (ko) 패러티로서 비유효한 출력 데이터를 보정하는 에스램 호한메모리와 그 구동방법
JP2009176343A (ja) 半導体記憶装置
KR20170093053A (ko) 리프레시 정보 생성기를 포함하는 휘발성 메모리 장치 및 전자 장치, 그것의 정보 제공 방법, 그리고 그것의 리프레시 제어 방법

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150130

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160127

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170201

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180417

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee