JP5095649B2 - メモリシステム - Google Patents
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Description
前記コントローラは、外部装置に接続される第1データ転送制御部と、前記不揮発性メモリに接続される第2データ転送制御部と、前記バッファメモリに接続され前記第1データ転送制御部からの転送要求及び第2データ転送制御部からの転送要求に応答してバッファメモリとの間のデータ転送を制御する転送調停部とを有し、
前記第1データ転送制御部は、データバッファを介して外部装置と転送調停部に接続され、転送調停部に転送要求を出力し、
前記第2データ転送制御部は、データバッファを介して不揮発性メモリと転送調停部に接続され、転送調停部に転送要求を出力し、
転送調停部は、第1データ転送制御部からの転送要求と第2データ転送制御部からの転送要求に対し、前記バッファメモリに対する書き込み方向の転送と前記バッファメモリに対する読み出し方向の転送とを時分割で制御し、
外部からのライトアクセス要求に応答するとき、前記第1データ転送制御部は外部装置からデータバッファに所定量のデータが蓄積されたとき転送調停部にバッファメモリに対する書き込みのための転送要求を出力し、前記第2データ転送制御部はデータバッファに所定量のデータがないとき転送調停部にバッファメモリからデータバッファに対する読み出しのための転送要求を出力することを特徴とするメモリシステム。
2 ・・・ フラッシュメモリ
3 ・・・ ホスト装置
4 ・・・ コントローラ
5 ・・・ バッファメモリ(SDRAM)
11 ・・・ ホストデータ転送制御部
12 ・・・ フラッシュデータ転送制御部
13 ・・・ 転送調停部
14 ・・・ CPU
15 ・・・ 制御レジスタ(コマンドレジスタ、アドレスレジスタ、ステータスレジスタ)
20 ・・・ データバッファ
21 ・・・ 転送要求回路
22 ・・・ データバッファ
23 ・・・ 転送要求回路
31 ・・・ ホスト転送アドレスカウンタ
32 ・・・ フラッシュ転送アドレスカウンタ
33 ・・・ 転送許可回路
Claims (10)
- メモリシステムであって、
書き換え可能な不揮発性メモリと、
バッファメモリと、
コントローラ
とを備え、
第1のデータバッファを有した第1のデータ転送制御部と、第2のデータバッファを有した第2のデータ転送制御部とを、前記コントローラが含み、
前記バッファメモリは、前記第1のデータバッファを介して外部装置に接続され、及び、前記第2のデータバッファを介して前記不揮発性メモリに接続され、及び、
前記外部装置からのライトアクセス要求に応答して、前記コントローラが、前記第1のデータバッファから前記バッファメモリへのデータブロックの書き込み処理と、次いで前記バッファメモリから前記第2のデータバッファへの該データブロックの読み出し処理とを実施するのと同時に、該書き込み処理と該読み出し処理とに並行して、前記コントローラは、該書き込み処理と該読み出し処理とが実施される前記データブロックの次のデータブロックが前記外部装置から前記第1のデータバッファに転送されることとなるように、且つ、該書き込み処理と該読み出し処理とが実施される前記データブロックの1つ前のデータブロックが前記第2のデータバッファから前記不揮発性メモリに転送されることとなるように時分割方式で制御を行うことからなる、メモリシステム。 - 前記外部装置からのリードアクセス要求に応答して、前記コントローラが、前記第2のデータバッファから前記バッファメモリへのデータブロックの書き込み処理と、次いで前記バッファメモリから前記第1のデータバッファへの該データブロックの読み出し処理とを実施するのと同時に、該書き込み処理と該読み出し処理とに並行して、前記コントローラは、該書き込み処理と該読み出し処理とが実施される前記データブロックの次のデータブロックが前記不揮発性メモリから前記第2のデータバッファに転送されることとなるように、且つ、該書き込み処理と該読み出し処理とが実施される前記データブロックの1つ前のデータブロックが前記第1のデータバッファから前記外部装置に転送されることとなるように時分割方式で制御を行うことからなる、請求項1に記載のメモリシステム。
- 前記外部装置からのライトアクセス要求に応答して、所定量のデータが前記バッファメモリ内に書き込まれた時に前記第1のデータ転送制御部は第1の信号をアクティブにし、該所定量のデータが前記バッファメモリから読み出された時に前記第2のデータ転送制御部は第2の信号をアクティブにし、前記コントローラは、該第1及び第2の信号が両方ともアクティブにされた状態を検知した時に、ライトアクセス要求待ち状態に入り、及び、
前記外部装置からのリードアクセス要求に応答して、所定量のデータが前記バッファメモリ内に書き込まれた時に前記第2のデータ転送制御部は前記第2の信号をアクティブにし、該所定量のデータが前記バッファメモリから読み出された時に前記第1のデータ転送制御部は前記第1の信号をアクティブにし、前記コントローラは、該第1及び第2の信号が両方ともアクティブにされた状態を検知した時に、リードアクセス要求待ち状態に入ることからなる、請求項1又は2に記載のメモリシステム。 - 前記コントローラと前記バッファメモリとの間におけるデータ転送の動作速度が、前記外部装置と前記コントローラとの間のデータ転送速度の約2倍以上の速さである、請求項1乃至3の何れかに記載のメモリシステム。
- 前記バッファメモリは、シングルポートのクロック同期型揮発性メモリであり、FIFO方式で動作することからなる、請求項1乃至4の何れかに記載のメモリシステム。
- 前記不揮発性メモリがフラッシュメモリである、請求項1乃至5の何れかに記載のメモリシステム。
- 前記コントローラが、
前記バッファメモリに接続された転送調停部であって、前記第1のデータ転送制御部からの転送要求と、前記第2のデータ転送制御部からの転送要求とに応答して、前記バッファメモリに対して送受されるデータの転送を制御する、転送調停部
を更に含み、
前記第1のデータ転送制御部は、転送要求を前記転送調停部に出力し、
前記第2のデータ転送制御部は、転送要求を前記転送調停部に出力し、及び、
前記転送調停部は、前記第1のデータ転送制御部からの転送要求と、前記第2のデータ転送制御部からの転送要求とに応答して、前記バッファメモリに対する前記書き込み処理及び読み出し処理を時分割方式で制御することからなる、請求項1乃至6の何れかに記載のメモリシステム。 - 前記第1及び第2のデータバッファが、いずれもデュアルポートを有している、請求項1乃至7の何れかに記載のメモリシステム。
- 前記外部装置からのライトアクセス要求に応答して、前記第1のデータ転送制御部は、所定量のデータが前記外部装置から前記第1のデータバッファ内に格納される時には、前記バッファメモリに対してデータを書き込むための転送要求を前記転送調停部に出力し、及び第2のデータ転送制御部は、前記第2のデータバッファ内のデータが、該所定量未満である時には、前記バッファメモリから前記第2のデータバッファにデータを読み出すための転送要求を前記転送調停部に出力することからなる、請求項7に記載のメモリシステム。
- 前記外部装置からのリードアクセス要求に応答して、前記第2のデータ転送制御部は、所定量のデータが前記不揮発性メモリから前記第2のデータバッファ内に格納される時には、前記バッファメモリに対してデータを書き込むための転送要求を前記転送調停部に出力し、及び第1のデータ転送制御部は、前記第1のデータバッファ内のデータが、該所定量未満である時には、前記バッファメモリから前記第1のデータバッファにデータを読み出すための転送要求を前記転送調停部に出力することからなる、請求項7に記載のメモリシステム。
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