JPS58182189A - ダイナミツク型ｍｏｓｒａｍ - Google Patents
ダイナミツク型ｍｏｓｒａｍInfo
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- JPS58182189A JPS58182189A JP57063827A JP6382782A JPS58182189A JP S58182189 A JPS58182189 A JP S58182189A JP 57063827 A JP57063827 A JP 57063827A JP 6382782 A JP6382782 A JP 6382782A JP S58182189 A JPS58182189 A JP S58182189A
- Authority
- JP
- Japan
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- signal
- circuit
- address
- write
- refresh
- Prior art date
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ＭＯＢ（金属−絶縁物一半導体）集積回路
で構成されたダイナミックｉｉＲＡＭ（ランダム・アク
セス・メモリ）Ｋ関する。
で構成されたダイナミックｉｉＲＡＭ（ランダム・アク
セス・メモリ）Ｋ関する。
例えば、記憶容量が６４にビットのダイナミック型ＭＯ
８ＲＡＭ（以下、単ＫＤ−ＲＡＭと称する。）では、「
電子技術」誌のＶＯ１２３，Ａ３のｐｐｓｏ〜３３によ
って自動リアレッシェ機能を付加したものが提案されて
いる。この自動リフレッシ為動作は、外部端子から供給
される制御信号ＲＥＦＫよって行なわれるものである。
８ＲＡＭ（以下、単ＫＤ−ＲＡＭと称する。）では、「
電子技術」誌のＶＯ１２３，Ａ３のｐｐｓｏ〜３３によ
って自動リアレッシェ機能を付加したものが提案されて
いる。この自動リフレッシ為動作は、外部端子から供給
される制御信号ＲＥＦＫよって行なわれるものである。
したがって、例えば２５６にビットのＤ−ＫＡＭに、上
記自動リフレッシェ機能を付加しようとすると、外部端
子の総数が１７ビンとなり、上記６４にビットのＤ−Ｒ
ＡＭと同じ１６ビンのパッケージに実装できなくなる。
記自動リフレッシェ機能を付加しようとすると、外部端
子の総数が１７ビンとなり、上記６４にビットのＤ−Ｒ
ＡＭと同じ１６ビンのパッケージに実装できなくなる。
すなわち、２５６にビットのＤ−ＲＡＭでは、アドレス
信号端子が９ビン、アドレススト困−プ信号端子（ＲＡ
Ｓ。
信号端子が９ビン、アドレススト困−プ信号端子（ＲＡ
Ｓ。
０ＡＫ）が２ピン、Ｖ−ド／ライト信号端子（ＷＥ）が
１ビン、出力信号端子（ＤＯｕｔ）が１ビン、入力信号
端子（Ｄｌｆｉ）が１ビン及び電源供給端子（ＶＤＤ、
ＧＮＤ ）が２ビン必要であるため、これだけで轡数
が１６ビンとなってしまうからである。
１ビン、出力信号端子（ＤＯｕｔ）が１ビン、入力信号
端子（Ｄｌｆｉ）が１ビン及び電源供給端子（ＶＤＤ、
ＧＮＤ ）が２ビン必要であるため、これだけで轡数
が１６ビンとなってしまうからである。
したがって、上記方式による自動リフレッシェ機能を付
加し７ｔ２５６にビットのＤ−ＲＡＭな形成した場合、
６４にビットのＤ−凡λＭとの適応ができなくなり、ユ
ーザーにおいて極めて使用しすらいものとなってしｔ５
゜ この発明は、外部端子を増加さぜることなく、自動リフ
レッシ島機ｉｔ付加することができるＤ−ＲＡＭを提供
することｋある。
加し７ｔ２５６にビットのＤ−ＲＡＭな形成した場合、
６４にビットのＤ−凡λＭとの適応ができなくなり、ユ
ーザーにおいて極めて使用しすらいものとなってしｔ５
゜ この発明は、外部端子を増加さぜることなく、自動リフ
レッシ島機ｉｔ付加することができるＤ−ＲＡＭを提供
することｋある。
この発明のさらに他の目的は、以下の１！明及び図面か
ら明らかになるであろう。
ら明らかになるであろう。
この発＠に従えば、自動リフレッシ島動作のための制御
信号が、書込／読出制御信号と多重化されて入力される
とともに、アドレ゛スストロープ信号によって、リアレ
ッジ為制御信号と書込／読出制御信号とが再生される。
信号が、書込／読出制御信号と多重化されて入力される
とともに、アドレ゛スストロープ信号によって、リアレ
ッジ為制御信号と書込／読出制御信号とが再生される。
菖１図は、この発ｆｌｊＫ係るＤ−ＲＡＭの一実施例を
示すブロック図である。同ｍＫお込て点線で囲まれた各
ブロック図は、公知の半導体製造技術によって１つの半
導体基板上に形成される。
示すブロック図である。同ｍＫお込て点線で囲まれた各
ブロック図は、公知の半導体製造技術によって１つの半
導体基板上に形成される。
第２ＩＱは、Ｄ−ＲＡＭのリード（続出）ｔイクルとラ
イト（書込）ｔイクルの動作を示すタイミ次に、この実
施ＩＰ％ＩＫおけるＤ−ＲＡＭの＠ｌ！を上記第１ＷＪ
のブロック図及び菖２図のタイミング図（従って説明す
る。
イト（書込）ｔイクルの動作を示すタイミ次に、この実
施ＩＰ％ＩＫおけるＤ−ＲＡＭの＠ｌ！を上記第１ＷＪ
のブロック図及び菖２図のタイミング図（従って説明す
る。
まず、ロウアドレス信号Ａ０〜人五カＲＡ Ｓ 信号が
ＬＬなりロウアドレスバッファ（以下、Ｒ−ムＤＢと称
する。）２に取込まれ、ラッチされる。
ＬＬなりロウアドレスバッファ（以下、Ｒ−ムＤＢと称
する。）２に取込まれ、ラッチされる。
ここで、ＲＡＳ信号をロクアドレス信号人、〜人１ よ
り遅らせる連山はメモリアレイにおけるロウアドレスと
して＋２クアドレス信号人。〜λ・を直 確実に’１ｌｌｌ込むためである。
り遅らせる連山はメモリアレイにおけるロウアドレスと
して＋２クアドレス信号人。〜λ・を直 確実に’１ｌｌｌ込むためである。
次ＫＲＡ８１１号から遅延した信号φ、８ が凡−ＡＤ
ＢＫ印２１ｉｌｌされ、上記ラッチされた協つアドレス
信号に対応したレベル暑。＊ ａ 押”’ ”’ ａ
ｉ ｓ ａ ｉをロクデコーダ、ドライブ回路（以下
、Ｒ−ＤＯＲと称する。）３へ送出する。＆−ＤＯＲ３
に上記レベルａ・、！１・＊ Ｊ１ｉ＋ ａｉ が
印加されるとＲ−ＤＯＲ３は選択されたものだけハイレ
ベルに留り、選択されないものはロウレベルとなる動作
を行なう。
ＢＫ印２１ｉｌｌされ、上記ラッチされた協つアドレス
信号に対応したレベル暑。＊ ａ 押”’ ”’ ａ
ｉ ｓ ａ ｉをロクデコーダ、ドライブ回路（以下
、Ｒ−ＤＯＲと称する。）３へ送出する。＆−ＤＯＲ３
に上記レベルａ・、！１・＊ Ｊ１ｉ＋ ａｉ が
印加されるとＲ−ＤＯＲ３は選択されたものだけハイレ
ベルに留り、選択されないものはロウレベルとなる動作
を行なう。
そして、上記選択された信号はφ、１から遅延した信号
φ８が８−ＤＯＲ３に印加されるとメモリアレイ（以下
、Ｍ−五ＲＹと称する。）ｌへ送出される。ここで、φ
工がφ、１ より遅らせる連山は８−人ＤＢａの動作完
了後、Ｒ−ＤＯＲ３を動作１せるためである。こ５して
Ｍ−ムＲＹＩＫおけるロウアドレスは、Ｒ−ＤＯＲ３の
２ｉ＋１本の出力信号のうち、１本がハイレベルとなる
ため、それに対応したＭ−ＡＲＹＩ内の１本のロウアド
レス線が選択されることＫよって設定される。
φ８が８−ＤＯＲ３に印加されるとメモリアレイ（以下
、Ｍ−五ＲＹと称する。）ｌへ送出される。ここで、φ
工がφ、１ より遅らせる連山は８−人ＤＢａの動作完
了後、Ｒ−ＤＯＲ３を動作１せるためである。こ５して
Ｍ−ムＲＹＩＫおけるロウアドレスは、Ｒ−ＤＯＲ３の
２ｉ＋１本の出力信号のうち、１本がハイレベルとなる
ため、それに対応したＭ−ＡＲＹＩ内の１本のロウアド
レス線が選択されることＫよって設定される。
次にＭ−ＡＲＹＩＫおける選択された１本のロウアドレ
スＩＩＩに接続されているメモリ七ルの１１１又は′０
′の情報をセンスアンプ（以下、８ムと称する。）７で
それぞれ増幅する。この８ム７の動作はφ２．が印加さ
れると開始する。
スＩＩＩに接続されているメモリ七ルの１１１又は′０
′の情報をセンスアンプ（以下、８ムと称する。）７で
それぞれ増幅する。この８ム７の動作はφ２．が印加さ
れると開始する。
その後、カラムアドレス信号Ａ １ ＋ ｓ ””’
Ａ Ｊが０ム８４１号がＬになってカラムアドレスパツ
フア（以下、０−ＡＤＢと称す、）４に堆込まれ、ラッ
チされる。ここで、０ム８１考をカラムアドレス信号Ａ
Ｉ＋Ｘ−人、より逼らせるｍ山はメモリアレイにおける
カラムアドレスとしてカラムアドレス信号を確実に堆込
むためである。
Ａ Ｊが０ム８４１号がＬになってカラムアドレスパツ
フア（以下、０−ＡＤＢと称す、）４に堆込まれ、ラッ
チされる。ここで、０ム８１考をカラムアドレス信号Ａ
Ｉ＋Ｘ−人、より逼らせるｍ山はメモリアレイにおける
カラムアドレスとしてカラムアドレス信号を確実に堆込
むためである。
次ＫＯＡ＆信号から遷延した信号φ、Ｃが〇−ムＤＢ４
Ｋｍｍされ番と上記カラムアドレス信号に対応したレベ
ル町＋ｓ＊ ”ｉ＋ｔｏ・・・・・・ａＪ、１ＶＪを
カラムデコーダ、ドライブ回路（以下、０−ＤＯＲと称
す。）５へ送出する。そしてｏ −ＤＯＢＪＳは上記と
同様の動作を行なう。そして上記選択された信号はφ、
、から遷延した信号φ□が０−ＤＯＲ５に印加されると
Ｉ１０マルチプレクす回路（以下、０−８Ｗと称する。
Ｋｍｍされ番と上記カラムアドレス信号に対応したレベ
ル町＋ｓ＊ ”ｉ＋ｔｏ・・・・・・ａＪ、１ＶＪを
カラムデコーダ、ドライブ回路（以下、０−ＤＯＲと称
す。）５へ送出する。そしてｏ −ＤＯＢＪＳは上記と
同様の動作を行なう。そして上記選択された信号はφ、
、から遷延した信号φ□が０−ＤＯＲ５に印加されると
Ｉ１０マルチプレクす回路（以下、０−８Ｗと称する。
）６へ送出される。
こ５してＭ−ムＢＹ Ｉ Ｋおけるカラムアドレスは０
−ＤＯＲ６の２１−ｊ本の出力信号のうち、１本がハイ
レベルとなるため、１つの０−８Ｗ６が選択され、この
ｏ−ｓｗｅＫ＊続されているカラムアドレス層すなわち
ビット馨が選択されることによって設定される。
−ＤＯＲ６の２１−ｊ本の出力信号のうち、１本がハイ
レベルとなるため、１つの０−８Ｗ６が選択され、この
ｏ−ｓｗｅＫ＊続されているカラムアドレス層すなわち
ビット馨が選択されることによって設定される。
とのよ５Ｋして１Ｍ−人ＢＹＩ内の１つのアドレスが設
定される。
定される。
次に上記のよ５［設定１れたアドレスに対する読出し及
び書込み動作を説明する。
び書込み動作を説明する。
貌出しく一ドにおいてはＷＢ傷信号ハイレベルとなる。
このＷＢ傷信号０人８信号がロウレベルになる前にハイ
レベルになるよ５に設計されている。なぜなら、ＯＡ８
信号がロウレベルになると結果的ＫＭ−ＡＲＹＩの１つ
のアドレスが設定されるため、その前からＷＥ傷信号ハ
イレベルにしておき、読出し動作の準備をして読出し開
始時間を短くするためである。
レベルになるよ５に設計されている。なぜなら、ＯＡ８
信号がロウレベルになると結果的ＫＭ−ＡＲＹＩの１つ
のアドレスが設定されるため、その前からＷＥ傷信号ハ
イレベルにしておき、読出し動作の準備をして読出し開
始時間を短くするためである。
ｔた、ＯＡ８系信号のφ。、が出力アンプ（データ出力
バラフッ回路に含まれる）Ｋ印加されると出力アンプが
アクティブになり、上記設定されたアドレスの情報が増
幅され、デーー出力バッファ回路（以下、ＤＯＢと称す
る。）１１ｔ−介してデータ出力（Ｄｏｕｔ）端子に読
出される。このようにして読出しが行なわれるが、０人
８信号がハイレベルになると読出し動作は完了する。
バラフッ回路に含まれる）Ｋ印加されると出力アンプが
アクティブになり、上記設定されたアドレスの情報が増
幅され、デーー出力バッファ回路（以下、ＤＯＢと称す
る。）１１ｔ−介してデータ出力（Ｄｏｕｔ）端子に読
出される。このようにして読出しが行なわれるが、０人
８信号がハイレベルになると読出し動作は完了する。
次に書込みモードにおいてはＷＢ傷信号ロウレベルとな
る。このロウレベルのＷｌｌ信号とｖ；ｆｐレベルの０
人８信号によりつくられる信号φ、Ｗがハイレベルとな
ってデータ人カパッ７ア回路（以下、ＤＩＲと称する。
る。このロウレベルのＷｌｌ信号とｖ；ｆｐレベルの０
人８信号によりつくられる信号φ、Ｗがハイレベルとな
ってデータ人カパッ７ア回路（以下、ＤＩＲと称する。
）ｌＯＫ印加されるとＤＩＢが７タテイプになり、入力
データ（Ｄ、ｎ）端子からの書込与データを上記Ｍ−Ａ
ＲＹＩの設定されたアドレスに送出し、書込み動作が行
なわれる。
データ（Ｄ、ｎ）端子からの書込与データを上記Ｍ−Ａ
ＲＹＩの設定されたアドレスに送出し、書込み動作が行
なわれる。
このとき、上記φ、Ｗの反転信号、っ★リロウレベルの
信号φ、ＷがＤＯＢＫ印加畜れ、書込み動作時に、デー
タの貌出しが行なわれなｉように制御している（ｉｌｌ
示せず）。
信号φ、ＷがＤＯＢＫ印加畜れ、書込み動作時に、デー
タの貌出しが行なわれなｉように制御している（ｉｌｌ
示せず）。
上記の各プロッター８．φ１等は、アドレスストローブ
信号である凡人８信号、ＯＡ８信号を受けるりａツク発
生回路（ＪＩＧ）８によって形成される。
信号である凡人８信号、ＯＡ８信号を受けるりａツク発
生回路（ＪＩＧ）８によって形成される。
ｔえ、クロック−１Ｗは、リード／フィトクロ、り発生
回路（Ｒ／Ｗ−８０）ｉｌｌで形成される。
回路（Ｒ／Ｗ−８０）ｉｌｌで形成される。
この実施例においては、上記構成のＤ −Ｒ，ＡＭＫ自
動り７レツシ為機岬を付加するため、菖１図のブロック
Ｓ＜示すように１次の各回路が設けられる。
動り７レツシ為機岬を付加するため、菖１図のブロック
Ｓ＜示すように１次の各回路が設けられる。
上記自動リフレッシ島機簡の付加にあえり、書込／読出
制御のためのＷＨ傷信号、リフレッシ。
制御のためのＷＨ傷信号、リフレッシ。
制御のための）［Ｆ信号とが共通の外部端子から多重化
されて入力される。そして、この多重化され４４号Ｗｇ
＋ＲＦｉＰとを工０内５ＫｓＩｋ％／％テ再生するため
に、ＲＡ８信号が用いられる。
されて入力される。そして、この多重化され４４号Ｗｇ
＋ＲＦｉＰとを工０内５ＫｓＩｋ％／％テ再生するため
に、ＲＡ８信号が用いられる。
すなわち、＃Ｉ３図で示すよ５に上記多重化された信号
ＷＥ＋８ＢＦは、組合せ論理回路ＧＫ大入力れる０組合
せ論理回路Ｇの他の入力はＲＡ８信号とする。この組合
せ論理回路Ｇは第４図にタイ成とする。第４図で示す入
力、ａＳ力関係を実現する組合せ論理回路は通常の論理
ゲートの組合せあるいはＰＬＡ、ＲＯＭで容１４に達成
畜れ養。
ＷＥ＋８ＢＦは、組合せ論理回路ＧＫ大入力れる０組合
せ論理回路Ｇの他の入力はＲＡ８信号とする。この組合
せ論理回路Ｇは第４図にタイ成とする。第４図で示す入
力、ａＳ力関係を実現する組合せ論理回路は通常の論理
ゲートの組合せあるいはＰＬＡ、ＲＯＭで容１４に達成
畜れ養。
上記組合せ論理回路Ｇの入力として８ムＳ這号を量論た
のは、上記第２図に示したタイ建ンダ図より明らかなよ
うＫ、書込み、又は読出し動作が行なわれるのは、ＲＡ
８信号がロウレベルのタイきングであること、及びリフ
レッシ２動作を前述のよう［１人８信号がハイレベルの
タイ（ンダで行なわせることに着目したものである。し
たがって、上記組合せ論ｍ回路Ｇで８人８信号がハイレ
ベルの期間に、多重化されえ信号Ｗｌ＋ＲｇＦがロウレ
ベルに変化したと４７ Ｋａロウレベル変化スる出力信
号は、リフレッシ島信号Ｒｌｉｔ Ｐ’に他ならない。
のは、上記第２図に示したタイ建ンダ図より明らかなよ
うＫ、書込み、又は読出し動作が行なわれるのは、ＲＡ
８信号がロウレベルのタイきングであること、及びリフ
レッシ２動作を前述のよう［１人８信号がハイレベルの
タイ（ンダで行なわせることに着目したものである。し
たがって、上記組合せ論ｍ回路Ｇで８人８信号がハイレ
ベルの期間に、多重化されえ信号Ｗｌ＋ＲｇＦがロウレ
ベルに変化したと４７ Ｋａロウレベル変化スる出力信
号は、リフレッシ島信号Ｒｌｉｔ Ｐ’に他ならない。
−万、ＲＡＪ信号がロウレベルの期間に。
多重化された信号Ｗｌｉ＋ＢＢＦがロウレベルに変化し
たときに、ロウレベルに変化する出力信号は、書込信号
ＷＷＫ他ならない。
たときに、ロウレベルに変化する出力信号は、書込信号
ＷＷＫ他ならない。
上記組合せ論ｍ回路Ｇで再生されたＲＦｉＦ’信号は自
動リフレッシ＆園路（以下、［Ｆと称する）１２に入力
される。ＲＥ！Ｆ１２は、リフレッシ。
動リフレッシ＆園路（以下、［Ｆと称する）１２に入力
される。ＲＥ！Ｆ１２は、リフレッシ。
動作に必要なりロックと、アドレス信号を形成する。
とのＲＥＩＦ１２の具体的構成の一実施例が、第３図の
ブロックＷＪＫ示されている。
ブロックＷＪＫ示されている。
上記再生されたＢｌａＦ’信号を受けて、クロック発生
回路８Ｇ’は、上記説明したＲ−ＤＯＲ−Ｄ凡■３へ供
給するクロック−工と同様なりロックφ−及びＳＡＴへ
供給するクロックφ’ＦＡ を形成する。
回路８Ｇ’は、上記説明したＲ−ＤＯＲ−Ｄ凡■３へ供
給するクロック−工と同様なりロックφ−及びＳＡＴへ
供給するクロックφ’ＦＡ を形成する。
また、上記クロックφ；、φ−□ 等で行なわれるリフ
レッシュサイクルをカウントするアドレスカラン＊０Ｏ
ＵＮＴが設けられている。このアドレスカウンタ０ＯＵ
ＮＴで形成されたアドレス信号１・、暑。〜町、町は、
例えにマルチプレフナを介してＲ−ＤＯＲ，ＤＲＶＩへ
の入力アドレス信号として供給される。あるいは、独自
に設けられたアドレスデコーダ回路に入力されて、ワー
ドＩＩＩＲ択信号が形成されるようにしてもよい。
レッシュサイクルをカウントするアドレスカラン＊０Ｏ
ＵＮＴが設けられている。このアドレスカウンタ０ＯＵ
ＮＴで形成されたアドレス信号１・、暑。〜町、町は、
例えにマルチプレフナを介してＲ−ＤＯＲ，ＤＲＶＩへ
の入力アドレス信号として供給される。あるいは、独自
に設けられたアドレスデコーダ回路に入力されて、ワー
ドＩＩＩＲ択信号が形成されるようにしてもよい。
また、ＲｇＦ’信号がロウレベルのままで、繰り返しり
７レツシ島動作を行なわせるためＫ、タイマー回路ＴＭ
が設けられている。
７レツシ島動作を行なわせるためＫ、タイマー回路ＴＭ
が設けられている。
この実施例におけるＲＩＩＦ１２の動作を１１ｇ４図の
タイミング図に従って説明する。
タイミング図に従って説明する。
前述しえよ５に多重化され九信号Ｗｌｉ：＋ＲＩＦＫ対
して、組合せ論理回路Ｇは、′Ｂａム８信勺のレベルを
参照し工再生畜れ九ＲＩｉｌＦ（１号及びＷＢ傷信号そ
れぞれ出力する。自動り７レツシ１モードでは、Ｒム８
信号がハイレベルとなって、チップ内がプリチャージさ
れた後、再生された８１１Ｆ信号がロウレベルにな石こ
とにより℃リフレッシ島動作が始まる。この状ｌｌＫな
るとアドレス信号は外Ｓ信号と切り離畜れ、内蔵のアド
レスカウンタで形成されたアドレス信号でロウアドレス
が指定される。そして、全知のＲＡ８オンリーリフレッ
シ凰動作と！８１様の動作によってリフレッシ島動作が
実行される。このＲＦｉＦ Ｉｌｌのハイレベルの立
ち上りＫｆｌＪ期して、言い換えるとりフレッシェナイ
クルの終りにアドレスカウンタは１つ増加（又は減少）
される、し食がって、例えば、２５６にビットの金メ毫
リセルは、２５６サイクルの上記リフレッシ凰動作です
べてリフレッシ具される。
して、組合せ論理回路Ｇは、′Ｂａム８信勺のレベルを
参照し工再生畜れ九ＲＩｉｌＦ（１号及びＷＢ傷信号そ
れぞれ出力する。自動り７レツシ１モードでは、Ｒム８
信号がハイレベルとなって、チップ内がプリチャージさ
れた後、再生された８１１Ｆ信号がロウレベルにな石こ
とにより℃リフレッシ島動作が始まる。この状ｌｌＫな
るとアドレス信号は外Ｓ信号と切り離畜れ、内蔵のアド
レスカウンタで形成されたアドレス信号でロウアドレス
が指定される。そして、全知のＲＡ８オンリーリフレッ
シ凰動作と！８１様の動作によってリフレッシ島動作が
実行される。このＲＦｉＦ Ｉｌｌのハイレベルの立
ち上りＫｆｌＪ期して、言い換えるとりフレッシェナイ
クルの終りにアドレスカウンタは１つ増加（又は減少）
される、し食がって、例えば、２５６にビットの金メ毫
リセルは、２５６サイクルの上記リフレッシ凰動作です
べてリフレッシ具される。
上記ＲＩＦ 信号の他の＊ａとしては、ＲＡ８信考カ
ハイレベル、 ＩＢＩＦ ９号がロウレベル状１１に保
持しておくと、タイマー回路が作動して、％に制限され
ないが、例えば１５Ｊｌ＄１９Ｃごとにクロックを発生
宴せる。そして、上記リアレヅシェ動作と同様の動作を
行な５７ｔめ、例えば上記２５６にビットの金メ毫り曳
ルに対して４μｓｅｃでリフレッシ＆動作が終了する。
ハイレベル、 ＩＢＩＦ ９号がロウレベル状１１に保
持しておくと、タイマー回路が作動して、％に制限され
ないが、例えば１５Ｊｌ＄１９Ｃごとにクロックを発生
宴せる。そして、上記リアレヅシェ動作と同様の動作を
行な５７ｔめ、例えば上記２５６にビットの金メ毫り曳
ルに対して４μｓｅｃでリフレッシ＆動作が終了する。
上記状１ＩＩＩｃＴｏ゛る隈りこの動作を繰り返すので
、ＩＩｌ＃に制限されないが、この機能は停電対策用と
して電池でメモリ内容を保持する場合に非常に便利なも
のとなる。
、ＩＩｌ＃に制限されないが、この機能は停電対策用と
して電池でメモリ内容を保持する場合に非常に便利なも
のとなる。
この実施例では、ｗｎ信号とＲＥｉＦ信号を多重化して
ＩＯチップ内に入力できるため、特別の外部端子が不要
である。したがって、２５６にビットのＤ−ＲλＭＫ対
し℃上記りフレッシ島機能を付加しつつ、１６ビンのパ
ッケージＫＮ装スルことができる。また、６４にビット
のＤ−ＲλＭＫ対しては、外部端子が１ビン削減できる
。この外部端子の削減により、比較的大きな占有面積を
有するボンディング用の電極が不要となり、集積度の向
上を図ることができる。を食、不良発生の原因となるポ
ンディングパッド部が削減できることにより、信頼性の
向上を図ることができる。さらＫ、このｌビンを利用し
て他の新たな機能を付加することもできる等の種々の効
果が期待できる。
ＩＯチップ内に入力できるため、特別の外部端子が不要
である。したがって、２５６にビットのＤ−ＲλＭＫ対
し℃上記りフレッシ島機能を付加しつつ、１６ビンのパ
ッケージＫＮ装スルことができる。また、６４にビット
のＤ−ＲλＭＫ対しては、外部端子が１ビン削減できる
。この外部端子の削減により、比較的大きな占有面積を
有するボンディング用の電極が不要となり、集積度の向
上を図ることができる。を食、不良発生の原因となるポ
ンディングパッド部が削減できることにより、信頼性の
向上を図ることができる。さらＫ、このｌビンを利用し
て他の新たな機能を付加することもできる等の種々の効
果が期待できる。
この発明は、前記実施例に＠定されない。
Ｄ−ＲＡＭのシステム横置は、種々の実施形層を採るこ
とができる。例えば、籐１図におり−ｈ℃Ｒ−ＡＤＢ２
と０−ムＤＢとは、共通化するものであってもよい。ま
た、多重化された信号ＷＥとＲ１ｉ！？’とを再生する
回路及び自動リフレッシ、回路１２の具体的構成は、前
述のような動作を行なうものであれば何んであってもよ
い。
とができる。例えば、籐１図におり−ｈ℃Ｒ−ＡＤＢ２
と０−ムＤＢとは、共通化するものであってもよい。ま
た、多重化された信号ＷＥとＲ１ｉ！？’とを再生する
回路及び自動リフレッシ、回路１２の具体的構成は、前
述のような動作を行なうものであれば何んであってもよ
い。
１１１図は、この発明の一実施例を示すブロック図、１
１４２図は、そのリード／ライト動作を説明するための
タイミング図、第３図は、この発明の要部一実施例を示
すブロック図、纂４図は、その動作を説明するためのタ
イ２ング図である。 １・・・Ｍ−ＡＲＹ、２・・・Ｒ−ＡＤＢ、３・・・Ｒ
−Ｄｏｎ、 ＤＲＹ、 ４−Ｏ−ＡＤＢ、 ５−Ｏ−Ｄ
ＯＲ。 ＤＩＩＬＶ、６−０−８Ｗ、７−８Ａ、８ ・８ Ｇ、
９・ Ｒ／Ｗ−８Ｇ、１０ ・Ｄ Ｉ Ｂ、 １１
・Ｄ ＯＢ、１２・・・ＲＩＣＦ。
１４２図は、そのリード／ライト動作を説明するための
タイミング図、第３図は、この発明の要部一実施例を示
すブロック図、纂４図は、その動作を説明するためのタ
イ２ング図である。 １・・・Ｍ−ＡＲＹ、２・・・Ｒ−ＡＤＢ、３・・・Ｒ
−Ｄｏｎ、 ＤＲＹ、 ４−Ｏ−ＡＤＢ、 ５−Ｏ−Ｄ
ＯＲ。 ＤＩＩＬＶ、６−０−８Ｗ、７−８Ａ、８ ・８ Ｇ、
９・ Ｒ／Ｗ−８Ｇ、１０ ・Ｄ Ｉ Ｂ、 １１
・Ｄ ＯＢ、１２・・・ＲＩＣＦ。
Claims (1)
- 【特許請求の範囲】 １、多重化され九書込／読出制御信号とリフシツシェ制
四信号とをアドレスストローブ信号で再生するゲート回
路と、このゲート回路で再生されたりフレッシ島制御信
号を受けて、リフレッシ、動作に必要なりロック及びア
ドレス信号を形成する自動り７レツシ具回路とを含むこ
とを特徴とするダイナ建ツク型ＭＯ８ＲＡＭ。 ２、上記自動リフレッシ瓢回路は、一定周期でリフレッ
シ為動作を繰り返すタイマー回路を具備するものである
ことを特徴とする特許請求の範囲第１項記載のダイナミ
ック！ｌ１ＭＯ８ＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57063827A JPS58182189A (ja) | 1982-04-19 | 1982-04-19 | ダイナミツク型ｍｏｓｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57063827A JPS58182189A (ja) | 1982-04-19 | 1982-04-19 | ダイナミツク型ｍｏｓｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58182189A true JPS58182189A (ja) | 1983-10-25 |
Family
ID=13240575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57063827A Pending JPS58182189A (ja) | 1982-04-19 | 1982-04-19 | ダイナミツク型ｍｏｓｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58182189A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6129493A (ja) * | 1984-07-20 | 1986-02-10 | Panafacom Ltd | ダイナミツク・ランダムアクセスメモリのリフレツシユ制御方式 |
| JP2006155841A (ja) * | 2004-12-01 | 2006-06-15 | Nec Electronics Corp | 半導体記憶装置及びリフレッシュ制御方法 |
-
1982
- 1982-04-19 JP JP57063827A patent/JPS58182189A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6129493A (ja) * | 1984-07-20 | 1986-02-10 | Panafacom Ltd | ダイナミツク・ランダムアクセスメモリのリフレツシユ制御方式 |
| JP2006155841A (ja) * | 2004-12-01 | 2006-06-15 | Nec Electronics Corp | 半導体記憶装置及びリフレッシュ制御方法 |
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