CN1790541A - 堆积式体结构的半导体存储器件和驱动该器件字线的方法 - Google Patents

堆积式体结构的半导体存储器件和驱动该器件字线的方法 Download PDF

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Abstract

公开了一种具有堆积式体结构的半导体存储器件，该结构能够对应于存储体选择地激活耦合到存储单元的字线。该半导体存储器件包括存储体组和解码单元。每个存储体组包括多个以堆积式体结构排列的存储体。解码单元在输出使能信号的控制下，响应于外部地址信号而产生解码的行地址信号，以分别地选择一个存储体。因此，该具有堆积式体结构的半导体存储器件具有较低的功耗和抗噪声地稳定操作，所述结构能够对应于存储体选择地激活耦合到存储单元的字线。

Description

堆积式体结构的半导体存储器件和驱动该器件字线的方法
相关申请的交叉参考
本申请要求在2004年9月23日提交的韩国专利申请第2004-76556号的优先权，其全部内容在此合并以作参考。
技术领域
本发明涉及一种半导体存储器件，具体地说涉及一种具有堆积式体(stacked bank)结构的半导体存储器件，其使能多个存储体的每一个存储体的解码的行地址信号，以及激活耦合到该多个存储体的每一个存储体的存储单元(cell)的字线。
背景技术
诸如DRAM(动态随机访问存储器)之类的半导体存储设备包含以行和列排列的存储单元阵列。行和列的交叉点定义了存储单元位置的地址。通常，每个存储单元包含用于储存电荷的电容器和用于选通该电荷到位线上的晶体管。电荷是数据位的表达，而且存储在电容器中的电荷决定该位被认为是逻辑“1”还是逻辑“0”。通常，高电压代表逻辑“1”，而低电压代表逻辑“0”。在写操作期间，数据可以被储存在存储器中，并且在读操作期间可以被读出。
在写周期中，当数据被存储到DRAM单元时电容器被充电，并且在随后的读周期中，当数据从存储单元被读出时，检测储存在电容器中的电荷量以估计该存储单元的逻辑状态。然而，通常的DRAM需要所谓的“刷新操作”，这是因为在存储单元中的电容器会遭受电荷泄漏以致于存储数据会丢失，除非电荷被周期性地刷新。刷新逻辑一般被用在DRAM上以自动执行周期性刷新。
在常规的DRAM中，在任意一个存储单元的读期间，整个行被读出并且被写回其中(刷新)；在对任意一个存储单元的写期间，整个行被读出，一个值被改变，之后整个行被写回其中。通过激活被称为“字线”的行，可以读数据。
字线将所有属于该行的存储单元耦合至定义存储器阵列的列的位线。当特定的字线被激活时，传感放大器检测并且放大该在被激活的位/列线上的数据。该传感放大器感知是逻辑“1”还是逻辑“0”储存在存储位置中。
一种改善访问时间和周期时间的方法是减少每个字线的长度和减少每个存储单元阵列的字线数量。也就是说，该方法通过减少由字线产生的电容负载来改善访问时间。为实现这个方法，通过在操作单元或“存储体”中排列DRAM存储单元来形成多重存储体(multiple bank)的技术被广泛采用。通常，排列在外围电路区域或“中枢(backbone)”中的地址总线传输用于每个存储体的读、写和刷新操作的存储单元地址和数据。
已设计了具有堆积式体结构的半导体存储器件以减少能耗。图1是图解了一种具有堆积式体结构的常规DRAM的框图。参考图1，DRAM包括存储体组100、200、300和400(虚线所示)以及解码单元500。存储体组100、200、300和400是由多个存储体组成的。例如，存储体组100由存储体(BANK1A)110、(BANK 1B)120、(BANK 1C)130以及(BANK 1D)140组成。每个存储体组100、200、300和400响应于解码的行地址信号DRAij而激活存储单元阵列的字线。
解码单元500响应于外部地址信号XRA而产生行地址信号DRAij。参考图1，从解码单元500输出的行地址信号DRAij被传送到在存储体组内的所有存储体。
图2是图解图1的DRAM中的存储体组的详细电路图。参考图2，存储体组100包括存储器体110、120、130以及140。每个存储体110、120、130以及140都包含主解码单元(分别是116、126、136和146)、字线驱动单元(分别是114、124、134和144)和存储单元阵列(分别是112、122、132和142)。解码的行地址信号DRAij不仅被施加于存储体110中的主解码器116，而且还被施加于存储体120中的主解码器126。更进一步，解码的行地址信号DRAij不仅被施加于存储体130中的主解码器136，而且还被施加于存储体140中的主解码器146。
包含存储体信息的信号PA、PB、PC和PD被施加到主解码单元116、126、136和146以激活或去激活字线。
参考图1和图2，在具有堆积式体结构的常规半导体存储器件中，因为解码的行地址信号DRAij被传输到存储体组内的所有存储体，所以到达所有存储体的字线的信号线被同时激活。因此，该器件消耗了不必要的电能。另外，如图1所示，在具有堆积式体结构的常规半导体存储器件中，到达每个存储体，例如BANK 1A、BANK 2A、BANK 3A或BANK 4A的信号线长度是不同的。如果信号线长度与存储体不匹配，那么当噪声产生时该半导体存储器件不能正常操作。
发明内容
根据本发明的一个实施例的具有堆积式体结构的半导体存储器件适用于对应于存储体而选择地使能解码的行地址信号，并且对应于存储体而选择地激活耦合至存储单元的字线。
根据本发明的一个实施例的具有堆积式体结构的半导体存储器件消耗较低的功率且抗噪声稳定操作。
根据本发明的一个典型实施例，提供一种半导体存储器件，包括多个存储体组和一个解码单元。每个存储体组包括以堆积式体结构排列的多个存储体。解码单元在输出使能信号的控制下，响应于外部地址信号而产生解码的行地址信号以分别地选择与信号相关联的多个存储体之一。
解码单元包含地址缓冲器、预解码单元和输出缓冲单元。地址缓冲单元接收并锁存外部地址信号以产生行地址信号，行地址信号对应于外部地址信号。预解码单元解码行地址信号以产生预解码的行地址信号以分别地选择与信号相关联的多个存储体之一。输出缓冲单元响应于输出使能信号而对应于存储体选择地使能预解码的行地址信号，以产生解码的行地址信号。
每个存储体包括存储单元阵列、主解码单元和字线驱动单元。主解码单元响应于解码的行地址信号而产生字线使能信号和字线升压信号，以分别地选择与该信号相关联的多个存储体之一。字线驱动单元响应于字线使能信号和字线升压信号，而对应于存储体选择地激活存储单元阵列的字线。
每个存储体组内的存储体可以被排列成两排。主解码单元可以位于第一排中的存储体和第二排中的存储体之间。解码单元可以被排列在存储体组之间。响应于行地址选通信号和体地址信号而对应于存储体选择地产生输出使能信号。
在本发明的至少一个实施例中，半导体存储器件可以进一步包括用于产生输出使能信号的输出使能信号发生电路，输出使能信号响应于体地址信号而对应于存储体选择地产生，并被配置为由行地址选通信号激活。输出使能信号发生电路可以包括体选择信号发生电路和脉宽调制单元。体选择信号发生电路包括体选择信号发生电路和脉宽调制单元。体选择信号发生电路产生具有对应于存储体而选择的脉冲形式的体选择信号，并且体选择信号具有存储体信息。脉宽调制单元被配置为调制体选择信号的脉冲宽度以产生输出使能信号。
根据本发明的另一个实施例，提供了一种驱动半导体存储器件的字线的方法。该方法包括：在输出使能信号的控制下，响应于外部地址而产生解码的行地址信号以分别地选择与该信号相关联的多个存储体之一；响应于解码的地址信号而产生字线使能信号和字线升压信号，以分别地选择与该信号相关联的一个存储体；响应于字线使能信号和字线升压信号而激活每个存储体中的存储单元阵列的字线。
该方法进一步包括锁存外部地址信号以产生行地址信号，每个行地址信号对应于外部地址信号；解码行地址信号以产生预解码的行地址信号，以分别地选择与该信号相关联的多个存储体之一；并且响应于输出信号而对应于存储体选择地使能预解码的行地址信号以产生解码的行地址信号。
附图说明
通过参照附图阅读本发明的示意性实施例的描述，对于本领域技术人员来说，本发明将变得更加显而易见，其中：
图1是图解具有堆积式体结构的传统DRAM的框图。
图2是图解图1的DRAM中的存储体组的详细电路图。
图3是图解根据本发明的示意性实施例的、具有堆积式体结构的DRAM的框图。
图4是图解根据本发明的示意性实施例的、在图3的DRAM中的存储体组的框图。
图5是图解根据本发明的示意性实施例的、在图3的DRAM中的解码单元的框图。
图6是图解根据本发明的示意性实施例的、在图4的每个存储体中的主解码单元和字线驱动单元的框图。
图7是图解根据本发明的示意性实施例的输出使能信号发生电路的电路图，所述电路用于产生被应用到解码的行地址输出使能信号的行地址输出使能信号。
图8是图解根据本发明的示意性实施例的、在图5的解码单元中产生解码的行地址信号的过程的时序图。
图9A至图9H是图解根据本发明的示意性实施例的、当为具有四个存储体组的512Mbit DRAM激活每个字线时，从位于外围电路中的解码单元扩展到每一存储体的激活的信号总线的图，其中每个存储体组包括8个存储体A、B、C、D、E、F、G和H。
具体实施方式
下文中，将参考附图来详细描述本发明的示意性实施例。然而，在此公开的特定结构和功能的细节都只是为描述本发明示意性实施例的目的的代表。在全部附图描述中，同样的参考数字代表相似或相同的元素。
图3是图解根据本发明的、具有堆积式体结构的DRAM的框图，并且图解了具有四个存储体组的DRAM。参考图3，DRAM包括存储体组1100、1200、1300和1400以及解码单元1500。存储体组1100由存储体(BANK 1A)1110、(BANK 1B)1120、(BANK 1C)1130和(BANK 1D)1140组成。存储体组1200由存储体(BANK 2A)1210、(BANK 2B)1220、(BANK 2C)1230和(BANK2D)1240组成。存储体组1300由存储体(BANK 3A)1310、(BANK 3B)1320、(BANK 3C)1330和(BANK 3D)1340组成。存储体组1400由存储体(BANK4A)1410、(BANK 4B)1420、(BANK 4C)1430和(BANK 4D)1440组成。每一相应的存储体组1100、1200、1300和1400响应于解码的行地址信号DRAij_A、DRAij_B、DRAij_C和DRAij_D而选择性地激活存储单元阵列的字线，以分别选择一个相应的存储体。
在具有存储体信息的输出使能信号DRAEN_A、DRAEN_B、DRAEN_C和DRAEN_D的控制下，解码单元1500响应于外部地址信号XRA而产生行地址信号DRAij_A、DRAij_B、DRAij_C和DRAij_D以分别地选择与该信号相关联的一个存储体。参考图3，解码的行地址信号DRAij_A被施加到存储体组1100中的存储体1110(BANK 1A)、存储体组1200中的存储体(BANK2A)1210、存储体组1300中的存储体(BANK 3A)1310和存储体组1400中的存储体(BANK 4A)1410。解码的行地址信号DRAij_B被施加到存储体组1100中的存储体1120(BANK 1B)、存储体组1200中的存储体(BANK 2B)1220、存储体组1300中的存储体(BANK 3B)1320和存储体组1400中的存储体(BANK4B)1420。解码的行地址信号DRAij_C被施加到存储体组1100中的存储体1130(BANK 1C)、存储体组1200中的存储体(BANK 2C)1230、存储体组1300中的存储体(BANK 3C)1330和存储体组1400中的存储体(BANK 4C)1430。解码的行地址信号DRAij_D被施加到存储体组1100中的存储体1140(BANK1D)、存储体组1200中的存储体(BANK 2D)1240、存储体组1300中的存储体(BANK 3D)1340和存储体组1400中的存储体(BANK 4D)1440。
图4是图解在图3的DRAM中的存储体组的框图。参考图4，存储体组1100包括存储体1110、1120、1130和1140。每个存储体1110、1120、1130和1140都包括主解码单元(分别是1116、1126、1136和1146)、字线驱动单元(分别是1114、1124、1134和1144)和存储单元阵列(分别是1112、1122、1132和1142)。解码的行地址信号DRAij_A被施加到存储体(BANK 1A)1110的主解码单元1116。解码的行地址信号DRAij_B被施加到存储体(BANK 1B)1120的主解码单元1126。解码的行地址信号DRAij_C被施加到存储体(BANK1C)1130的主解码单元1136。解码的行地址信号DRAij_D被施加到存储体(BANK 1D)1140的主解码单元1146。
图5是图解在图3的DRAM中的解码单元的框图。参考图5，解码单元1500包括地址缓冲器1510、预解码单元1520和输出缓冲单元1530。预解码单元1520包括预解码器1521、1522、1523和1524，以及输出缓冲单元1530包括输出缓冲器1531、1532、1533和1534。
地址缓冲器1510接收并且锁存外部地址信号XRA，以产生相应于外部地址信号XRA的行地址信号RA/RAB。预解码单元1520对行地址信号RA/RAB执行逻辑操作以产生预解码行地址信号Raij，以分别地选择与该信号相关联的多个存储体之一。预解码单元1520的输出信号被分成几个部分来输出。例如，预解码器1521的输出可以被表示为RA234<0:7>，预解码器1522的输出可以被表示为RA56<0:3>，预解码器1523的输出可以被表示为RA78<0:3>，而预解码器1524的输出可以被表示为RA910<0:3>。输出缓冲单元1530接收预解码的行地址信号Raij，并且对应于存储体选择性地使能预解码行地址信号RAij以产生解码的行地址信号DRAij_A、DRAij_B、DRAij_C和DRAij_D，以响应输出使能信号DRAEN_A、DRAEN_B、DRAEN_C和DRAEN_D。
图6是图解明在图4的每个存储体中的主解码单元和字线驱动单元的框图。参考图6，主解码单元1116包括主解码器1116-1、1116-2、1116-3和1116-4。主解码器1116-1接收解码的行地址信号DRAij_A以产生字线使能信号NWE_A和字线升压(boost)信号PXI_A。主解码器1116-2接收解码的行地址信号DRAij_B以产生字线使能信号NWE_B和字线升压信号PXI_B。主解码器1116-3接收解码的行地址信号DRAij_C以产生字线使能信号NWE_C和字线升压信号PXI_C。主解码器1116-4接收解码的行地址信号DRAij_D以产生字线使能信号NWE_D和字线升压信号PXI_D。
字线驱动单元1114包括字线驱动器1114-1、1114-2、1114-3和1114-4。字线驱动器1114-1响应于字线使能信号NWE_A和字线升压信号PXI_A而产生存储体BANK_A的第n字线控制信号WLn_A。字线驱动器1114-2响应于字线使能信号NWE_B和字线升压信号PXI_B而产生存储体BANK_B的第n字线控制信号WLn_B。字线驱动器1114-3响应于字线使能信号NWE_C和字线升压信号PXI_C而产生存储体BANK_C的第n字线控制信号WLn_C。字线驱动器1114-4响应于字线使能信号NWE_D和字线升压信号PXI_D而产生存储体BANK_D的第n字线控制信号WLn_D。
图7是图解输出使能信号发生电路的电路图，该电路用于产生被应用于解码的行地址输出使能信号的行地址输出使能信号。参考图7，输出使能信号发生电路包括体选择信号发生电路1700和脉宽调制单元1800。体选择信号发生电路1700响应于行地址选通信号RAS和体地址信号BA0和BA1，而产生体选择信号DRASP_A、DRASP_B、DRASP_C和DRASP_D，每个体选择信号DRASP_A、DRASP_B、DRASP_C和DRASP_D都具有包含存储体信息的短脉冲形式。体选择信号DRASP_A、DRASP_B、DRASP_C和DRASP_D对应于存储体而被选择性地产生，以响应体地址信号BA0和BA1，并且被RAS信号激活。脉宽调制单元1800接收体选择信号DRASP_A、DRASP_B、DRASP_C和DRASP_D并且调整体选择信号DRASP_A、DRASP_B、DRASP_C和DRASP_D的脉冲宽度以产生输出使能信号DRAEN_A、DRAEN_B、DRAEN_C和DRAEN_D。
脉宽调制单元1800包括脉宽调制电路1810、1820、1830和1840。脉宽调制电路1810响应于体选择信号DRASP_A而产生具有预定脉冲宽度的输出使能信号DRAEN_A。脉宽调制电路1820响应于体选择信号DRASP_B而产生具有预定脉冲宽度的输出使能信号DRAEN_B。脉宽调制电路1830响应于体选择信号DRASP_C而产生具有预定脉冲宽度的输出使能信号DRAEN_C。脉宽调制电路1840响应于体选择信号DRASP_D而产生具有预定脉冲宽度的输出使能信号DRAEN_D。
根据本发明的一个实施例的脉宽调制电路1810包括一个延迟电路，该延迟电路由反相器1811和1812、NOR门1813以及反相器1814组成。延迟电路延迟体选择信号DRASP_A预定时间以产生延迟的体选择信号DDRASP_A。NOR门1813和反相器1814作为OR门，并且对体选择信号DRASP_A和延迟的体选择信号DDRASP_A执行逻辑OR操作以产生输出使能信号DRAEN_A。除了脉宽调制电路1820、1830和1840各自的输入信号和输出信号不同之外，每个脉宽调制电路1820、1830和1840与脉宽调制电路1810具有同样的电路结构并且以同样的方式操作。
图8是图解在图5的解码单元中产生解码的行地址信号过程的时序图。参考图8，当对体选择信号DRASP_A和延迟的体选择信号DDRASP_A执行逻辑OR操作时，产生具有比体选择信号DRASP_A的脉冲宽度宽的脉冲宽度的输出使能信号DRAEN_A。因为输出使能信号DRAEN_A保持逻辑“高”电平LE1，所以预解码的行地址信号RAij被输出作为具有逻辑“高”状态的解码的行地址信号DRAij_A。
以下参考图3至图8来描述根据本发明的一个实施例的、具有堆积式体结构的半导体存储器件。
参考图3，解码单元1500响应于外部地址信号XRA而产生解码的行地址信号DRAij_A、DRAij_B、DRAij_C和DRAij_D以分别地选择与该信号相关联的多个存储体之一。当解码的行地址信号DRAij_A被使能时，只有携带解码的行地址信号DRAij_A的地址总线被激活，而其余的地址总线不被激活。
当解码的行地址信号DRAij_A被使能时，存储体1110、1210、1310和1410中的字线被激活。当解码的行地址信号DRAij_B被使能时，存储体1120、1220、1320和1420中的字线被激活。当解码的行地址信号DRAij_C被使能时，存储体1130、1230、1330和1430中的字线被激活。当解码的行地址信号DRAij_D被使能时，存储体1140、1240、1340和1440中的字线被激活。
在数据的四个字节要被储存在存储单元阵列中的情况中，当解码的行地址信号DRAij_A被使能时，四个字节中的一个字节被储存在存储体(BANK1A)1110中，四个字节中的另一个字节被储存在存储体(BANK 2A)1210中，又一个字节被储存在存储体(BANK 3A)1310中，并且还有一个字节被储存在存储体(BANK 4A)1410中。
在数据的四个字节要被储存在存储单元阵列中的情况中，当解码的行地址信号DRAij_B被使能时，四个字节中的一个字节被储存在存储体(BANK1B)1120中，四个字节中的另一个字节被储存在存储体(BANK 2B)1220中，又一个字节被储存在存储体(BANK 3B)1320中，并且还有一个字节被储存在存储体(BANK 4B)1420中。
在数据的四个字节要被储存在存储单元阵列中的情况中，当解码的行地址信号DRAij_C被使能时，四个字节中的一个字节被储存在存储体(BANK1C)1130中，四个字节中的另一个字节被储存在存储体(BANK 2C)1230中，又一个字节被储存在存储体(BANK 3C)1330中，并且还有一个字节被储存在存储体(BANK 4C)1430中。
在数据的四个字节要被储存在存储单元阵列中的情况中，当解码的行地址信号DRAij_D被使能时，四个字节中的一个字节被储存在存储体(BANK1D)1140中，四个字节中的另一个字节被储存在存储体(BANK 2D)1240中，又一个字节被储存在存储体(BANK 3D)1340中，并且还有一个字节被储存在存储体(BANK 4D)1440中。
参考图4，存储体1110中的主解码单元1116和字线驱动单元1114所在的区域靠近存储体1120中的主解码单元1126和字线驱动单元1124所在的区域。存储体1130中的主解码单元1136和字线驱动单元1134所在的区域靠近存储体1140中的主解码单元1146和字线驱动单元1144所在的区域。
参考图5的解码单元1500，通过地址缓冲器1510将外部地址信号XRA锁存并转换为行地址信号RA/RAB，并且通过预解码单元1520将行地址信号RA/RAB转换为预解码的行地址信号RAij。在输出使能信号DRAEN_A、DRAEN_B、DRAEN_C和DRAEN_D的控制下，输出缓冲单元1530对应于存储体而选择性地使能预解码的行地址信号RAij，并且产生解码的行地址信号DRAij_A、DRAij_B、DRAij_C和DRAij_D。因此，从解码单元1500输出的解码的行地址信号是对应于存储体可选择的。
参考图6，主解码单元1116接收解码的行地址信号DRAij_A、DRAij_B、DRAij_C和DRAij_D并产生字线控制信号WLn_A、WLn_B、WLn_C和WLn_D以驱动每个存储体的字线。
例如，当解码的行地址信号DRAij_A被使能时，字线控制信号WLn_A被使能并且耦合到字线驱动器1114-1的字线被激活。以同样的方法，当解码的行地址信号DRAij_B被使能时，字线控制信号WLn_B被使能并且耦合到字线驱动器1114-2的字线被激活。当解码的行地址信号DRAij_C被使能时，字线控制信号WLn_C被使能并且耦合到字线驱动器1114-3的字线被激活。当解码的行地址信号DRAij_D被使能时，字线控制信号WLn_D被使能并且耦合到字线驱动器1114-4的字线被激活。
当字线控制信号WLn_A被使能时，属于存储体BANK 1A、BANK 2A、BANK 3A和BANK 4A的字线同时被激活。以同样的方法，当字线控制信号WLn_B被使能时，属于存储体BANK 1B、BANK 2B、BANK 3B和BANK 4B的字线同时被激活。当字线控制信号WLn_C被使能时，属于存储体BANK1C、BANK 2C、BANK 3C和BANK 4C的字线同时被激活。当字线控制信号WLn_D被使能时，属于存储体BANK 1D、BANK 2D、BANK 3D和BANK 4D的字线同时被激活。
参考图7，利用行地址选通信号RAS以及体地址信号BA0和BA1产生输出使能信号DRAEN_A、DRAEN_B、DRAEN_C和DRAEN_D。体选择信号发生电路1700接收体地址信号BA0和BA1以及行地址选通信号RAS以产生体选择信号DRASP_A、DRASP_B、DRASP_C和DRASP_D，每个体选择信号DRASP_A、DRASP_B、DRASP_C和DRASP_D都具有包含存储体信息的短脉冲形式。响应于体地址信号BA0和BA1体选择信号DRASP_A、DRASP_B、DRASP_C和DRASP_D对应于存储体被选择地产生，并且由行地址选通信号RAS激活。脉宽调制单元1800接收体选择信号DRASP_A、DRASP_B、DRASP_C和DRASP_D并且调整体选择信号DRASP_A、DRASP_B、DRASP_C和DRASP_D的脉冲宽度。根据本发明的一个实施例，脉宽调制单元1800的数量和在存储体组中的存储体的数量一样多。
参考图8，当输出使能信号DRAEN_A保持逻辑“高”电平LE1时，预解码的行地址信号RAij_A作为具有逻辑“高”状态的解码的行地址信号DRAij_A而被输出。
至此，已经描述了具有四个存储体组，每个存储体组具有四个存储体的半导体存储器件。然而，应当理解到，可以通过任意数量的存储体组、并且每个存储体组具有任意数量的存储体来实现根据本发明的半导体存储器件。
图9A至图9H是图解当为具有四个存储体组的512Mbit DRAM激活每个字线时，从位于外围电路中的解码单元扩展到每一存储体的激活的信号总线的图，其中每个存储体组包括8个存储体A、B、C、D、E、F、G和H。
在分别具有八个存储体的存储体组的半导体存储器件中，施加到体选择信号发生电路的体地址信号有三位。例如，体地址信号可以有位BA0、BA1和BA2，并且由图7中的体选择信号发生电路1700产生的体选择信号可以是DRASP_A、DRASP_B、DRASP_C和DRASP_D、DRASP_E、DRASP_F、DRASP_G和DRASP_H。输出使能信号可以是DRAEN_A、DRAEN_B、DRAEN_C、DRAEN_D、DRAEN_E、DRAEN_F、DRAEN_G和DRAEN_H。
图9A至图9H中，为了描述方便，主解码器MD_A、MD_B、MD_C、MD_D、MD_E、MD_F、MD_G和MD_H被示出在每个存储体A、B、C、D、E、F、G和H的外面。图9A图解了当存储体A被访问时激活的信号总线BUS_A。图9B图解了当存储体B被访问时激活的信号总线BUS_B。图9C图解了当存储体C被访问时激活的信号总线BUS_C。图9D图解了当存储体D被访问时激活的信号总线BUS_D。图9E图解了当存储体E被访问时激活的信号总线BUS_E。图9F图解了当存储体F被访问时激活的信号总线BUS_F。图9G图解了当存储体G被访问时激活的信号总线BUS_G。图9H图解了当存储体H被访问时激活的信号总线BUS_H。为说明方便，在图9A至图9H中只示出激活的信号总线；然而，应当理解，所有总线BUS_A、BUS_B、BUS_C、BUS_D、BUS_E、BUS_F、BUS_G和BUS_H都存在于半导体存储芯片9000中。
参考图9A，当存储体A被访问时，解码的行地址信号DRAij_A，即解码单元9100的输出通过激活的信号总线BUS_A传送到用‘A’标示的存储体。用MD_A标示的主解码器和字线驱动电路(未示出)响应于解码的行地址信号DRAij_A而产生字线驱动信号WLn_A以驱动相应于字线驱动信号WLn_A的字线。
参考图9B，当存储体B被访问时，解码的行地址信号DRAij_B，即解码单元9100的输出通过激活的信号总线BUS_B传送到用‘B’标示的存储体。用MD_B标示的主解码器和字线驱动电路(未示出)响应于解码的行地址信号DRAij_B而产生字线驱动信号WLn_B以驱动相应于字线驱动信号WLn_B的字线。
参考图9C，当存储体C被访问时，解码的行地址信号DRAij_C，即解码单元9100的输出通过激活的信号总线BUS_C传送到用‘C’标示的存储体。用MD_C标示的主解码器和字线驱动电路(未示出)响应于解码的行地址信号DRAij_C而产生字线驱动信号WLn_C以驱动相应于字线驱动信号WLn_C的字线。
参考图9D，当存储体D被访问时，解码的行地址信号DRAij_D，即解码单元9100的输出通过激活的信号总线BUS_D传送到用‘D’标示的存储体。用MD_D标示的主解码器和字线驱动电路(未示出)响应于解码的行地址信号DRAij_D而产生字线驱动信号WLn_D以驱动相应于字线驱动信号WLn_D的字线。
参考图9E，当存储体E被访问时，解码的行地址信号DRAij_E，即解码单元9100的输出通过激活的信号总线BUS_E传送到用‘E’标示的存储体。用MD_E标示的主解码器和字线驱动电路(未示出)响应于解码的行地址信号DRAij_E而产生字线驱动信号WLn_E以驱动相应于字线驱动信号WLn_E的字线。
参考图9F，当存储体F被访问时，解码的行地址信号DRAij_F，即解码单元9100的输出通过激活的信号总线BUS_F传送到用‘F’标示的存储体。用MD_F标示的主解码器和字线驱动电路(未示出)响应于解码的行地址信号DRAij_F而产生字线驱动信号WLn_F以驱动相应于字线驱动信号WLn_F的字线。
参考图9G，当存储体G被访问时，解码的行地址信号DRAij_G，即解码单元9100的输出通过激活的信号总线BUS_G传送到用‘G’标示的存储体。用MD_G标示的主解码器和字线驱动电路(未示出)响应于解码的行地址信号DRAij_G而产生字线驱动信号WLn_G以驱动相应于字线驱动信号WLn_G的字线。
参考图9H，当存储体H被访问时，解码的行地址信号DRAij_H，即解码单元9100输出通过激活的信号总线BUS_H传送到用‘H’标示的存储体。用MD_H标示的主解码器和字线驱动电路(未示出)响应于解码的行地址信号DRAij_H而产生字线驱动信号WLn_H以驱动相应于字线驱动信号WLn_H的字线。
就像在图9A至图9H中看到的，从解码单元9100到存储体A、B、C、D、E、F、G和H的路径的长度是基本相同的，所述存储体A、B、C、D、E、F、G和H是响应于相应的地址信号DRAij_A、DRAij_B、DRAij_C、DRAij_D、DRAij_E、DRAij_F、DRAij_G或DRAij_H而运作的。因此，在存储体组之间的信号传输上的失配可以减少。更进一步地，由于在存储体组中的信号失真小，所以半导体存储器件的故障的可能性可以减少并且对噪声的免疫性可以增加。
综上所述，根据本发明的实施例的具有堆积式体结构的半导体存储器件使能解码的行地址信号并相应于存储体而选择性地激活耦合到存储单元的字线。因此，半导体存储器件的门负载和线负载可以减少并且半导体存储器件的功耗可以减少。另外，根据本发明的实施例的具有堆积式体结构的半导体存储器件具有最小化的信号失真，并且由于从解码单元到每个存储体组中的每个存储体的信号路径的长度基本相同，所以可以稳定运作。
尽管已经参考图解用途的附图详细地描述了本发明的方法和设备，但是应当理解，这里发明的方法和设备不能被理解为限制。对于本领域技术人员来说很明显，在不脱离如所附的权利要求限定的本发明的范围内，可以对上述示意性实施方式做出各种修改。

Claims (22)

1、一种半导体存储器件，包含：
多个存储体组，其中每个组包括排列在堆积式体结构中的多个存储体；以及
解码单元，被配置以在输出使能信号控制下，响应于外部地址信号而产生解码的行地址信号，以分别地选择与该信号相关联的多个存储体之一。
2、如权利要求1所述的半导体存储器件，其中所述解码单元包含：
地址缓冲器，被配置以接收并锁存外部地址信号以产生行地址信号，该行地址信号对应于该外部地址信号；
预解码单元，被配置以解码该行地址信号以产生预解码的行地址信号，以分别地选择与该信号相关联的多个存储体之一；以及
输出缓冲器单元，被配置以响应于该输出使能信号而对应于存储体选择地使能预解码的行地址信号，以生成解码的行地址信号。
3、如权利要求1所述的半导体存储器件，其中每个存储体包含：
存储单元阵列；
主解码单元，被配置以响应于解码的行地址信号而生成字线使能信号和字线升压信号，以分别地选择与该信号相关联的多个存储体之一；以及
字线驱动单元，被配置以响应于该字线使能信号和字线升压信号而对应于存储体选择地激活存储单元阵列的字线。
4、如权利要求3所述的半导体存储器件，其中在每个存储体组中的存储体被排列为两行。
5、如权利要求4所述的半导体存储器件，其中所述主解码器单元位于第一行中的存储体和第二行中的存储体之间。
6、如权利要求4所述的半导体存储器件，其中从所述解码器单元到每个存储体的信号路径的长度基本相同。
7、如权利要求1所述的半导体存储器件，其中所述解码单元被配置以被排列在存储体组之间。
8、如权利要求1所述的半导体存储器件，其中所述输出使能信号被配置成响应于行地址选通信号和体地址信号而对应于存储体选择地产生。
9、如权利要求8所述的半导体存储器件，其中所述输出使能信号被配置成响应于体地址信号而对应于存储体选择地产生，以及被配置为由行地址选通信号来激活。
10、如权利要求9所述的半导体存储设备，还包含用于生成输出使能信号的输出使能信号发生电路。
11、如权利要求10所述的半导体存储器件，其中输出使能信号发生电路包含：
体选择信号发生电路，被配置以产生具有对应于存储体可选的脉冲形式的体选择信号；以及
脉宽调制单元，被配置以调制体选择信号的脉冲宽度，以产生输出使能信号。
12、如权利要求11所述的半导体存储器件，其中所述脉宽调制单元包含脉宽调制电路，其被配置为调制每个体选择信号的脉冲宽度以产生每个输出使能信号，该输出使能信号是对应于存储体可选择的。
13、如权利要求12所述的半导体存储器件，其中每个脉宽调制电路包含：
延迟电路，被配置以延迟体选择信号预定时间；以及
OR门，被配置以执行逻辑“OR”操作以产生输出使能信号。
14、一种半导体存储器件，包含：
第一至M存储体组，其中每个组包括以堆积式体结构排列的第一至N存储体；以及
解码单元，被配置以在输出使能信号的控制下，响应于外部地址信号而产生解码的行地址信号以分别地选择与该信号相关联的多个存储体之一。
15、如权利要求14所述的半导体存储器件，其中第一至N存储体的每一个被配置为分别由相应的解码的行地址信号来驱动。
16、如权利要求14所述的半导体存储器件，其中，在读周期或在写周期中，激活属于在总共N个存储体中的一个存储体的字线。
17、如权利要求14所述的半导体存储器件，其中所述解码单元被配置以排列在存储体组中。
18、如权利要求14所述的半导体存储器件，其中M的值是4。
19、如权利要求18所述的半导体存储器件，其中N的值是4。
20、如权利要求18所述的半导体存储器件，其中N的值是8。
21、一种驱动半导体存储器件的字线的方法，包含：
在输出使能信号的控制下，响应于外部地址信号而产生解码的行地址信号，以单独地选择与该信号相关联的多个存储体之一；
响应于解码的行地址信号而产生字线使能信号和字线升压信号，以单独地选择与该信号相关联的多个存储体之一；以及
响应于所述字线使能信号和所述字线升压信号而激活每个存储体中的存储单元阵列的字线。
22、如权利要求21所述的驱动半导体存储器件的字线的方法，其中产生解码的行地址信号包含：
锁存外部地址信号以产生行地址信号，该行地址信号对应于该外部地址信号；
解码该行地址信号以产生预解码的行地址信号，以单独地选择与该信号相关联的多个存储体之一；以及
响应于所述输出使能信号而对应于存储体选择地使能预解码的行地址信号以产生解码的行地址信号。
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