JPH10320270A - メモリモジュール - Google Patents
メモリモジュールInfo
- Publication number
- JPH10320270A JPH10320270A JP9125328A JP12532897A JPH10320270A JP H10320270 A JPH10320270 A JP H10320270A JP 9125328 A JP9125328 A JP 9125328A JP 12532897 A JP12532897 A JP 12532897A JP H10320270 A JPH10320270 A JP H10320270A
- Authority
- JP
- Japan
- Prior art keywords
- sdram
- bank
- memory module
- module
- banks
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Memory System (AREA)
Abstract
(57)【要約】
【課題】 ＳＤＲＡＭメモリモジュールの大容量化は、
次世代のＳＤＲＡＭを待たないと現世代のｘ１構成ＳＤ
ＲＡＭでは、消費電力が大きすぎ、また、温度上昇が大
きすぎるという従来の課題を解決し、現世代のＳＤＲＡ
Ｍで低コスト・低消費電力・低温度上昇なメモリモジュ
ールの提供を目的とする。 【解決手段】 複数個の現世代ＳＤＲＡＭにより構成さ
れた複数のバンク部とそれを制御するために送られてく
るモジュール外部よりの駆動信号を前記の複数のバンク
部を制御する信号に変換するバンク制御部構成とするこ
とで、次世代のＳＤＲＡＭでしか実現できない低消費電
力・低温度上昇ができる。
次世代のＳＤＲＡＭを待たないと現世代のｘ１構成ＳＤ
ＲＡＭでは、消費電力が大きすぎ、また、温度上昇が大
きすぎるという従来の課題を解決し、現世代のＳＤＲＡ
Ｍで低コスト・低消費電力・低温度上昇なメモリモジュ
ールの提供を目的とする。 【解決手段】 複数個の現世代ＳＤＲＡＭにより構成さ
れた複数のバンク部とそれを制御するために送られてく
るモジュール外部よりの駆動信号を前記の複数のバンク
部を制御する信号に変換するバンク制御部構成とするこ
とで、次世代のＳＤＲＡＭでしか実現できない低消費電
力・低温度上昇ができる。
Description
【０００１】
【発明の属する技術分野】本発明はコンピュータ等に利
用されるメモリモジュールに関するものである。
用されるメモリモジュールに関するものである。
【０００２】
【従来の技術】従来、コンピュータ等に利用されるメモ
リモジュールの構成は、ＪＥＤＥＣのドキュメントに記
載されたものが知られている。図４に従来のメモリモジ
ュールの構造を示しており、１２８ＭＢのＳＤＲＡＭモ
ジュールであり、６４Ｍビット、ｘ４構成のＳＤＲＡＭ
を１６個から構成されている。
リモジュールの構成は、ＪＥＤＥＣのドキュメントに記
載されたものが知られている。図４に従来のメモリモジ
ュールの構造を示しており、１２８ＭＢのＳＤＲＡＭモ
ジュールであり、６４Ｍビット、ｘ４構成のＳＤＲＡＭ
を１６個から構成されている。
【０００３】
【発明が解決しようとする課題】しかしながら前記従来
の構成のメモリモジュールは、６４ＭビットＳＤＲＡＭ
（ここではこれを次世代品と呼ぶ）を使用しなくてはな
らず１６ＭビットＳＤＲＡＭ（ここではこれを現世代品
と呼ぶ）を使用したものと比較すると、ＳＤＲＡＭの値
段がビットクロスするまでは次世代品を使用したものは
高価である、という課題を有していた。また、このため
に、現世代品のｘ１ビット構成のものを使用すると、同
時に駆動するＳＤＲＡＭの数が多くなり消費電力が大き
くなり、コンピュータ等の電源容量の負担が大きくなっ
てしまい、また、ＤＲＡＭの発熱によりモジュールの温
度上昇も高くなってしまうという課題を有していた。
の構成のメモリモジュールは、６４ＭビットＳＤＲＡＭ
（ここではこれを次世代品と呼ぶ）を使用しなくてはな
らず１６ＭビットＳＤＲＡＭ（ここではこれを現世代品
と呼ぶ）を使用したものと比較すると、ＳＤＲＡＭの値
段がビットクロスするまでは次世代品を使用したものは
高価である、という課題を有していた。また、このため
に、現世代品のｘ１ビット構成のものを使用すると、同
時に駆動するＳＤＲＡＭの数が多くなり消費電力が大き
くなり、コンピュータ等の電源容量の負担が大きくなっ
てしまい、また、ＤＲＡＭの発熱によりモジュールの温
度上昇も高くなってしまうという課題を有していた。
【０００４】本発明はこのような従来の課題を解決し、
現世代品の多ビット構成のものを使用するので、次世代
品を使用するより低コストにできかつ、現世代のｘ１ビ
ット構成のものを使用するより同時に駆動するＤＲＡＭ
の数を少なくできるため、低消費電力・低温度上昇の大
容量メモリモジュールを提供することを目的とするもの
である。
現世代品の多ビット構成のものを使用するので、次世代
品を使用するより低コストにできかつ、現世代のｘ１ビ
ット構成のものを使用するより同時に駆動するＤＲＡＭ
の数を少なくできるため、低消費電力・低温度上昇の大
容量メモリモジュールを提供することを目的とするもの
である。
【０００５】
【課題を解決するための手段】この課題を解決するため
に本発明によるメモリモジュールは、次世代のＳＤＲＡ
Ｍでしか実現できない大メモリ容量を現世代のＳＤＲＡ
Ｍで実現するため複数個の現世代ＳＤＲＡＭにより構成
された複数のバンク部と、それを制御するために送られ
てくるモジュール外部よりの駆動信号を前記の複数のバ
ンク部を制御する信号に変換するバンク制御部で構成し
たものである。
に本発明によるメモリモジュールは、次世代のＳＤＲＡ
Ｍでしか実現できない大メモリ容量を現世代のＳＤＲＡ
Ｍで実現するため複数個の現世代ＳＤＲＡＭにより構成
された複数のバンク部と、それを制御するために送られ
てくるモジュール外部よりの駆動信号を前記の複数のバ
ンク部を制御する信号に変換するバンク制御部で構成し
たものである。
【０００６】この発明の構成によれば、温度次世代品を
使ったものより低コストで、現世代品のｘ１構成のもの
を使ったものより温度上昇の低い大容量のメモリモジュ
ールが得られ、コンピュータ等のセットに容易に大容量
のメモリを搭載でき、かつ安価なメモリモジュールが得
られる。
使ったものより低コストで、現世代品のｘ１構成のもの
を使ったものより温度上昇の低い大容量のメモリモジュ
ールが得られ、コンピュータ等のセットに容易に大容量
のメモリを搭載でき、かつ安価なメモリモジュールが得
られる。
【０００７】また、ＤＲＡＭをＴＣＰ（テープ・キャリ
ア・パッケージ）等のような多段実装可能な実装方式で
実装した場合に問題となる温度上昇も低くできるため実
装密度を高くできモジュールの小型化が可能となりコン
パクトな大容量のメモリモジュールが得られる。
ア・パッケージ）等のような多段実装可能な実装方式で
実装した場合に問題となる温度上昇も低くできるため実
装密度を高くできモジュールの小型化が可能となりコン
パクトな大容量のメモリモジュールが得られる。
【０００８】
【発明の実施の形態】本発明の請求項１に記載の発明
は、次世代のＳＤＲＡＭでしか実現できない大メモリ容
量を現世代のＳＤＲＡＭで実現するため複数個の現世代
ＳＤＲＡＭにより構成された複数のバンク部と、それを
制御するために送られてくるモジュール外部よりの駆動
信号を前記の複数のバンク部を制御する信号に変換する
バンク制御部で構成したメモリモジュールであり、温度
次世代品を使ったものより低コストで、現世代品のｘ１
構成のものを使ったものより温度上昇の低い大容量のメ
モリモジュールが得られ、コンピュータ等のセットに容
易に大容量のメモリを搭載でき、かつ安価に作成できる
という作用を有する。
は、次世代のＳＤＲＡＭでしか実現できない大メモリ容
量を現世代のＳＤＲＡＭで実現するため複数個の現世代
ＳＤＲＡＭにより構成された複数のバンク部と、それを
制御するために送られてくるモジュール外部よりの駆動
信号を前記の複数のバンク部を制御する信号に変換する
バンク制御部で構成したメモリモジュールであり、温度
次世代品を使ったものより低コストで、現世代品のｘ１
構成のものを使ったものより温度上昇の低い大容量のメ
モリモジュールが得られ、コンピュータ等のセットに容
易に大容量のメモリを搭載でき、かつ安価に作成できる
という作用を有する。
【０００９】請求項２に記載の発明は、複数個のＤＲＡ
ＭがＴＣＰ（テープ・キャリア・パッケージ）等のよう
な多段実装可能な実装方式で実装された複数のバンク部
と、それを制御するために送られてくるモジュール外部
よりの駆動信号を前記の複数のバンク部を制御信号に変
換するバンク制御部で構成した請求項１に記載のメモリ
モジュールであり、メモリモジュールをコンパクトにで
きるという作用を有する。
ＭがＴＣＰ（テープ・キャリア・パッケージ）等のよう
な多段実装可能な実装方式で実装された複数のバンク部
と、それを制御するために送られてくるモジュール外部
よりの駆動信号を前記の複数のバンク部を制御信号に変
換するバンク制御部で構成した請求項１に記載のメモリ
モジュールであり、メモリモジュールをコンパクトにで
きるという作用を有する。
【００１０】請求項３に記載の発明は、バンク制御部を
１チップ化した請求項１または２に記載のメモリモジュ
ールであり、メモリモジュールとしてコンパクトなもの
を得るという作用を有する。
１チップ化した請求項１または２に記載のメモリモジュ
ールであり、メモリモジュールとしてコンパクトなもの
を得るという作用を有する。
【００１１】以下、本発明の実施の形態について図１か
ら図３を用いて説明する。図１は本発明の第１の実施の
形態における複数個の多ビット品のＤＲＡＭにより構成
された複数のバンク部の構成を示すブロック図であり、
図２はモジュール外部よりの駆動信号を前記の複数のバ
ンク部を制御する信号に変換するバンク制御部のブロッ
ク図であり、図３は図２のバンク制御部の動作を示した
タイミング図である。図１において、Ｄ０〜Ｄ６３はＳ
ＤＲＡＭ、Ｄ０〜Ｄ１５がバンク０、Ｄ１６〜Ｄ３１が
バンク１、Ｄ３２〜Ｄ４７がバンク２、Ｄ４８〜Ｄ６３
がバンク３と４つのバンクより構成されている。
ら図３を用いて説明する。図１は本発明の第１の実施の
形態における複数個の多ビット品のＤＲＡＭにより構成
された複数のバンク部の構成を示すブロック図であり、
図２はモジュール外部よりの駆動信号を前記の複数のバ
ンク部を制御する信号に変換するバンク制御部のブロッ
ク図であり、図３は図２のバンク制御部の動作を示した
タイミング図である。図１において、Ｄ０〜Ｄ６３はＳ
ＤＲＡＭ、Ｄ０〜Ｄ１５がバンク０、Ｄ１６〜Ｄ３１が
バンク１、Ｄ３２〜Ｄ４７がバンク２、Ｄ４８〜Ｄ６３
がバンク３と４つのバンクより構成されている。
【００１２】以下に、図１、図２、図３を用いて同実施
の形態における動作を説明する。モジュール外部よりの
駆動信号／ＲＥ、／ＣＥ、／ＷＥ、Ａ１２，Ａ１３等が
メモリモジュールに入力される。図２に示すバンク制御
部は前記信号／ＲＥ、／ＣＥ、／ＷＥによりＳＤＲＡＭ
のバンクアクティブ・コマンド（／ＲＥ；”Ｌ”、／Ｃ
Ｅ；”Ｈ”、／ＷＥ；”Ｈ”のとき）の識別を行い、Ａ
１２，Ａ１３をデコードしてバンク選択を行い、選択さ
れたバンクに対応する／ＣＳ（チップセレクト信号）を
アクティブ（”Ｌ”）にする。
の形態における動作を説明する。モジュール外部よりの
駆動信号／ＲＥ、／ＣＥ、／ＷＥ、Ａ１２，Ａ１３等が
メモリモジュールに入力される。図２に示すバンク制御
部は前記信号／ＲＥ、／ＣＥ、／ＷＥによりＳＤＲＡＭ
のバンクアクティブ・コマンド（／ＲＥ；”Ｌ”、／Ｃ
Ｅ；”Ｈ”、／ＷＥ；”Ｈ”のとき）の識別を行い、Ａ
１２，Ａ１３をデコードしてバンク選択を行い、選択さ
れたバンクに対応する／ＣＳ（チップセレクト信号）を
アクティブ（”Ｌ”）にする。
【００１３】図３の期間(1)は前記の通りアクティブ・
コマンドであり、Ａ１２が”Ｌ”、Ａ１３が”Ｌ”であ
るので、／ＣＳ０から７のうち／ＣＳ０、／ＣＳ４の２
つを”Ｌ”にして図１のＳＤＲＡＭ Ｄ０〜Ｄ１５で構
成するバンク０を選択しアクティブにするが、他のバン
クは非アクティブの状態である。
コマンドであり、Ａ１２が”Ｌ”、Ａ１３が”Ｌ”であ
るので、／ＣＳ０から７のうち／ＣＳ０、／ＣＳ４の２
つを”Ｌ”にして図１のＳＤＲＡＭ Ｄ０〜Ｄ１５で構
成するバンク０を選択しアクティブにするが、他のバン
クは非アクティブの状態である。
【００１４】図３の期間(2)は、ＳＤＲＡＭへのライト
コマンドであるが、選択されたバンク０のみに書き込み
が行われ、他のバンク１から３は何の動作も行わない。
図３の期間(3)は、ＳＤＲＡＭへのプリチャージコマン
ドであり期間(2)と同様バンク０のプリチャージを行
い、他のバンクは何の動作もしない。
コマンドであるが、選択されたバンク０のみに書き込み
が行われ、他のバンク１から３は何の動作も行わない。
図３の期間(3)は、ＳＤＲＡＭへのプリチャージコマン
ドであり期間(2)と同様バンク０のプリチャージを行
い、他のバンクは何の動作もしない。
【００１５】以後同様に、図３の期間(4)では、バンク
１のみがアクティブになり、図３の期間(7)ではバンク
２がアクティブ、図３の期間(10)ではバンク３がアクテ
ィブになる。これにより、図４に示した従来の６４Ｍビ
ットのＳＤＲＡＭで６４ビットメモリを構成したものと
同等の動作を行うことができる。また、アクティブにな
るバンクは１個ずつであるのでこれを言い換えればアク
ティブになるＳＤＲＡＭはメモリモジュールの総ＳＤＲ
ＡＭ数の１／４ということである。非アクティブ時のＳ
ＤＲＡＭの消費電力はスタンバイ時の電力に近く動作時
に比べると非常に小さい。故に、約１／４の消費電力で
動作させることができる。
１のみがアクティブになり、図３の期間(7)ではバンク
２がアクティブ、図３の期間(10)ではバンク３がアクテ
ィブになる。これにより、図４に示した従来の６４Ｍビ
ットのＳＤＲＡＭで６４ビットメモリを構成したものと
同等の動作を行うことができる。また、アクティブにな
るバンクは１個ずつであるのでこれを言い換えればアク
ティブになるＳＤＲＡＭはメモリモジュールの総ＳＤＲ
ＡＭ数の１／４ということである。非アクティブ時のＳ
ＤＲＡＭの消費電力はスタンバイ時の電力に近く動作時
に比べると非常に小さい。故に、約１／４の消費電力で
動作させることができる。
【００１６】
【発明の効果】以上のようにして得られるメモリモジュ
ールは、６４ＭビットのＳＤＲＡＭを使用した場合に実
現できる低消費電力（低温度上昇）を１６ＭビットのＳ
ＤＲＡＭを使用して実現できるので低コストという有利
な効果が得られる。
ールは、６４ＭビットのＳＤＲＡＭを使用した場合に実
現できる低消費電力（低温度上昇）を１６ＭビットのＳ
ＤＲＡＭを使用して実現できるので低コストという有利
な効果が得られる。
【００１７】なお、本実施の形態では現世代品を１６Ｍ
ビットＳＤＲＡＭ、次世代品を６４ＭビットＳＤＲＡＭ
とするとしてきたが、現世代品を６４ＭビットＳＤＲＡ
Ｍ、次世代品を２５６ＭビットＳＤＲＡＭと世代を進め
ていっても同様の効果が得られる。
ビットＳＤＲＡＭ、次世代品を６４ＭビットＳＤＲＡＭ
とするとしてきたが、現世代品を６４ＭビットＳＤＲＡ
Ｍ、次世代品を２５６ＭビットＳＤＲＡＭと世代を進め
ていっても同様の効果が得られる。
【図１】本発明の実施の形態による複数個の多ビット品
のＤＲＡＭにより構成された複数のバンク部の構成を示
すブロック図
のＤＲＡＭにより構成された複数のバンク部の構成を示
すブロック図
【図２】本発明の実施の形態によるモジュール外部より
の駆動信号を前記の複数のバンク部を制御する信号に変
換するバンク制御部のブロック図
の駆動信号を前記の複数のバンク部を制御する信号に変
換するバンク制御部のブロック図
【図３】本発明の実施の形態の図２のバンク制御部の動
作を示したタイミング図
作を示したタイミング図
【図４】従来の１２８ＭＢのＳＤＲＡＭモジュールであ
り、６４Ｍビット、ｘ４構成のＳＤＲＡＭを１６個で構
成したメモリモジュールのブロック図
り、６４Ｍビット、ｘ４構成のＳＤＲＡＭを１６個で構
成したメモリモジュールのブロック図
Ｄ０〜Ｄ６３ ＳＤＲＡＭ（シンクロナスＤＲＡＭ）
Claims (3)
- 【請求項１】 次世代のＳＤＲＡＭでしか実現できない
大メモリ容量を現世代のＳＤＲＡＭで実現するため複数
個の現世代ＳＤＲＡＭにより構成された複数のバンク部
と、それを制御するために送られてくるモジュール外部
よりの駆動信号を前記の複数のバンク部を制御する信号
に変換するバンク制御部で構成したメモリモジュール。 - 【請求項２】 複数個の現世代ＳＤＲＡＭがＴＣＰ（テ
ープ・キャリア・パッケージ）等のような多段実装可能
な実装方式で実装された複数のバンク部と、それを制御
するために送られてくるモジュール外部よりの駆動信号
を前記の複数のバンク部を制御信号に変換するバンク制
御部で構成した請求項１に記載のメモリモジュール。 - 【請求項３】 バンク制御部を１チップ化した請求項１
または２に記載のメモリモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9125328A JPH10320270A (ja) | 1997-05-15 | 1997-05-15 | メモリモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9125328A JPH10320270A (ja) | 1997-05-15 | 1997-05-15 | メモリモジュール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10320270A true JPH10320270A (ja) | 1998-12-04 |
Family
ID=14907401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9125328A Pending JPH10320270A (ja) | 1997-05-15 | 1997-05-15 | メモリモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10320270A (ja) |
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100422450B1 (ko) * | 2002-05-10 | 2004-03-11 | 삼성전자주식회사 | 반도체 메모리장치의 플립칩 인터페이스회로 및 그 방법 |
| JP2008046989A (ja) * | 2006-08-18 | 2008-02-28 | Fujitsu Ltd | メモリ制御装置 |
| US8072837B1 (en) * | 2004-03-05 | 2011-12-06 | Netlist, Inc. | Circuit providing load isolation and memory domain translation for memory module |
| US8081537B1 (en) * | 2004-03-05 | 2011-12-20 | Netlist, Inc. | Circuit for providing chip-select signals to a plurality of ranks of a DDR memory module |
| US8539145B1 (en) * | 2009-07-28 | 2013-09-17 | Hewlett-Packard Development Company, L.P. | Increasing the number of ranks per channel |
| US8990489B2 (en) | 2004-01-05 | 2015-03-24 | Smart Modular Technologies, Inc. | Multi-rank memory module that emulates a memory module having a different number of ranks |
| US9037809B1 (en) | 2008-04-14 | 2015-05-19 | Netlist, Inc. | Memory module with circuit providing load isolation and noise reduction |
| US9047178B2 (en) | 2010-12-13 | 2015-06-02 | SanDisk Technologies, Inc. | Auto-commit memory synchronization |
| US9128632B2 (en) | 2009-07-16 | 2015-09-08 | Netlist, Inc. | Memory module with distributed data buffers and method of operation |
| US9159419B2 (en) | 2010-09-28 | 2015-10-13 | Intelligent Intellectual Property Holdings 2 Llc | Non-volatile memory interface |
| US9208071B2 (en) | 2010-12-13 | 2015-12-08 | SanDisk Technologies, Inc. | Apparatus, system, and method for accessing memory |
| US9218278B2 (en) | 2010-12-13 | 2015-12-22 | SanDisk Technologies, Inc. | Auto-commit memory |
| US9223662B2 (en) | 2010-12-13 | 2015-12-29 | SanDisk Technologies, Inc. | Preserving data of a volatile memory |
| US9305610B2 (en) | 2009-09-09 | 2016-04-05 | SanDisk Technologies, Inc. | Apparatus, system, and method for power reduction management in a storage device |
| US9606907B2 (en) | 2009-07-16 | 2017-03-28 | Netlist, Inc. | Memory module with distributed data buffers and method of operation |
| US10290328B2 (en) | 2010-11-03 | 2019-05-14 | Netlist, Inc. | Memory module with packages of stacked memory chips |
| US10324841B2 (en) | 2013-07-27 | 2019-06-18 | Netlist, Inc. | Memory module with local synchronization |
| US10817502B2 (en) | 2010-12-13 | 2020-10-27 | Sandisk Technologies Llc | Persistent memory management |
| US10817421B2 (en) | 2010-12-13 | 2020-10-27 | Sandisk Technologies Llc | Persistent data structures |
| US11573909B2 (en) | 2006-12-06 | 2023-02-07 | Unification Technologies Llc | Apparatus, system, and method for managing commands of solid-state storage using bank interleave |
-
1997
- 1997-05-15 JP JP9125328A patent/JPH10320270A/ja active Pending
Cited By (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100422450B1 (ko) * | 2002-05-10 | 2004-03-11 | 삼성전자주식회사 | 반도체 메모리장치의 플립칩 인터페이스회로 및 그 방법 |
| US8990489B2 (en) | 2004-01-05 | 2015-03-24 | Smart Modular Technologies, Inc. | Multi-rank memory module that emulates a memory module having a different number of ranks |
| US10755757B2 (en) | 2004-01-05 | 2020-08-25 | Smart Modular Technologies, Inc. | Multi-rank memory module that emulates a memory module having a different number of ranks |
| US10489314B2 (en) | 2004-03-05 | 2019-11-26 | Netlist, Inc. | Memory module with data buffering |
| US8081535B2 (en) * | 2004-03-05 | 2011-12-20 | Netlist, Inc. | Circuit for providing chip-select signals to a plurality of ranks of a DDR memory module |
| US8081536B1 (en) * | 2004-03-05 | 2011-12-20 | Netlist, Inc. | Circuit for memory module |
| US11093417B2 (en) | 2004-03-05 | 2021-08-17 | Netlist, Inc. | Memory module with data buffering |
| US8081537B1 (en) * | 2004-03-05 | 2011-12-20 | Netlist, Inc. | Circuit for providing chip-select signals to a plurality of ranks of a DDR memory module |
| US8072837B1 (en) * | 2004-03-05 | 2011-12-06 | Netlist, Inc. | Circuit providing load isolation and memory domain translation for memory module |
| US9858215B1 (en) | 2004-03-05 | 2018-01-02 | Netlist, Inc. | Memory module with data buffering |
| US8706945B2 (en) | 2006-08-18 | 2014-04-22 | Fujitsu Limited | Memory control device |
| JP2008046989A (ja) * | 2006-08-18 | 2008-02-28 | Fujitsu Ltd | メモリ制御装置 |
| US11847066B2 (en) | 2006-12-06 | 2023-12-19 | Unification Technologies Llc | Apparatus, system, and method for managing commands of solid-state storage using bank interleave |
| US11960412B2 (en) | 2006-12-06 | 2024-04-16 | Unification Technologies Llc | Systems and methods for identifying storage resources that are not in use |
| US11640359B2 (en) | 2006-12-06 | 2023-05-02 | Unification Technologies Llc | Systems and methods for identifying storage resources that are not in use |
| US11573909B2 (en) | 2006-12-06 | 2023-02-07 | Unification Technologies Llc | Apparatus, system, and method for managing commands of solid-state storage using bank interleave |
| US9037809B1 (en) | 2008-04-14 | 2015-05-19 | Netlist, Inc. | Memory module with circuit providing load isolation and noise reduction |
| US10949339B2 (en) | 2009-07-16 | 2021-03-16 | Netlist, Inc. | Memory module with controlled byte-wise buffers |
| US9606907B2 (en) | 2009-07-16 | 2017-03-28 | Netlist, Inc. | Memory module with distributed data buffers and method of operation |
| US11994982B2 (en) | 2009-07-16 | 2024-05-28 | Netlist, Inc. | Memory module with distributed data buffers |
| US9128632B2 (en) | 2009-07-16 | 2015-09-08 | Netlist, Inc. | Memory module with distributed data buffers and method of operation |
| US8539145B1 (en) * | 2009-07-28 | 2013-09-17 | Hewlett-Packard Development Company, L.P. | Increasing the number of ranks per channel |
| US9305610B2 (en) | 2009-09-09 | 2016-04-05 | SanDisk Technologies, Inc. | Apparatus, system, and method for power reduction management in a storage device |
| US9159419B2 (en) | 2010-09-28 | 2015-10-13 | Intelligent Intellectual Property Holdings 2 Llc | Non-volatile memory interface |
| US9575882B2 (en) | 2010-09-28 | 2017-02-21 | Sandisk Technologies Llc | Non-volatile memory interface |
| US10290328B2 (en) | 2010-11-03 | 2019-05-14 | Netlist, Inc. | Memory module with packages of stacked memory chips |
| US9047178B2 (en) | 2010-12-13 | 2015-06-02 | SanDisk Technologies, Inc. | Auto-commit memory synchronization |
| US9767017B2 (en) | 2010-12-13 | 2017-09-19 | Sandisk Technologies Llc | Memory device with volatile and non-volatile media |
| US10817502B2 (en) | 2010-12-13 | 2020-10-27 | Sandisk Technologies Llc | Persistent memory management |
| US10817421B2 (en) | 2010-12-13 | 2020-10-27 | Sandisk Technologies Llc | Persistent data structures |
| US9772938B2 (en) | 2010-12-13 | 2017-09-26 | Sandisk Technologies Llc | Auto-commit memory metadata and resetting the metadata by writing to special address in free space of page storing the metadata |
| US9208071B2 (en) | 2010-12-13 | 2015-12-08 | SanDisk Technologies, Inc. | Apparatus, system, and method for accessing memory |
| US9223662B2 (en) | 2010-12-13 | 2015-12-29 | SanDisk Technologies, Inc. | Preserving data of a volatile memory |
| US9218278B2 (en) | 2010-12-13 | 2015-12-22 | SanDisk Technologies, Inc. | Auto-commit memory |
| US10324841B2 (en) | 2013-07-27 | 2019-06-18 | Netlist, Inc. | Memory module with local synchronization |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10320270A (ja) | メモリモジュール | |
| US11804250B2 (en) | Memory with deferred fractional row activation | |
| JP4632107B2 (ja) | 半導体記憶装置 | |
| JP4530641B2 (ja) | 高速データアクセスのための半導体メモリ装置及びその駆動方法 | |
| US7319631B2 (en) | Semiconductor memory device with a stacked-bank architecture and method for driving word lines of the same | |
| JP2001202781A (ja) | 半導体記憶装置及びその制御方法 | |
| JP5627197B2 (ja) | 半導体記憶装置及びこれを備える情報処理システム並びにコントローラ | |
| JP2001110183A (ja) | 半導体記憶装置 | |
| JP2002216473A (ja) | 半導体メモリ装置 | |
| JP2000011639A (ja) | 半導体記憶装置 | |
| JP2005158158A (ja) | 半導体記憶装置のリフレッシュ制御方式 | |
| KR100753099B1 (ko) | 반도체 메모리 장치 | |
| JPH09139074A (ja) | ダイナミック型ｒａｍ | |
| US20050141323A1 (en) | Semiconductor memory device for reducing lay-out area | |
| JP2003151266A (ja) | 半導体記憶装置とそのデータ読み出し制御方法 | |
| US6909665B2 (en) | Semiconductor memory device having high-speed input/output architecture | |
| JPS6350998A (ja) | 半導体記憶装置 | |
| US20060181935A1 (en) | Semiconductor memory devices and methods of operating the same | |
| US6665228B2 (en) | Integrated memory having a memory cell array with a plurality of segments and method for operating the integrated memory | |
| US6813193B2 (en) | Memory device and method of outputting data from a memory device | |
| JPH0863969A (ja) | 半導体記憶装置 | |
| JP2002269982A (ja) | 半導体メモリ | |
| JPH09251773A (ja) | 半導体記憶装置 | |
| JP2004295970A (ja) | 半導体装置 | |
| JP2000173268A (ja) | ダイナミック型半導体記憶装置 |