JP2005158158A - 半導体記憶装置のリフレッシュ制御方式 - Google Patents

半導体記憶装置のリフレッシュ制御方式 Download PDF

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Abstract

【課題】１回目のリフレッシュ動作でリフレッシュされるメモリセルとは異なるが同一メモリサブアレイ上に存在するメモリセルに２回目のリフレッシュ動作が行われる半導体記憶装置を提供する。
【解決手段】１対のメモリサブアレイと、内部リフレッシュコマンドに応答して、外部リフレッシュコマンドの動作時間内に第１と第２のリフレッシュ起動信号を順番に出力する制御信号生成回路とを具備する。前記メモリサブアレイは、センスアンプを共用し、各々ビット線とワード線に接続されマトリクス状に配置された複数のメモリセルを有する。前記第１リフレッシュ起動信号に応答して、前記メモリサブアレイのうちの一方の第１ワード線に接続されたメモリセル群に１回目リフレッシュ動作が実行され、前記第２リフレッシュ起動信号に応答して、前記一方の前記第１ワード線とは異なる、第２ワード線に接続されたメモリセル群に２回目リフレッシュ動作が実行される。
【選択図】 図８

Description

本発明は、半導体記憶装置に関し、特にリフレッシュ技術に関する。
ＤＲＡＭのような半導体記憶装置では、記憶容量の増加やプロセスの微細化が年々進んでいる。記憶容量の増加と同時に、リフレッシュされるメモリセル数も比例して増加している。リフレッシュ動作はリフレッシュコマンドにより実施されるが、リフレッシュコマンドを入力できる時間間隔は、ｔＲＦＣ（以下「リフレッシュコマンド時間」という）によって規定されている。リフレッシュコマンド時間ｔＲＦＣを一定に保ったまま記憶容量が増加されると、単位時間あたりにリフレッシュされるべきメモリセルが多くなり、消費電流も大きくなる。このため、記憶容量の増加と同時に、リフレッシュコマンド時間ｔＲＦＣを緩和し、単位時間あたりにリフレッシュされるべきメモリセルの数を抑制し、消費電流の増加を抑制するＤＲＡＭの規格の標準化がなされてきた。
１Ｇｂｉｔ−ＤＤＲ−Ｉ／ＩＩの世代においては、携帯端末や大容量メモリシステムを搭載する製品がＤＲＡＭマーケットにおいて重要な位置を占めている。このため、より一層の消費電流を低減する技術が製品採用の選択肢として挙げられている。
次に、従来のリフレッシュ動作について説明する。図２Ａと２Ｂは、従来のリフレッシュ動作が適用される半導体記憶装置のメモリセル領域を示している。この従来例の半導体記憶装置では、メモリセル領域は、８個のバンク（ＢＡＮＫ０〜ＢＡＮＫ７）を有しており、各バンクは４つのブロックを有している。左右のブロック間には、ビット線選択のためのＹデコーダＹＤＥＣが配置されている。上下のブロック間にはサブアンプと、ワード線選択のためのＸデコーダＸＤＥＣが配置されている。各ブロックは、８ｘ２４個のメモリサブアレイＡＲＹを有している。左右方向の２つづつのメモリサブアレイＡＲＹは、シェアードＭＯＳを有するスイッチ回路を介してセンスアンプＡＭＰとエコライザＥＱを共用している。
クロックイネーブル信号ＣＫＥ、チップセレクト信号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥが入力された時、半導体記憶装置のチップは、それらの信号の組み合わせを外部リフレッシュコマンドＲＥＦとして認識し、リフレッシュ動作が実施される。
外部リフレッシュコマンドＲＥＦのリフレッシュ期間とは、図１（ａ）に示されるＴ１からＴｎまでの期間である。図１（ｂ）から（ｅ）を参照して、外部リフレッシュコマンドＲＥＦに応答して、図２（ａ）に示されるように、先ずバンクＢＡＮＫ０，４のリフレッシュ動作が開始される。このとき、リフレッシュ動作は、対象バンク内の上下に隣接するブロック毎に対して実施される。図２（ａ）の右側には、対象バンク内の上下に隣接するブロック内の１６メモリサブアレイにリフレッシュ動作が実施されていることが示されている。続いて、Ｔ３のタイミングで、図２（ｂ）に示されるように、バンクＢＡＮＫ１，５のリフレッシュ動作が開始される。図２（ｂ）の右側には、対象バンク内の上下に隣接するブロック内の１６メモリサブアレイにリフレッシュ動作が実施されていることが示されている。Ｔ５のタイミングで、図２（ｃ）に示されるように、バンクＢＡＮＫ２，６のリフレッシュ動作が開始される。図２（ｃ）の右側には、対象バンク内の上下に隣接するブロック内の１６メモリサブアレイにリフレッシュ動作が実施されていることが示されている。このとき、バンクＢＡＮＫ２，６のリフレッシュ動作が開始される前に、バンクＢＡＮＫ０，４のリフレッシュ動作は終了している。最後に、バンクＢＡＮＫ１，５のリフレッシュ動作は終了し、バンクＢＡＮＫ３，７のリフレッシュ動作が開始される。図２（ｄ）の右側には、対象バンク内の上下に隣接するブロック内の１６メモリサブアレイにリフレッシュ動作が実施されていることが示されている。ＴｎのタイミングでバンクＢＡＮＫ３，７のリフレッシュ動作が終了している。
このように、従来の半導体記憶装置では、リフレッシュ動作は、消費電流を低減するために、リフレッシュ期間中にメモリセルが時分割にリフレッシュされているが、同時にリフレッシュされるメモリサブアレイの数は、６４（＝１６ｘ４）である。
次に、各バンクでのリフレッシュ動作の詳細を説明する。図３（ｂ）〜（ｆ）は、バンクＢＡＮＫ０，４のリフレッシュ動作に対応し、図３（ｇ）〜（ｋ）は、バンクＢＡＮＫ１，５のリフレッシュ動作に対応し、図３（ｌ）〜（ｏ）は、バンクＢＡＮＫ２，６のリフレッシュ動作に対応し、図３（ｐ）〜（ｔ）は、バンクＢＡＮＫ３，７のリフレッシュ動作に対応する。リフレッシュ開始タイミングがずれているだけなので、図３（ｂ）〜（ｆ）に示されるバンクＢＡＮＫ０，４のリフレッシュ動作についてのみ説明する。
最初にバンクＢＡＮＫ内の非活性サブメモリアレイ（リフレッシュされるメモリセルを持たないサブメモリアレイ）側の２つのシェアードＭＯＳ、及びビット線電位を等電位にするイコライズ回路ＥＱをＯＦＦするため、接続制御信号ＳＨＲ１Ｔとイコライザ制御信号ＢＬＥＱＴが電位ＶＰＰから電位ＶＳＳに遷移される。このとき、活性サブメモリ側の２つのシェアードＭＯＳはＯＮ状態のため、接続制御信号ＳＨＲ０Ｔは電位ＶＰＰを維持する。次ぎに、Ｘデコーダによりワード線選択信号ＭＷＬＢ＜０＞、ＦＸＢ＜０＞が選択され、電位ＶＰＰから電位ＶＳＳに遷移し、結果としてワード線ＳＷＬＴ＜０＞が電位ＶＳＳから電位ＶＰＰに遷移する。こうして、ビット線ＢＬ０Ｔ／ＢにメモリセルＭＣから信号が読み出されると、センスアンプ制御信号ＳＡＥＴが電位ＶＳＳから電位ＶＣＬに遷移され、ビット線上の信号は増幅され始める。ビット線上の信号が十分増幅され、再書き込み動作が終了した後、センスアンプ制御信号ＳＡＥＴは電位ＶＣＬから電位ＶＳＳへ遷移され増幅動作が終わる。続いてイコライザ制御信号ＢＬＥＱＴ、ＦＸＢ＜０＞が電位ＶＳＳから電位ＶＰＰへ遷移され、メモリセルへの再書き込み動作、すなわち１回目のリフレッシュ動作が終了する。他のバンクＢＡＮＫは時分割にリフレッシュされるので、所定の時間の後に次々とリフレッシュ動作が開始される。その後の動作については、上記説明と同様であるので省略する。
上記のように、従来、消費電流を低減するために、メモリサブアレイが時分割でリフレッシュされ、ピーク消費電流を低減させる回路的工夫がなされてきた。しかしながら、この技術では、平均消費電流を低減することはできない。
上記説明と関連して、半導体記憶装置が特開平５−３１４７６６号公報に開示されている。この従来例の半導体記憶装置は、２組のビット線対を供給する１つのシェアード型センスアンプと、各ビット線とセンスアンプの間に設けられたスイッチングトランジスタとを備えており、シェアード型センスアンプは、スイッチングトランジスタのスイッチングにより、２組のビット線対のうち一方のビット線対に接続される。／ＣＡＳビフォー／ＲＡＳリフレッシュモード及びセルフリフレッシュモードにより、一方のビット線対に交差する２つのワード線上のメモリセルを各ワード線ごとに連続してリフレッシュする間に、一方のビット線対に対応するスイッチングトランジスタのゲートに入力されるビット線選択信号の信号レベルが一定に維持される（特許文献１参照）。
また、半導体記憶装置が、特開平９−６３２６６号公報に開示されている。この従来例の半導体記憶装置は、通常動作モードおよび通常動作モードよりも動作速度の遅いセルフリフレッシュモードを有する。個の従来例の半導体記憶装置は、第１および第２のセンスノードと、第１および第２のセンスノードに接続され、第１および第２のセンスノード間に生じた電位差を増幅するセンスアンプと、センスアンプの一方側に配置された第１のビット線対と、センスアンプの他方側に配置された第２のビット線対と、第１および第２のビット線対と交差する複数のワード線と、行アドレス信号に応答してワード線を選択的に活性化する行デコーダと、第１および第２のセンスノードと第１のビット線対との間に接続された第１のスイッチと、第１および第２のセンスノードと第２のビット線対との間に接続された第２のスイッチと、通常動作モードでは、第１および第２のビット線対の一方をセンスアンプに接続するように第１および第２のスイッチ手段を制御し、セルフリフレッシュモードでは、第１および第２のビット線対の一方をセンスアンプに接続し、接続された一方のビット線対にデータが読出された後に接続された一方のビット線対をセンスアンプから切離し、センスアンプが活性化された後に切離された一方のビット線対を再びセンスアンプに接続するように第１および第２のスイッチを制御する制御部とを備える。この従来例の半導体記憶装置によれば、セルフリフレッシュモードにおける消費電力が低減されている（特許文献２参照）。
また、半導体メモリ装置が、特開平１０−２２２９７７号公報に開示されている。この従来例の半導体メモリ装置は、複数のメモリブロック、複数の共有ビットラインセンスアンプ及び各々メモリブロックと共有ビットラインセンスアンプとの間に接続された複数の隔離ゲート部を含む。一定周期でアクティブになるリフレッシュローアクティブ信号が発生され、リフレッシュローアクティブ信号がアクティブである時に選択的にアクティブになる複数のブロック選択信号が発生される。各々対応するブロック選択信号によりセットされ、次にリフレッシュされるメモリブロックに対するブロック選択信号によってリセットされるラッチ隔離制御信号が発生される。ラッチ隔離制御信号がアクティブである時に、対応する隔離ゲート部がターンオンされ、同一のビットラインセンスアンプに接続されている他の隔離ゲート部がターンオフされる。ブロックリフレッシュサイクルの間、隔離ゲート部のターンオン及びターンオフ状態は一定に維持される。これにより、この従来例の半導体メモリ装置によれば、消費電力が抑制されている（特許文献３参照）。
また、ダイナミック型半導体記憶装置が、特開２０００−３５３３８３号公報に開示されている。この従来例のダイナミック型半導体記憶装置は、複数のサブアレイにより構成される複数のバンクと、異なるバンクのサブアレイの間で共有されるセンスアンプ回路とを有するメモリセルアレイと、データ読み出し又は書込みのために各バンク内の選択されたサブアレイを活性化するロウアクセスモードと、各バンク内の複数のサブアレイを同一タイミングで活性化してメモリセルデータをリフレッシュするリフレッシュモードとを有し、リフレッシュモードにおいて１バンク内で同一タイミングで活性化されるサブアレイの数の方が、ロウアクセスモードにおいて１バンク内で活性化されるサブアレイの数より多い制御回路とを備える。これにより、この従来例のダイナミック型半導体記憶装置によれば、動作制約の発生確率を低減して、高速動作を可能にすると共に、システムパフォマンス向上を図った非独立バンク方式のＤＲＡＭが提供される（特許文献４参照）。
特開平５−３１４７６６号公報 特開平９−６３２６６号公報 特開平１０−２２２９７７号公報 特開２０００−３５３３８３号公報
従って、本発明の目的は、リフレッシュコマンド時間ｔＲＦＣ内で、２回のリフレッシュ動作を行うことができる半導体記憶装置を提供することにある。
また、本発明の他の目的は、１回目のリフレッシュ動作でリフレッシュされるメモリセルとは異なるが同一サブメモリアレイ上に存在するメモリセルに２回目のリフレッシュ動作が行われる半導体記憶装置を提供することにある。
また、本発明の他の目的は、今後ますます記憶容量の増加と微細加工技術が進展するＤＲＡＭにおいて、リフレッシュ動作時の消費電流を低減することができる半導体記憶装置を提供することにある。
また、本発明の他の目的は、ピーク消費電流を低減させながら平均消費電流を低減することができる半導体記憶装置を提供することにある。
以下に、［発明の実施の形態］で使用する番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、[特許請求の範囲]の記載と発明の実施の形態の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明の第１の観点では、半導体記憶装置は、１対のメモリサブアレイ（３−１，３−２）と、 内部リフレッシュコマンドに応答して、前記外部リフレッシュコマンドの動作時間内に第１と第２のリフレッシュ起動信号を順番に出力する制御信号生成回路（９）とを具備する。前記メモリサブアレイは、センスアンプ（ＡＭＰ）を共用し、前記メモリサブアレイの各々はマトリクス状に配置された複数のメモリセル（ＭＣ）を有し、マトリクスの各列はビット線に接続され、各行はワード線に接続されている。前記第１リフレッシュ起動信号に応答して、前記メモリサブアレイのうちの一方のメモリサブアレイ（３−１）の第１ワード線に接続された第１メモリセル群に１回目リフレッシュ動作が実行され、前記第２リフレッシュ起動信号に応答して、前記一方のメモリセルアレイ内の、前記第１メモリセル群が接続される前記第１ワード線とは異なる第２ワード線に接続された第２メモリセル群に２回目リフレッシュ動作が実行される。
ここで、前記対は、前記メモリサブアレイ（３−１，３−２）と前記センスアンプとの間にそれぞれ設けられ、第１と第２の接続制御信号に応答してそれぞれ動作する第１と第２スイッチ回路（１１−１、１１−２）と、前記センスアンプに加えて、前記第１と第２スイッチ回路の間に設けられたイコライザ（ＥＱ）とを具備してもよい。前記制御信号生成回路は、前記第１と第２のリフレッシュ起動信号に応答して、第１と第２センスアンプ制御信号をそれぞれ出力し、前記第１と第２センスアンプ制御信号の間にイコライザ制御信号を生成し、また、前記第１スイッチ回路により前記一方のメモリサブアレイを前記センスアンプと前記イコライザに接続し、前記メモリサブアレイの他方を前記センスアンプと前記イコライザから切り離すように前記第１と第２の接続制御信号を生成する。前記第１と第２センスアンプ制御信号の各々に応答して前記センスアンプは活性化され、前記イコライザ制御信号に応答して前記イコライザが活性化される。
また、前記第１と第２のリフレッシュ起動信号に応答して供給される第１と第２リフレッシュアドレスから、前記第１ワード線を指定する第１メインワード線選択信号と第１サブワード線選択信号の組と前記第２ワード線を指定する第２メインワード線選択信号と第２サブワード線選択信号の組とをそれぞれ出力するＸデコーダを更に具備してもよい。前記１回目リフレッシュ動作と前記２回目リフレッシュ動作において、前記第１メインワード線選択信号と前記第２メインワード線選択信号とは同じであり、前記第１サブワード線選択信号と前記第２サブワード線選択信号とは異なる。
また、前記第１と第２のリフレッシュ起動信号に応答して供給される第１と第２リフレッシュアドレスから、前記第１ワード線を指定する第１メインワード線選択信号と第１サブワード線選択信号の組と前記第２ワード線を指定する第２メインワード線選択信号と第２サブワード線選択信号の組とをそれぞれ出力するＸデコーダを更に具備してもよい。前記１回目リフレッシュ動作と前記２回目リフレッシュ動作において、前記第１メインワード線選択信号と前記第２メインワード線選択信号とは異なり、前記第１サブワード線選択信号と前記第２サブワード線選択信号とは同じである。
本発明の第２の観点の半導体記憶装置は、複数のバンクを有するメモリ領域（１０）と、内部リフレッシュコマンドに応答して、第１と第２のリフレッシュ起動信号を順番に出力する制御信号生成回路（９）とを具備する。前記複数のバンク（ＢＡＮＫ）の各々は、複数のブロックを有し、前記複数のブロックの各々は複数のメモリサブアレイ（ＡＲＹ）を有し、前記複数のメモリサブアレイの各々はマトリクス状に配置された複数のメモリセル（ＭＣ）を有し、前記複数のメモリセルの各列はビットラインに接続され、各行はワード線に接続されている。前記複数のバンクの各々の前記複数のブロックは複数のブロックグループに分けられ、前記第１と第２のリフレッシュ起動信号の各々を応答して、リフレッシュされるべき前記メモリセル群を指定するリフレッシュアドレスを変えながら、前記内部リフレッシュコマンドに基づいて、前記複数のバンクの各々の前記複数のブロックグループの各々のうちの前記複数のメモリサブアレイに順番にリフレッシュ動作が実行され、その後、前記残りのブロックグループの前記複数のメモリサブアレイに順番に前記リフレッシュ動作が実行される。
ここで、前記複数のバンクは複数のバンクグループにグループ化されていてもよい。前記第１と第２のリフレッシュ起動信号の各々を応答して行われる前記リフレッシュ動作の開始のタイミングがバンクグループにより異なる。
また、前記制御信号生成回路は、前記内部リフレッシュコマンドのリフレッシュ動作時間内に前記第１と第２のリフレッシュ起動信号を順番に出力することが好ましい。前記第１リフレッシュ起動信号に応答しての前記複数のブロックグループの各々のうちの前記複数のメモリサブアレイのうちの特定メモリサブアレイに対する前記リフレッシュ動作と前記第２リフレッシュ起動信号に応答しての前記複数のブロックグループの各々のうちの前記複数のメモリサブアレイのうちの特定メモリサブアレイに対する前記リフレッシュ動作は、前記内部リフレッシュコマンドの前記リフレッシュ動作時間内に実行される。
また、前記複数のメモリサブアレイは、複数の対を形成し、前記複数の対の各々は、センスアンプ（ＡＭＰ）と、前記メモリサブアレイ（３−１，３−２）と前記センスアンプとの間にそれぞれ設けられ、第１と第２の接続制御信号に応答してそれぞれ動作する第１と第２スイッチ回路（１１−１，１１−２）と、前記センスアンプに加えて、前記第１と第２スイッチ回路の間に設けられたイコライザ（ＥＱ）とを備えていても良い。前記制御信号生成回路は、前記第１と第２のリフレッシュ起動信号に応答して、第１と第２センスアンプ制御信号をそれぞれ出力し、前記第１と第２センスアンプ制御信号の間にイコライザ制御信号を生成し、また、前記第１スイッチ回路により前記一方のメモリサブアレイを前記センスアンプと前記イコライザに接続し、前記メモリサブアレイの他方を前記センスアンプと前記イコライザから切り離すように前記第１と第２の接続制御信号を生成する。前記第１と第２センスアンプ制御信号の各々に応答して前記センスアンプは活性化され、前記イコライザ制御信号に応答して前記イコライザが活性化される。
また、前記第１と第２のリフレッシュ起動信号に応答して供給される第１と第２リフレッシュアドレスから、前記第１ワード線を指定する第１メインワード線選択信号と第１サブワード線選択信号の組と前記第２ワード線を指定する第２メインワード線選択信号と第２サブワード線選択信号の組とをそれぞれ出力するＸデコーダを更に具備してもよい。前記１回目リフレッシュ動作と前記２回目リフレッシュ動作において、前記第１メインワード線選択信号と前記第２メインワード線選択信号とは同じであり、前記第１サブワード線選択信号と前記第２サブワード線選択信号とは異なってもよい。
本発明の第３の観点では、半導体記憶装置は、センスアンプを共用する２つのサブメモリアレイと、 単一のリフレッシュコマンドに応答して第１と第２のリフレッシュ起動信号を生成する起動制御信号生成回路とを具備する。前記２つのサブメモリアレイはマトリクスに配置された複数のメモリセルを有し、前記複数のメモリセルの各々は、第１ワード線選択信号と第２ワード線選択信号により特定される、前記第１のリフレッシュ起動信号に応答して、前記２つのサブメモリアレイの一方の特定メモリセルのリフレッシュ動作が行なわれ、前記第２のリフレッシュ起動信号に応答して前記一方のサブメモリアレイの前記メモリセルとは異なるメモリセルのリフレッシュ動作が行われる。
本発明の第４の観点では、半導体記憶装置は、複数のバンクを有するメモリ領域を有する。前記複数のバンクの各々は、複数のブロックを有し、前記複数のブロックはメモリサブアレイの対を有し、前記メモリサブアレイの対は、センスアンプを共用し、前記メモリサブアレイはマトリクス状に配置された複数のメモリセルを有する。単一の外部リフレッシュコマンドに対するリフレッシュ時間内の第１のリフレッシュ時間内に、前記複数のバンクの各々の前記複数のブロックのうちの複数の所定ブロック内の特定メモリセルに対してリフレッシュ動作が実行され、前記リフレッシュ時間内の前記第１のリフレッシュ時間後の第２のリフレッシュ時間内に、前記複数の所定ブロック内の前記特定メモリセルとは異なるメモリセルに対してリフレッシュ動作が実行される。ここで、前記複数のバンクは複数のグループにグループ化され、前記複数の所定ブロックの前記リフレッシュ動作の開始タイミングは前記グループ毎に異なってもよい。
本発明は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）において、初めにあるメモリセルＭＣのリフレッシュ動作を行い、そのメモリセルのリフレッシュ動作終了後、そのメモリセルとは異なる同一サブメモリアレイＡＲＹ上のメモリセルにリフレッシュ動作が行われる。前述の異なる同一サブメモリアレイ上のメモリセルとは、同じセンスアンプにシェアードＭＯＳを介して接続されるビット線上のメモリセルである。本発明では、１回目と２回目リフレッシュ動作の間でシェアードＭＯＳはＯＮ状態にあり、ワード線選択信号ＭＷＬＢ＜０＞またはＦＸＢ＜０＞は選択状態を維持することができる。このため、リフレッシュ動作の間にシェアードＭＯＳ制御信号、ワード線選択信号の充放電電流を発生しない。こうして、本発明は、大容量ＤＲＡＭリフレッシュ動作時の消費電流低減に有効である。
また、従来の半導体記憶装置におけるサブアレイに付随するセンスアンプ、サブワードドライバ、クロスエリア回路の構成を変更することなく本発明を実施することが可能である。また、追加されるべき回路は、ＸデコーダＸＤＥＣに設置されるが、回路規模の増加は小さく抑えることができる。
以下に、本発明の半導体記憶装置について図面を参照して詳細に説明する。
（第１の実施形態）
図４は、本発明の第１実施形態による半導体記憶装置の構成を示すブロック図である。本実施形態の半導体記憶装置は、ＹデコーダＹＤＥＣ１と、ＸデコーダＸＤＥＣ２と、メモリセルアレイ３と、プリデコーダ／救済回路４と、リフレッシュカウンタ５と、スイッチ回路６と、Ｘ系制御回路７と、コマンドデコーダ８と、制御信号生成回路９を備えている。
メモリセルアレイ３は、本実施形態の説明においても、図２を参照して説明された構造と同様の構造を有している。すなわち、メモリ領域１０は、８個のバンクＢＡＮＫ０〜ＢＡＮＫ７を有しており、各バンクは４つのブロック３を有している。左右のブロック間には、ビット線選択のためのＹデコーダＹＤＥＣ１が配置されている。上下のブロック間には入出力データの増幅のためのアンプ（図示せず）と、ワード線選択のためのＸデコーダＸＤＥＣ２と、制御信号生成回路９とが配置されている。各ブロックは、８ｘ２４個のメモリサブアレイＡＲＹを有している。２つづつのメモリサブアレイＡＲＹは、対を形成している。尚、このメモリ領域１０は一例に過ぎず、バンクの数、ブロックの数、メモリサブアレイの数はこの例に限らず、本発明は種々の構造を有する半導体記憶装置に適用可能である。
図６は、各ブロック内の１つのメモリサブアレイ対の構成を示す図である。図６は、左側のメモリサブアレイ３−１は活性化され（リフレッシュされ）、右側のメモリサブアレイ３−２は不活性である。各メモリサブアレイＡＲＹにはメモリセルＭＣがマトリクス状に配置されている。図において、ビット線ＢＬ０ＴとＢＬ０Ｂだけが示されている。メモリサブアレイの間にはセンスアンプＡＭＰとエコライザＥＱが設けられている。センスアンプＡＭＰと左側メモリサブアレイの間とにはビット線にシェアードＭＯＳを有するスイッチ回路１１−１が設けられ、イコライザＥＱと右側メモリサブアレイ３の間とにはビット線にシェアードＭＯＳを有するスイッチ回路１１−２が設けられている。センスアンプＡＭＰは、センスアンプ制御信号ＳＡＥＴにより活性化され、イコライザＥＱはイコライザ制御信号ＢＬＥＱＴにより活性化される。スイッチ回路１１−１のシェアードＭＯＳ対には接続制御信号ＳＨＲ０Ｔが供給され、左側メモリサブアレイがセンスアンプＡＭＰとイコライザＥＱに接続される。また、右側のシェアードＭＯＳ対には接続制御信号ＳＨＲ１Ｔが供給され、右側のメモリサブアレイがセンスアンプＡＭＰとイコライザＥＱに接続される。
メモリサブアレイＡＲＹにはメインワード線選択信号ＭＷＬＢ＜０＞〜＜（ｎ＋１）／８−１＞が供給されている。また、メモリサブアレイの両側のサブワードドライブ領域（ＳＷＤ領域）にはバスが設けられており、センスアンプ領域ＳＡにおいて、サブワード線選択信号ＦＸＢ＜０＞、＜２＞、＜４＞、＜６＞とワード線選択信号ＦＸＢ＜１＞，＜３＞，＜５＞，＜７＞とがそれぞれ供給されている。ワード線選択信号ＦＸＢ＜０＞、＜２＞、＜４＞、＜６＞は、直接あるいはインバータを通して一方のバスの各ラインに接続されている。ワード線選択信号ＦＸＢ＜１＞，＜３＞，＜５＞，＜７＞は、直接あるいはインバータを通して他方のバスの各ラインに接続されている。
各メインワード線選択信号線ＭＷＬＢには８個のサブワードドライバＳＷＤが設けられている。例えば、サブワードドライバＳＷＤ＜０＞は、対応するワード線選択信号ＭＷＬＢ＜０＞と、対応するワード線選択信号ＦＸＢ＜０＞が接続されたバスラインとに接続され、ワード線ＳＷＬ０Ｔを活性化している。メモリサブアレイ内の各メモリセルは、対応するワード線ＳＷＬ０Ｔと対応するビット線ＢＬ０Ｔ又はＢＬ０Ｂに接続されている。
コマンドデコーダ８は、カラムアドレスストローブ信号／ＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）、ローアドレスストローブ信号／ＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）、ライトイネーブル信号／ＷＥ（Ｗｒｉｔｅ Ｅｎａｂｌｅ）、チップセレクト信号／ＣＳ（Ｃｈｉｐ Ｓｅｌｅｃｔ）の制御信号を入力し、メモリセルアレイ３に対するデータのリード／ライト動作やリフレッシュ動作の制御をするためのコマンドを発生する。以下の説明ではリフレッシュ以外の動作は本発明とは直接関係ないため省略する。ここで、コマンドデコーダ８は、上記信号の組み合わせを外部リフレッシュコマンドとして受信し、内部リフレッシュコマンドＲＥＦを生成するとする。コマンドデコーダ８は、内部リフレッシュコマンドをＸ系制御回路７と制御信号生成回路９に出力する。
Ｘ系制御回路７は、コマンドデコーダ８から出力されるコマンドに基づいて、半導体記憶装置の各回路を制御するための制御信号を生成して出力する。ただし、本発明はリフレッシュ動作に関するので、ここではリフレッシュ動作に関する信号のみについて説明する。具体的には、Ｘ系制御回路７は、コマンドデコーダ８からの内部リフレッシュコマンド１０４に応答して、リフレッシュ動作の開始を示すリフレッシュ起動信号１０３を生成して出力する。また、Ｘ系制御回路７は、正規ワード線のリフレッシュを行う際には冗長ワード線による置換が行われないようにするための冗長非アクセス信号１０２を出力し、冗長ワード線のリフレッシュを行う際には正規ワード線の活性化が行われないようにするための冗長アクセス信号１０１を出力する。また、Ｘ系制御回路７は、いずれかのワード線の活性化を行う場合には、活性化信号１０５を出力する。
リフレッシュカウンタ５は、Ｘ系制御回路７からのリフレッシュ起動信号１０３を入力する毎に、カウントアップして、各メモリサブアレイに属する正規ワード線を選択するリフレッシュアドレスを生成して出力する。全ての正規ワード線を選択するためのアドレスを生成した後は、起動信号１０３を入力する毎に同一サブアレイに属する冗長ワード線を選択するアドレスをリフレッシュ生成してリフレッシュアドレスとして出力する。具体的には、本実施形態の場合には、リフレッシュカウンタ５は、リフレッシュ起動信号１０３を入力する毎に正規ワード線を選択するためのアドレスを順次生成して出力し、その後は冗長ワード線を選択するためのアドレスを順次生成して出力する。
スイッチ回路６は、通常動作時は外部からのロウアドレスをプリデコーダ／救済回路４に出力し、リフレッシュ動作時にはＸ系制御回路７からのリフレッシュ起動信号１０３に応答して、リフレッシュカウンタ５により生成されたリフレッシュアドレスをプリデコーダ／救済回路４に出力する。
プリデコーダ／救済回路４は、スイッチ回路６から入力されるロウアドレス（Ｘアドレス）の一部をプリデコードし、バンクを選択するためのバンク選択信号を出力する。残りのアドレスを各バンクに供給する。また、プリデコード／救済回路４は、冗長ワード線による置換を行わないようにするための冗長非アクセス信号１０２、冗長ワード線による置換を行うようにするための冗長アクセス１０１、活性化信号１０５を入力し、冗長非アクセス信号１０２がハイレベルの場合、正規ワード線の選択を可能とするための正規ワード選択信号をハイレベルとして、入力されたアドレスにより指示された正規ワード線の活性化を指示する。冗長アクセス信号１０１がアクティブであるハイレベルの場合、冗長ワード線の選択を可能とするための冗長ワード選択信号をハイレベルとして、入力されたアドレスにより指示された冗長ワード線の活性化を指示する。
ＹデコーダＹＤＥＣ１は、通常動作時には入力されたカラムアドレス（Ｙアドレス）により指定されるビット線の選択を行う。また、ＹデコーダＹＤＥＣ１は、リフレッシュ動作時には、全てのＹアドレスを活性とする。ＸデコーダＸＤＥＣ２は、プリデコーダ／救済回路４から供給されるＸアドレス（リフレッシュアドレス）をデコードしてワード線選択信号ＭＷＬＢとＦＸＢとを生成する。プリデコーダ／救済回路４からの冗長ワード選択信号１０６がハイレベルの場合、リフレッシュアドレスに基づいて冗長ワード線の活性化を行う。
制御信号生成回路９はＸデコーダ２に隣接して設けられている。制御信号生成回路９は、回路部９−１から９−３を備えている。回路部９−１は、内部リフレッシュコマンドから２つのリフレッシュ起動信号ＲＥＦＳを生成する。回路部９−２は、各リフレッシュ起動信号ＲＥＦＥからリフレッシュ終了信号を生成し、更にリフレッシュ起動信号ＲＥＦＳとリフレッシュ終了信号ＲＥＦＥから制御信号１と制御信号２を生成する。制御信号生成回路９は、制御信号１に基づいて、センスアンプ制御信号ＳＡＥＴとイコライザ制御信号ＢＬＥＱＴを生成する。また、制御信号生成回路９は、制御信号２に基づいて、接続制御信号ＳＨＲ０ＴとＳＨＲ１Ｔを生成する。こうして、本発明では、１回の内部リフレッシュコマンドに対応する期間の間に、リフレッシュ起動信号が２回生成され、２回のリフレッシュ動作が行われる。
詳細には、回路部９−１では、ＮＡＮＤ回路Ｑ２とＱ３からなるフリップフロップにより内部リフレッシュコマンドＲＥＦに応答して１回目のリフレッシュ起動信号ＲＥＦＳが生成される。信号ＲＥＦＳのパルス幅は、遅延器Ｄ１の遅延時間により定まる。２回目のリフレッシュ起動信号ＲＥＦＳは、遅延器Ｄ２とＤ３、インバータＱ９、ＮＡＮＤ回路Ｑ１０により生成される。２回目のリフレッシュ起動信号ＲＥＦＳの生成タイミングは遅延器Ｄ２の遅延時間により定まる。回路部９−２では、１回目と２回目のリフレッシュ起動信号ＲＥＦＳの各々に基づいて、遅延器Ｄ４を用いてリフレッシュ終了信号ＲＥＦＥが生成される。リフレッシュ終了信号ＲＥＦＥのタイミングは遅延器Ｄ４の遅延時間により定まる。ＮＡＮＤ回路Ｑ１３とＱ１４からなるフリップフロップにより、リフレッシュ起動信号ＲＥＦＳとリフレッシュ終了信号ＲＥＦＥとに基づいて制御信号１が生成される。回路部９−３では、制御信号１はそのまま出力され、ラッチ回路Ｌ１により制御信号１から制御信号２が生成される。回路部９−３の入力側に値延期Ｄ５が設けられても良い。この遅延器Ｄ５の作用は以下に説明する。
ここで、遅延器Ｄ２の遅延時間は、１回目のリフレッシュ動作においてメモリセルに再書き込みが行われる時間（=ｔＲＡＳ）と、ビット線ＢＬ０Ｔ／Ｂが等電位にイコライズされてセンスアンプが動作可能になるまでの時間（=ｔＲＰ）の和に等しい。遅延器Ｄ４の遅延時間は、ｔＲＡＳに等しい。
以下、本発明の第１実施形態による半導体記憶装置の動作について説明する。最初に図８を参照して、コマンドでコーダ８は、外部からのリフレッシュコマンドに応答して内部リフレッシュコマンドＲＥＦを生成し、Ｘ系生後回路７とメモリ領域１０の各バンクの制御信号生成回路９に供給される。制御信号生成回路９は、図８（ｃ）と（ｄ）に示されるように、内部リフレッシュコマンドＲＥＦに応答してリフレッシュ起動信号ＲＥＦＳを２回生成し、リフレッシュ終了信号ＲＥＦＥを２回生成する。リフレッシュ起動信号ＲＥＦＳとリフレッシュ終了信号ＲＥＦＥとの間に１回リフレッシュ動作が実行される。そのために、図８（ｅ）と（ｆ）に示されるように、リフレッシュ起動信号ＲＥＦＳとリフレッシュ終了信号ＲＥＦＥに応答して制御信号１と制御信号２が生成される。制御信号生成回路９は、制御信号１と制御信号２からセンスアンプ制御信号ＳＡＥＴ、イコライザ制御信号ＢＬＥＱＴ、接続制御信号ＳＨＲＴ、ＳＨＲ１Ｔとを生成する。
Ｘ系制御回路７は、内部リフレッシュコマンド１０４に応答してリフレッシュ起動信号を生成し、リフレッシュカウンタ５とスイッチ６に出力する。このとき、Ｘ系制御回路７も、制御信号生成回路９と同様に、単一の内部リフレッシュコマンドに応答して２つのリフレッシュ起動信号を生成する。リフレッシュカウンタ５は、リフレッシュ起動信号をカウントアップし、リフレッシュアドレスを出力する。リフレッシュアドレスはスイッチ６で選択され、プリデコーダ／救済回路４に供給される。Ｘ系制御回路７は、内部リフレッシュコマンド１０４に応答して、冗長非アクセス信号１０２と活性化信号１０５をプリデコーダ／救済回路４に出力する。回路４は、冗長非アクセス信号１０２と活性化信号１０５に応答して、スイッチ６からのリフレッシュアドレスの低ビット側をメモリ領域１０に供給する。
リフレッシュ動作では、全てのバンクＢＡＮＫ０〜ＢＡＮＫ７は全て活性化されている。こうして、各バンクのＹデコーダＹＤＥＣ１はリフレッシュされるべきメモリサブアレイの全てのビット線を活性化している。各バンクのＸデコーダＸＤＥＣ２は、回路４からのリフレッシュアドレスをデコードして、メインワード線選択信号ＭＷＬＢとサブワード線選択信号ＦＸＢとを出力する。それらの選択信号は、バンク内の各ブロックに供給される。
図１０（ａ）〜（ｐ）を参照して、リフレッシュアドレスに基づいて指定される図６のメモリサブアレイ対では、図１０（ｂ）に示されるように、接続制御信号ＳＨＲ０Ｔによりスイッチ回路１１−１のシェアードＭＯＳがオンされ、左側のメモリサブアレイ３−１がセンスアンプＡＭＰとイコライザＥＱに接続される。図１０（ｃ）に示されるように、接続制御信号ＳＨＲ１Ｔに応答して、右側のメモリサブアレイ３−２は、スイッチ回路１１−２によりセンスアンプＡＭＰとイコライザＥＱから切り離される。イコライザ制御信号ＢＬＥＱＴは、図１０（ｅ）に示されるように電位ＶＰＰから電位ＶＳＳに遷移する。イコライザＥＱは、電位ＶＰＰにあるときイコライズ動作を行う。
この状態で、例えば、図１０（ｆ）と図１０（ｉ）に示されるように、メインワード線選択信号ＭＷＬＢ＜０＞とサブワード線選択信号ＦＸＢ＜０＞がネゲートされたとする。従って、図１０（ｊ）に示されるように、メインワード線選択信号ＭＷＬＢ＜１＞、＜２＞、＜３＞は電位ＶＰＰのままであり、図１０（ｈ）に示されるように、サブワード線選択信号ＦＸＢ＜２＞、＜３＞は電位ＶＰＰのままである。これにより、図１０（ｋ）に示されるように、サブワードドライバＳＷＤ＜０＞によりワード線ＳＷＬ０Ｔ＜０＞が選択される。リフレッシュ動作では、メモリサブアレイ３−１のワード線ＳＷＬ０Ｔ＜０＞に接続されたメモリサブアレイ３−１のメモリセル群がアクセスされることになる。こうして、ビットＢＬ０Ｔ／Ｂ上にはメモリセルＭＣ＜０＞に格納されていたデータが読み出される。
このとき、図１０（ｄ）に示されるように、センスアンプ制御信号ＳＡＥＴが活性化され、ビット線上のデータは増幅され、再書き込み動作時間（=ｔＲＡＳ）の後、センスアンプ制御信号ＳＡＥＴは電位ＶＣＬから電位ＶＳＳへ遷移する。増幅動作が終わり、続いてＦＸＢ＜０＞が電位ＶＳＳから電位ＶＰＰへ遷移し、イコライザ制御信号ＢＬＥＱＴも電位ＶＳＳから電位ＶＰＰへ遷移する。こうして、メモリセルへの再書き込み動作、すなわち１回目のリフレッシュ動作を終了する。１回目のリフレッシュ動作終了時、従来の方式と異なり、接続制御信号ＳＨＲ１Ｔ、ワード線選択信号ＭＷＬＢ＜０＞は電位ＶＳＳから電位ＶＰＰへ遷移しない。
このとき、リフレッシュカウンタ５は、Ｘ系制御回路７からのリフレッシュ起動信号をカウントし新たなリフレッシュアドレスをメモリ領域の各バンクに出力する。このため、ＸデコーダＸＤＥＣ２は、サブワード線選択信号ＦＸＢ＜０＞ではなく、サブワード線選択信号ＦＸＢ＜１＞をネゲートする。また、イコライザ制御信号ＢＬＥＱＴが活性化され、ビット線ＢＬ０Ｔ／Ｂがイコライズされる。
その後、２回目のリフレッシュ動作が開始される。２回目のリフレッシュ動作は、２回目のリフレッシュ起動信号ＲＥＦＳに応答して、図７の遅延器Ｄ２の遅延時間に相当する時間だけ遅れた後に開始する。２回目にリフレッシュするメモリセルは、１回目にリフレッシュされたメモリセルと同じセンスアンプで増幅される。このため、１回目のメモリセルが再書き込みされた時間（=ｔＲＡＳ）と、ビット線ＢＬ０Ｔ／Ｂが等電位にイコライズされてセンスアンプが動作可能になるまでの時間（=ｔＲＰ）だけ送れた後に開始される。
イコライザＥＱをＯＦＦするため、イコライザ制御信号ＢＬＥＱＴが電位ＶＰＰから電位ＶＳＳに遷移し、サブワード線選択信号ＦＸＢ＜１＞が選択され、電位ＶＰＰから電位ＶＳＳに遷移する。こうして、ワード線ＳＷＬ０Ｔ＜１＞が電位ＶＰＰに遷移する。このとき、サブワード線選択信号ＦＸＢ＜０＞は選択されていないので、電位ＶＰＰにある。また、接続制御信号ＳＨＲ１Ｔ、ワード線選択信号ＭＷＬＢ＜０＞は、１回目のリフレッシュ終了時から電位ＶＰＰを維持しているので、制御する必要はない。また、１回目のリフレッシュ同様に、接続制御信号ＳＨＲ０Ｔは電位ＶＰＰを維持している。すなわち、本発明は、１回のリフレッシュ期間に２回リフレッシュする制御方式でリフレッシュ時の平均消費電流を低減することができる。
その後は、１回目のリフレッシュ動作と同様に、図１０（ｇ）と図１０（ｉ）に示されるように、メインワード線選択信号ＭＷＬＢ＜０＞とサブワード線選択信号ＦＸＢ＜１＞がネゲートされたとする。従って、図１０（ｊ）に示されるように、メインワード線選択信号ＭＷＬＢ＜１＞、＜２＞、＜３＞は電位ＶＰＰのままであり、図１０（ｈ）に示されるように、サブワード線選択信号ＦＸＢ＜２＞、＜３＞は電位ＶＰＰのままである。これにより、図１０（ｌ）に示されるように、サブワードドライバＳＷＤ＜１＞によりワード線ＳＷＬ０Ｔ＜１＞が選択される。リフレッシュ動作では、メモリサブアレイ３−１のビット線は全て選択されている状態であるので、ワード線ＳＷＬ０Ｔ＜１＞に接続されたメモリサブアレイ３−１のメモリセル群がアクセスされることになる。こうして、ビットＢＬ０Ｔ／Ｂ上にはメモリセルＭＣ＜１＞に格納されていたデータが読み出される。
このとき、図１０（ｄ）に示されるように、センスアンプ制御信号ＳＡＥＴが活性化され、ビット線上のデータは増幅され、再書き込み動作時間（=ｔＲＡＳ）の後、センスアンプ制御信号ＳＡＥＴは電位ＶＣＬから電位ＶＳＳへ遷移する。増幅動作が終わり、続いてＦＸＢ＜１＞が電位ＶＳＳから電位ＶＰＰへ遷移し、イコライザ制御信号ＢＬＥＱＴも電位ＶＳＳから電位ＶＰＰへ遷移する。こうして、メモリセルへの再書き込み動作、すなわち２回目のリフレッシュ動作を終了する。
このとき、図１０（ｏ）に示されるように、メモリサブアレイ３−２のワード線ＳＷＬ１Ｔ＜０＞、＜２＞は電位ＶＤＬのままであり、図１０（ｐ）に示されるように、ビット線ＢＬ１Ｉ／Ｂは電位ＶBLRのままである。
このように、内部リフレッシュコマンドＲＥＦに対応する期間に２回リフレッシュ動作が行われる。１回目のリフレッシュ動作では、図５（ａ）に示される領域のメモリセル群がリフレッシュされ、続いて２回目のリフレッシュ動作では、図５（ｂ）に示される領域のメモリセル群がリフレッシュされる。図５（ｂ）の領域は、図５（ａ）に示されるメモリセル群とは異なるが、同一サブメモリアレイ（ＡＲＹ）上のメモリセル群である。異なる同一サブメモリアレイ上のメモリセルとは、同じセンスアンプでシェアードＭＯＳ（センスアンプ内のビット線とサブメモリアレイ上のビット線が接続されたＭＯＳトランジスタ）を共有するビット線上のメモリセルを指す。このようにリフレッシュ動作する時、１回目と２回目のリフレッシュ動作の間でスイッチ回路１１−１のシェアードＭＯＳはＯＮ状態を維持するよう、接続制御信号ＳＨＲ０Ｔが制御される。また、リフレッシュカウンタ回路５によって選択されるメインワード線選択信号ＭＷＬＢ＜０＞も、選択状態を維持するよう制御される。このように、接続制御信号ＳＨＲ０Ｔ、メインワード線選択信号ＭＷＬＢ＜０＞の充放電電流をなくすことができる。
本発明ではさらに、１回目と２回目のリフレッシュ動作で各バンクでのリフレッシュ動作を、図９に示されるのように、時分割動作することが可能である。このため、ピーク消費電流も低減できる効果もある。このためには、メモリ領域１０のバンクが複数のグループに分けられる。この例では、バンクＢＡＮＫ０から７は、４つのグループに分けられる。図７に示される制御信号生成回路９の回路部９−３の入力側に遅延器Ｄ５が挿入される。この遅延器Ｄ５は、上述の動作では必要でなかったが、以下の例では必要となる。この遅延器Ｄ５の遅延時間がグループ毎に変えられる。こうして、制御信号１と制御信号２の生成されるタイミングをずらすことが可能となり、図９に示されるように、再書込みタイミングをずらしながら、１つの内部リフレッシュコマンドに対応して複数回のリフレッシュ動作を実行することができる。こうして、本発明では、リフレッシュ動作時のピーク電流を低減することができる。
次に、本発明の第２実施形態による半導体記憶装置の構成を説明する。第２実施形態の半導体記憶装置の基本的構成は第１実施形態と同様である。異なる点は、リフレッシュカウンタ５は、リフレッシュ起動信号ＲＥＦＳが入力されるごとに、メインワード線選択信号を指定するアドレスをカウントアップすることである。
次に、本発明の第２実施形態による半導体記憶装置の動作を図１１を参照して説明する。第１実施形態では、１回目のリフレッシュ動作において、特定のメインワード線選択信号と特定のサブワード線選択信号が指定され、２回目のリフレッシュ動作では、特定のメインワード線選択信号と特定のサブワード線選択信号の次のサブワード線選択信号が指定されている。しかしながら、第２実施形態の半導体記憶装置では、１回目のリフレッシュ動作において、特定のメインワード線選択信号と特定のサブワード線選択信号が指定され、２回目のリフレッシュ動作では、特定のメインワード線選択信号の次のメインワード線選択信号が指定され、特定のサブワード線選択信号は変更されない。その他の動作は、図１０（ａ）〜（ｐ）に示される動作と同様である。階層ワード線方式においてサブワード線選択信号ＦＸＢはロウアドレスの下位ビットのサブワード線選択に相当するが、メインワード線選択信号ＭＷＬＢ信号はその上位アドレスのメインワード線選択に相当する。
初めに図１１（ａ）の内部リフレッシュコマンドを受け１回目のリフレッシュ動作が開始する。１回目のリフレッシュで選択されるバンクＢＡＮＫ内の非活性サブメモリアレイ３−２のスイッチ回路１１−２のシェアードＭＯＳ、及びビット線電位を等電位にするイコライズ回路をＯＦＦするため、図１１（ｃ）と（ｅ）に示されるように、接続制御信号ＳＨＲ１Ｔ、イコライザ制御信号ＢＬＥＱＴが電位ＶＰＰから電位ＶＳＳに遷移する。活性メモリサブアレイ３−１側のスイッチ１１−１のシェアードＭＯＳをＯＮするように、図１１（ｂ）に示されるように、接続制御信号ＳＨＲ０Ｔは電位ＶＰＰを維持する。次に、図１１（ｆ）と（ｉ）に示されるように、メインワード線選択信号ＭＷＬＢ＜０＞とサブワード線選択信号ＦＸＢ＜０＞が選択され電位ＶＰＰから電位ＶＳＳに遷移し、図１１（ｋ）に示されるように、ワード線ＳＷＬＴ＜０＞が電位ＶＰＰに遷移する。図１１（ｎ）に示されるように、ビット線ＢＬ０Ｔ／ＢにメモリセルＭＣからデータが読み出されると、図１１（ｄ）に示されるように、センスアンプ制御信号ＳＡＥＴが電位ＶＳＳから電位ＶＣＬに遷移し、ビット線は増幅を開始する。ビット線上のデータが十分増幅され、再書き込み動作が行われた後、すなわち時間（=ｔＲＡＳ）の後、図１１（ｄ）に示されるように、センスアンプ制御信号ＳＡＥＴは電位ＶＣＬから電位ＶＳＳへ遷移し増幅動作が終わる。続いて、図１１（ｅ）と（ｆ）に示されるように、イコライザ制御信号ＢＬＥＱＴ、ワード線選択信号ＭＷＬＢ＜０＞が電位ＶＳＳから電位ＶＰＰへ遷移しメモリセルへの再書き込み動作すなわち１回目のリフレッシュ動作を終了する。１回目のリフレッシュ動作終了時、従来の方式とは異なり、接続制御信号ＳＨＲ１Ｔ、ＦＸＢ＜０＞は電位ＶＳＳから電位ＶＰＰへ遷移しない。
２回目のリフレッシュ動作は、内部リフレッシュコマンドを受けてから、図７の遅延器Ｄ２の遅延時間に相当する時間だけ遅れた後に開始する。２回目にリフレッシュするメモリセルは、１回目にリフレッシュされたメモリセルと同じセンスアンプで増幅される。１回目のリフレッシュ動作終了時から、イコライズ回路をＯＦＦするため、図１１（ｅ）と（ｇ）に示されるように、イコライザ制御信号ＢＬＥＱＴが電位ＶＰＰから電位ＶＳＳに遷移し、ワード線選択信号ＭＷＬＢ＜１＞が選択され電位ＶＰＰから電位ＶＳＳに遷移する。こうして、図１１（ｆ）と（ｌ）に示されるように、ワード線ＳＷＬＴ＜１＞が電位ＶＰＰに遷移する。図１１（ｃ）と（ｉ）に示されるように、メモリサブアレイ３−２のための接続制御信号ＳＨＲ１Ｔ、ワード線選択信号ＦＸＢ＜０＞は、１回目のリフレッシュ終了時から電位ＶＰＰを維持しているため、制御する必要はない。また、１回目のリフレッシュ動作と同様に、接続制御信号ＳＨＲ０Ｔは電位ＶＰＰを維持する。図１１（ｎ）に示されるように、ビット線ＢＬ０Ｔ／ＢにメモリセルＭＣからデータが読み出されると、センスアンプ制御信号ＳＡＥＴが電位ＶＳＳから電位ＶＣＬに遷移し、ビット線上のデータは増幅される。データが十分増幅されると、図１１（ｄ）に示されるように、センスアンプ制御信号ＳＡＥＴは電位ＶＣＬから電位ＶＳＳへ遷移し増幅動作が終わる。続いて、図１１（ｃ）、（ｅ）、（ｇ）、及び（ｉ）に示されるように、接続制御信号ＳＨＲ１Ｔ、イコライザ制御信号ＢＬＥＱＴ、メインワード線選択信号ＭＷＬＢ＜１>、サブワード線選択信号ＦＸＢ＜０＞が電位ＶＳＳから電位ＶＰＰへ遷移しメモリセルへの再書き込み動作すなわちリフレッシュ動作を終了する。
上記説明において、第２実施形態と第１実施形態との違いは、サブワード線選択信号ＦＸＢ＜０＞とメインワード線選択信号ＭＷＬＢ信号の制御を入れ替えた部分のみである。第２実施形態において、リフレッシュカウンタ５のサブワード線選択とメインワード線選択のビットの結線を入れ替えることで実現することが可能である。本発明では、１回目と２回目のリフレッシュ対象メモリセル群を選択するワード線選択信号は、サブワード線選択信号ＦＸＢ、メインワード線選択信号ＭＷＬＢのうち配線負荷が小さいものを選択すればよい。配線負荷が小さいワード線選択信号を用いて１回目と２回目のリフレッシュを行うことで、リフレッシュ時の消費電流をより小さく実現することが可能となる。
次に、本発明の第３実施形態による半導体記憶装置について図１２を参照して説明する。第３実施形態の半導体記憶装置では、制御信号生成回路９のうち回路部分９−１がＸ系制御回路７の中に設けられている。従って、リフレッシュ起動信号はＸ系制御回路７から各バンクに供給される。リフレッシュ起動信号がＸ系制御回路７から制御信号生成回路９に供給される。これにより、上記第１と第２の実施形態と同様に動作が可能である。
この場合、制御信号生成回路９のうち回路部分９−１以外の回路部分、すなわち回路部分９−２と９−３は、複数のバンクの各々の制御信号生成回路９の中に設けられている。しかしながら、回路部分９−２も、回路部分９−１と同様に、Ｘ系制御回路７内にもうけられてもよい。この場合には、制御信号１が複数のバンクの各々の制御信号生成回路９の中に供給される。
次に、本発明の第４実施形態による半導体記憶装置について図１３を参照して説明する。第４実施形態の半導体記憶装置では、制御信号生成回路９の遅延器Ｄ５が省略され、回路部分９−１の内部リフレッシュコマンドの入力側に遅延器Ｄ７が設けられている。これにより、上記第１と第２の実施形態と同様に動作が可能である。
尚、上記では、特に説明しなかったが、各メモリサブアレイ、あるいはブロックに設けられた冗長メモリセルに対しても冗長アクセス信号１０１を制御することにより正規メモリセルと同様にリフレッシュ動作を行うことができることは明らかである。
図１（ａ）から（ｅ）は、従来の半導体記憶装置の動作を説明するためのタイミング図である。 図２Ａ（ａ）から（ｂ）は、従来の半導体記憶装置の動作を説明するための図である。 図２Ｂ（ｃ）から（ｄ）は、従来の半導体記憶装置の動作を説明するための図である。 図３（ａ）から（ｔ）は、従来の半導体記憶装置の動作を説明するためのタイミング図である。 図４は、本発明の半導体記憶装置の構成を示すブロック図である。 図５（ａ）と（ｂ）は、本発明の半導体記憶装置の動作を示す図である。 図６は、本発明の半導体記憶装置のメモリサブアレイ対の構成を示す図である。 図７は、本発明の半導体記憶装置の制御信号生成回路の構成を示すブロック図である。 図８（ａ）から（ｆ）は、本発明の半導体記憶装置の動作を示すタイミング図である。 図９（ａ）から（ｅ）は、本発明の半導体記憶装置の動作を示すタイミング図である。 図１０（ａ）から（ｐ）は、本発明の第１実施形態による半導体記憶装置の動作を示すタイミング図である。 図１１（ａ）から（ｐ）は、本発明の第２実施形態による半導体記憶装置の動作を示すタイミング図である。 図１２は、本発明の第３実施形態による半導体記憶装置の構成を示すブロック図である。 図１３は、本発明の第４実施形態による半導体記憶装置の制御信号生成回路の構成を示すブロック図である。
符号の説明
１： ＹデコーダＹＤＥＣ
２： ＸデコーダＹＤＥＣ
３、３−１，３−２： メモリサブアレイ
４： プリでコーダ／救済回路
５： リフレッシュカウンタ
６： スイッチ回路
７： Ｘ系制御回路
８： コマンドでコーダ
９： 制御信号生成回路
10： メモリ領域

Claims (12)

  1. １対のメモリサブアレイと、前記メモリサブアレイは、センスアンプを共用し、前記メモリサブアレイの各々はマトリクス状に配置された複数のメモリセルを有し、マトリクスの各列はビット線に接続され、各行はワード線に接続され、
    内部リフレッシュコマンドに応答して、前記外部リフレッシュコマンドの動作時間内に第１と第２のリフレッシュ起動信号を順番に出力する制御信号生成回路とを具備し、
    前記第１リフレッシュ起動信号に応答して、前記メモリサブアレイのうちの一方のメモリサブアレイの第１ワード線に接続された第１メモリセル群に１回目リフレッシュ動作が実行され、前記第２リフレッシュ起動信号に応答して、前記一方のメモリセルアレイ内の、前記第１メモリセル群が接続される前記第１ワード線とは異なる第２ワード線に接続された第２メモリセル群に２回目リフレッシュ動作が実行される
    半導体記憶装置。
  2. 請求項１に記載の半導体記憶装置において、
    前記対は、
    前記メモリサブアレイと前記センスアンプとの間にそれぞれ設けられ、第１と第２の接続制御信号に応答してそれぞれ動作する第１と第２スイッチ回路と、
    前記センスアンプに加えて、前記第１と第２スイッチ回路の間に設けられたイコライザとを有し、
    前記制御信号生成回路は、
    前記第１と第２のリフレッシュ起動信号に応答して、第１と第２センスアンプ制御信号をそれぞれ出力し、前記第１と第２センスアンプ制御信号の間にイコライザ制御信号を生成し、また、前記第１スイッチ回路により前記一方のメモリサブアレイを前記センスアンプと前記イコライザに接続し、前記メモリサブアレイの他方を前記センスアンプと前記イコライザから切り離すように前記第１と第２の接続制御信号を生成し、
    前記第１と第２センスアンプ制御信号の各々に応答して前記センスアンプは活性化され、前記イコライザ制御信号に応答して前記イコライザが活性化される
    半導体記憶装置。
  3. 請求項１又は２に記載の半導体記憶装置において、
    前記第１と第２のリフレッシュ起動信号に応答して供給される第１と第２リフレッシュアドレスから、前記第１ワード線を指定する第１メインワード線選択信号と第１サブワード線選択信号の組と前記第２ワード線を指定する第２メインワード線選択信号と第２サブワード線選択信号の組とをそれぞれ出力するＸデコーダを更に具備し、
    前記１回目リフレッシュ動作と前記２回目リフレッシュ動作において、前記第１メインワード線選択信号と前記第２メインワード線選択信号とは同じであり、前記第１サブワード線選択信号と前記第２サブワード線選択信号とは異なる
    半導体記憶装置。
  4. 請求項１又は２に記載の半導体記憶装置において、
    前記第１と第２のリフレッシュ起動信号に応答して供給される第１と第２リフレッシュアドレスから、前記第１ワード線を指定する第１メインワード線選択信号と第１サブワード線選択信号の組と前記第２ワード線を指定する第２メインワード線選択信号と第２サブワード線選択信号の組とをそれぞれ出力するＸデコーダを更に具備し、
    前記１回目リフレッシュ動作と前記２回目リフレッシュ動作において、前記第１メインワード線選択信号と前記第２メインワード線選択信号とは異なり、前記第１サブワード線選択信号と前記第２サブワード線選択信号とは同じである
    半導体記憶装置。
  5. 複数のバンクを有するメモリ領域と、
    内部リフレッシュコマンドに応答して、第１と第２のリフレッシュ起動信号を順番に出力する制御信号生成回路とを具備し、
    前記複数のバンクの各々は、複数のブロックを有し、前記複数のブロックの各々は複数のメモリサブアレイを有し、前記複数のメモリサブアレイの各々はマトリクス状に配置された複数のメモリセルを有し、前記複数のメモリセルの各列はビットラインに接続され、各行はワード線に接続され、
    前記複数のバンクの各々の前記複数のブロックは複数のブロックグループに分けられ、
    前記第１と第２のリフレッシュ起動信号の各々を応答して、リフレッシュされるべき前記メモリセル群を指定するリフレッシュアドレスを変えながら、前記内部リフレッシュコマンドに基づいて、前記複数のバンクの各々の前記複数のブロックグループの各々のうちの前記複数のメモリサブアレイに順番にリフレッシュ動作が実行され、その後、前記残りのブロックグループの前記複数のメモリサブアレイに順番に前記リフレッシュ動作が実行される
    半導体記憶装置。
  6. 請求項５に記載の半導体記憶装置において、
    前記複数のバンクは複数のバンクグループにグループ化され、
    前記第１と第２のリフレッシュ起動信号の各々を応答して行われる前記リフレッシュ動作の開始のタイミングがバンクグループにより異なる
    半導体記憶装置。
  7. 請求項６に記載の半導体記憶装置において、
    前記制御信号生成回路は、前記内部リフレッシュコマンドのリフレッシュ動作時間内に前記第１と第２のリフレッシュ起動信号を順番に出力し、
    前記第１リフレッシュ起動信号に応答しての前記複数のブロックグループの各々のうちの前記複数のメモリサブアレイのうちの特定メモリサブアレイに対する前記リフレッシュ動作と前記第２リフレッシュ起動信号に応答しての前記複数のブロックグループの各々のうちの前記複数のメモリサブアレイのうちの特定メモリサブアレイに対する前記リフレッシュ動作は、前記内部リフレッシュコマンドの前記リフレッシュ動作時間内に実行される
    半導体記憶装置。
  8. 請求項５乃至７のいずれかに記載の半導体記憶装置において、
    前記複数のメモリサブアレイは、複数の対を形成し、
    前記複数の対の各々は、
    センスアンプと、
    前記メモリサブアレイと前記センスアンプとの間にそれぞれ設けられ、第１と第２の接続制御信号に応答してそれぞれ動作する第１と第２スイッチ回路と、
    前記センスアンプに加えて、前記第１と第２スイッチ回路の間に設けられたイコライザとを有し、
    前記制御信号生成回路は、
    前記第１と第２のリフレッシュ起動信号に応答して、第１と第２センスアンプ制御信号をそれぞれ出力し、前記第１と第２センスアンプ制御信号の間にイコライザ制御信号を生成し、また、前記第１スイッチ回路により前記一方のメモリサブアレイを前記センスアンプと前記イコライザに接続し、前記メモリサブアレイの他方を前記センスアンプと前記イコライザから切り離すように前記第１と第２の接続制御信号を生成し、
    前記第１と第２センスアンプ制御信号の各々に応答して前記センスアンプは活性化され、前記イコライザ制御信号に応答して前記イコライザが活性化される
    半導体記憶装置。
  9. 請求項５乃至８のいずれかに記載の半導体記憶装置において、
    前記第１と第２のリフレッシュ起動信号に応答して供給される第１と第２リフレッシュアドレスから、前記第１ワード線を指定する第１メインワード線選択信号と第１サブワード線選択信号の組と前記第２ワード線を指定する第２メインワード線選択信号と第２サブワード線選択信号の組とをそれぞれ出力するＸデコーダを更に具備し、
    前記１回目リフレッシュ動作と前記２回目リフレッシュ動作において、前記第１メインワード線選択信号と前記第２メインワード線選択信号とは同じであり、前記第１サブワード線選択信号と前記第２サブワード線選択信号とは異なる
    半導体記憶装置。
  10. センスアンプを共用する２つのサブメモリアレイと、前記２つのサブメモリアレイはマトリクスに配置された複数のメモリセルを有し、前記複数のメモリセルの各々は、第１ワード線選択信号と第２ワード線選択信号により特定され、
    単一のリフレッシュコマンドに応答して第１と第２のリフレッシュ起動信号を生成する起動制御信号生成回路とを具備し、
    前記第１のリフレッシュ起動信号に応答して、前記２つのサブメモリアレイの一方の特定メモリセルのリフレッシュ動作が行なわれ、前記第２のリフレッシュ起動信号に応答して前記一方のサブメモリアレイの前記メモリセルとは異なるメモリセルのリフレッシュ動作が行われる
    半導体記憶装置。
  11. 複数のバンクを有するメモリ領域と、前記複数のバンクの各々は、複数のブロックを有し、前記複数のブロックはメモリサブアレイの対を有し、前記メモリサブアレイの対は、センスアンプを共用し、前記メモリサブアレイはマトリクス状に配置された複数のメモリセルを有し、
    単一の外部リフレッシュコマンドに対するリフレッシュ時間内の第１のリフレッシュ時間内に、前記複数のバンクの各々の前記複数のブロックのうちの複数の所定ブロック内の特定メモリセルに対してリフレッシュ動作が実行され、前記リフレッシュ時間内の前記第１のリフレッシュ時間後の第２のリフレッシュ時間内に、前記複数の所定ブロック内の前記特定メモリセルとは異なるメモリセルに対してリフレッシュ動作が実行される
    半導体記憶装置。
  12. 請求項１１に記載の半導体記憶装置において、
    前記複数のバンクは複数のグループにグループ化され、
    前記複数の所定ブロックの前記リフレッシュ動作の開始タイミングは前記グループ毎に異なる
    半導体記憶装置。
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