JP2008299926A - 半導体記憶装置 - Google Patents

Abstract

【課題】同一周期にて２本のワードラインを活性化させてリフレッシュを行う際、不良ワードラインを置換する範囲を制限せずとも、同一ビットラインに対応するワードラインを２本同時に活性化させない半導体記憶装置を提供する。
【解決手段】正規ワードラインと救済ワードラインとを備えた複数のマットにより構成された複数のバンクを有する半導体記憶装置であり、リフレッシュコマンドの入力により第１のリフレッシュ動作を行う第１のリフレッシュ起動信号を生成する第１のリフレッシュ生成回路と、第１のリフレッシュ動作が終了したことを示すリフレッシュ動作終了信号により、第２のリフレッシュ動作を行う第２のリフレッシュ起動信号を生成する第２のリフレッシュ生成回路とを有する。
【選択図】図１

Description

本発明は、半導体記憶装置に関するものであり、特に不良メモリセルを救済するリダンダンシ機能を有する半導体記憶装置に関するものである。

従来から、半導体集積回路の記憶容量の増大に対応し、メモリセルが不良となった場合に歩留まりの低下を抑制するため、救済用のメモリセルを冗長セルとして配置しておき、不良メモリセルとこの冗長セルを置換して、製品の歩留まりを向上させることが行われている。
そして、上記メモリセルの救済をより少ない冗長セルにて行うため、フレキシブルなリダンダンシ機能を有する半導体記憶装置が開発されている（例えば、特許文献１参照）。

すなわち、図２に示すように、バンクが複数のマットに分割された個々のマットに配置されるリダンダンシを他のマットにおいても利用することで、少ないリダンダンシ数（冗長メモリセル）で歩留まり向上を図るメモリセル救済方式が採用されている。
図２おいては、ワードアドレスＸ８〜Ｘ１３において、バンクをマットＭ０〜Ｍ３１の３２マットに分割し、それぞれのマットに所定数、例えば２本づつの救済ワードラインが設けられている。
図７に示すように、半導体記憶装置においては、メモリ容量が多くなると、複数のメモリセルのバンク（図においてはＢａｎｋＢ０〜Ｂ３）に、メモリセルを分割する。図２はその１つのメモリセルのバンクの構成を示している。

また、リダンダンシ回路においては、不良メモリセルに対応したワードライン（以下、不良ワードライン）を、救済メモリに対応したワードライン（以下、救済ワードライン）への置換を、フレキシブルに行うため、マットＭ０からマット３１まで順番に、それぞれのマットに準備された救済ワードラインが無くなる毎に、順次、隣接する次のマットの救済ワードラインを用いる構成となっている。

例えば、マット毎に２本ずつの救済ワードラインが配置されていると、マットＭ０に５本の不良ワードラインがあると、マットＭ０からマットＭ２における救済ワードラインを５本分用いることとなる。
これにより、不良ワードラインが多いマットと、不良ワードラインの少ないマットとが存在したとしても、フレキシブルな救済ワードラインの置換が行えることにより、使用数が平均化され、歩留まりを向上させることができる。
特開平１１−２２４４９８号公報

しかしながら、上述した従来例は、フレキシブルなワードラインの救済を行うため、図１に示すように、Ｘ１２＝０におけるマットＭ２における不良ワードラインと、Ｘ１２＝１におけるマットＭ１８との不良ワードラインとが、同一のマットＭ７における救済ワードラインにより置換される場合がある。
ここで、２倍のワードラインを活性化してリフレッシュを行う構成であると、マットＭ２とマットＭ１８とからマットＭ７に配置された救済ワードラインに置換される場合、マットＭ２及びＭ１８の不良ワードラインのワードアドレスＸ０〜Ｘ１１が同一であると、同一マットにて２本のアドレスが活性化されることとなる。

すなわち、半導体記憶装置の記憶容量が２倍となっても、リフレッシュサイクルを元のままとする必要がある。このため、記憶容量を２倍とすると、単純に２倍のリフレッシュ時間となり、メモリセルにおける記憶保持時間の能力を向上させる必要がある。
一方、記憶保持時間の能力を同等とした場合、ｎ回のリフレッシュコマンドにより、２ｎのワードラインを立ち上げて、１リフレッシュ周期に２ワード分のリフレッシュ処理を行う必要がある。

したがって、アドレスカウンタから出力されるワードラインアドレスは、図６に示すように、２倍のアドレスを活性化するため、Ｘ１２及びＸ１３のアドレスをDon't Careとされて生成されている。
すなわち、ワードアドレスＸ８〜Ｘ１１により、マットＭ０とマットＭ１６とが、マットＭ１とマットＭ１７とが、…、マットＭ１５とマットＭ３１と各々において、ワードアドレスＸ０からＸ１１のワードアドレスが同一であると、ワードアドレスＸ１２及び１３が異なったとしても、上述したリフレッシュの場合、同一のアドレスと見なされることとなる。

同様に、マットＭ２３の不良ワードラインがマットＭ７に配置された救済ワードラインと置換される場合、必ず上記不良ワードラインのワードアドレスＸ０〜Ｘ１１と同一のワードアドレスが存在するため、やはりリフレッシュの際に１つのマットにて、２本のワードラインが活性化されることとなる。

上記マット構成においては、マット単位のビット線にセンスアンプが設けられており、カラムアドレスにより選択されたセンスアンプからデータが読み出され、Ｉ／Ｏ線を介して読み出し用のアンプに出力される。
このため、１つのマットにて２本のワードラインが活性化された場合、１つのビット線に対して２つのメモリからデータが読み出されることとなり、互いに異なったデータが記憶されていると、データが破壊されてしまう。

したがって、図５に示すように、Don't Careにおいて、Ｘ１２が「０」のマット群と、「１」のマット群とに分け、不良ワードラインを救済するために利用可能なマットの範囲を、上記マット群内に限定し、救済エリアの制限を設ける構成がとられている。
しかしながら、Ｘ１２が「０」のマット群に不良ワードラインが少なく、Ｘ１２が「１」のマット群に不良が多い場合、図１に示す構成であれば、良品とできた製品も、置換範囲が制限されているために良品とすることができず、救済効率が低下してしまい、歩留まりを向上させることができない。

本発明は、このような事情に鑑みてなされたもので、同一周期にて２本のワードラインを活性化させてリフレッシュを行う際、不良ワードラインを置換する範囲を制限せずとも、同一ビットラインに対応するワードラインを２本同時に活性化させない半導体記憶装置を提供することを目的とする。

本発明の半導体記憶装置は、正規ワードラインと救済ワードラインとを備えた複数のマットにより構成された複数のバンクを有する半導体記憶装置であり、リフレッシュコマンドの入力により第１のリフレッシュ動作を行う第１のリフレッシュ起動信号を生成する第１のリフレッシュ生成回路と、前記第１のリフレッシュ動作が終了したことを示すリフレッシュ動作終了信号により、第２のリフレッシュ動作を行う第２のリフレッシュ起動信号を生成する第２のリフレッシュ生成回路とを有することを特徴とする。

本発明の半導体記憶装置は、前記リフレッシュ動作終了信号が第１のリフレッシュ動作の後にビットラインに対するプリチャージが終了したことを示すプリチャージ終了信号であることを特徴とする。

本発明の半導体記憶装置は、リフレッシュコマンドの入力により、リフレッシュ対象のワードラインのアドレスを生成するリフレッシュカウンタを有しており、前記リフレッシュカウンタが、前記リフレッシュコマンドの入力により生成される前記第１のリフレッシュ起動信号及び第２のリフレッシュ起動信号の入力毎にカウント処理を行い、リフレッシュコマンド入力毎に２つのリフレッシュアドレスを生成することを特徴とする。

本発明の半導体記憶装置は、前記リフレッシュカウンタが前記第１のリフレッシュ起動信号の入力により、前記第１のリフレッシュの動作に用いる第１のリフレッシュアドレスを生成し、前記第２のリフレッシュ起動信号の入力により、前記第２のリフレッシュ動作に用いる第２のリフレッシュアドレスを生成することを特徴とする。

本発明の半導体記憶装置のリフレッシュ方法は、正規ワードラインと救済ワードラインとを備えた複数のマットにより構成された複数のバンクを有する半導体記憶装置におけるリフレッシュ方法であり、リフレッシュコマンドの入力により第１のリフレッシュ動作を行う第１のリフレッシュ起動信号を生成する第１のリフレッシュ生成過程と、前記第１のリフレッシュ動作が終了したことを示すリフレッシュ動作終了信号により、第２のリフレッシュ動作を行う第２のリフレッシュ起動信号を生成する第２のリフレッシュ生成過程とを有することを特徴とする。

以上説明したように、本発明によれば、それぞれワードラインとして正規ワードラインと救済ワードラインとを備えた複数のマットにより構成されたバンクを複数有する半導体記憶装置において、あるマットの正規ワードラインが不良となった際、他のマットの救済ワードラインを用いてワードライン救済を行うフレキシブルなリダンダンシ構成が用いられている場合、１リフレッシュコマンドに対応し、バンクにおける２本のワードラインを立ち上げ、２倍のメモリセルに対してリフレッシュを行う処理を行うリフレッシュ処理を行うと、同一マットにて２本のワードラインがリフレッシュ対象となる可能性があるが、上述したように、１本のワードラインのリフレッシュが終了した後、２本目のワードラインに対するリフレッシュが行われる。
このため、本発明によれば、上述したように、リフレッシュコマンドの入力によって、２本のワードラインが同時に立ち上がることがなく、同一のビットラインに２つのメモリセルのデータが出力されないため、従来例のようにメモリセルのデータが破壊されることがない。

本発明は、ＤＲＡＭ等のリフレッシュが必要な半導体メモリセルに対して、１リフレッシュコマンドの入力により、従来のリフレッシュ処理に対し、リフレッシュ周期において各バンク毎に従来の２倍のワードライン（２本）を立ち上げることで、従来例と同様の図７に示すバンク構成のメモリセルアレイのメモリセルにて、データの保持機能を向上させる半導体装置に対して適用されるものである。
また、本発明の半導体記憶装置は、前記正規ワードラインが不良となったことが検出されると、前記メモリセル内のマット間において、前記不良となった正規ワードラインを救済ワードラインと置換する処理を行うリダンダンシ回路を有している。

このリフレッシュ方式により、従来のように複数のマットから構成されるバンク毎に、１リフレッシュコマンド（１リフレッシュ周期内）にて、２本のワードラインを同時に立ち上げるのではなく、１つのリフレッシュ周期Ｔｎを２つのサブ周期Ｔｎ，Ｔn+1に分割し、それぞれの周期にてワードラインＷn、Ｗn+1を順に立ち上げて、同一ビットラインにて異なる２本のワードラインが立ち上がるのを防止している。すなわち、本発明はリフレッシュコマンドが入力されると、半導体記憶装置内部にて第１及び第２のリフレッシュ起動信号を生成し、２つのサブ周期各々にて１本ずつのワードラインに対するリフレッシュ処理を行うのが特徴である。

以下、本発明の一実施形態による半導体記憶装置を図面を参照して説明する。図１は同実施形態の構成例を示すブロック図である。
この図において、本発明の半導体記憶装置は、図７のようにバンク構成となっており、コマンドデコーダ１、リフレッシュ起動信号生成回路２、リフレッシュカウンタ３、セレクタ４、リダンダンシ回路５、Ｘデコーダ６、Ｙデコーダ７及び複数のバンク８を有している。リダンダンシ回路５、Ｘデコーダ６、Ｙデコーダ７については、バンク毎に設けられている。

バンク８は、複数のマットに分割されており、例えば、図２に示すように、ワードラインアドレスＸ８、Ｘ９、Ｘ１０、Ｘ１１、Ｘ１２、Ｘ１３から設定されるマットＭ０〜マットＭ３１の３２個に分割されている。
ここで、マットＭ０〜Ｍ３１各々は、ワードラインアドレスＸ０〜Ｘ７により設定される２５６本の正規ワードライン及び２本の救済ワードラインと、ビットラインアドレスＹ（Ｙ０〜Ｍ）により設定される複数のビットラインにて形成されている。

コマンドデコーダ１は、／ＣＡＳ（Column Address Strobe）、／ＲＡＳ（Row Address Strobe）、／ＷＥ（Write Enable）、／ＣＳ（Chip Select）などの制御信号により、半導体記憶装置内における各バンク８に対するリフレッシュ操作やデータの書き込み及び読み出し処理を行うための内部制御信号を生成している。以下の説明において、コマンドデコーダ１は、上記各制御信号によりリフレッシュコマンドを生成して出力するが、他のデータの書き込み及び読み出し処理に対する制御信号に関しては本発明と関係ない信号に関しては説明を省略する。

リフレッシュ起動信号生成回路２は、リフレッシュコマンドが入力されると、このリフレッシュコマンドから、第１のリフレッシュ起動信号と第２のリフレッシュ起動信号とを生成する。このリフレッシュ起動信号生成回路２の詳細な構成は後述する。
リフレッシュカウンタ３は、リフレッシュコマンドの入力により、リフレッシュ対象のワードラインを選択するためのアドレスを生成する回路であり、上記第１及び第２のリフレッシュ起動信号によりカウント動作を行い、ワードラインアドレスＸ０〜Ｘ１２（リフレッシュアドレス）を出力する。

すなわち、上記リフレッシュカウンタ３は、リフレッシュコマンドの入力により生成される上記第１のリフレッシュ起動信号及び第２のリフレッシュ起動信号の入力毎にカウント処理を行い、リフレッシュコマンド入力毎に２つのリフレッシュアドレスを生成する。このとき、リフレッシュカウンタ３は、第１のリフレッシュ起動信号の入力により、前記第１のリフレッシュの動作（リフレッシュ周期の前半のサブ周期）に用いる第１のリフレッシュアドレスを生成し、上記第２のリフレッシュ起動信号の入力により、第２のリフレッシュ動作（リフレッシュ周期の後半のサブ周期）に用いる第２のリフレッシュアドレスを生成する。ここで、前半のサブ周期は図３（ｂ）のＴnの期間、また、後半のサブ周期は図３（ｂ）のＴn+1の期間に対応している。

ここで、リフレッシュ時には、ワードラインアドレスの最上位ビットであるＸ１３をDon't Careとするため、ワードラインアドレスＸ１３は使用されない。
このワードラインアドレスＸ１３をDon't Careとしても、図２から判るようにバンクの構成上、Ｘデコーダ（図においてXDEC）６を挟んでビット線が分割されているため同一のマットであっても、Ｘデコーダ６によりビットラインが分割されて形成されており、同一のビットラインにて２本のワードラインが選択される構成とはなっていない。

セレクタ４は、外部から入力されるワードラインアドレスＸ０〜Ｘ１３を用いるか、上記リフレッシュカウンタ３から出力されるワードラインアドレスＸ０〜Ｘ１２を用いるかの選択を、リフレッシュコマンドにより行う。
リダンダンシ回路５は、正規ワードラインが不良である場合、この不良となった正規ワードラインをマットに設けられている救済ワードラインと置換するための回路であり、入力されるワードラインアドレスが救済（置換）されたワードラインを示すワードラインアドレスである場合、置換先の救済ワードラインを選択する置換ワードラインアドレスをＸデコーダ６へ出力する。

Ｘデコーダ６は、入力されるワードラインアドレスＸ０〜Ｘ１３あるいは置換ワードラインアドレスにより、バンクにおけるワードラインの選択を行う。上記置換ワードラインアドレスは、各マットに配置されている救済ワードラインを指し示すワードラインアドレスである。
Ｙデコーダ７は、外部から入力されるアドレスから、ワードラインアドレスＸ０〜Ｘ１３を除いたビットラインアドレスＹによりビットラインを選択する回路である。

次に、図３を用い、上記リフレッシュ起動信号生成回路２を説明する。図３（ａ）はリフレッシュ信号生成回路２の構成例を説明するブロック図であり、図３（ｂ）はリフレッシュ信号生成回路２の動作を説明するタイミングチャートである。
図３（ａ）において、リフレッシュ信号生成回路２は、例えば、インバータ１１，１４，１６と、セレクタ１２と、遅延回路（Ｄｅｌａｙ）回路１３と、ノア回路１５と、ラッチ回路１７，１８から構成されている。
ここで、遅延回路（Ｄｅｌａｙ）回路１３と、ノア回路１５と、インバータ１４及び１６とは、ワンショットパルス回路を構成している。

図３（ｂ）を用いて、リフレッシュ信号生成回路２の動作を説明する。
ここで、ＭＤＲＦＴ信号はリフレッシュコマンドであり、コマンドデコーダ１から出力される。ＲＳＡＯＫＴ信号は、「Ｌ」レベルから「Ｈ」レベルに遷移するタイミングにおいて、リフレッシュ動作が終了し、データを読み出すためのセンスアンプを次の処理に利用できる状態となったことを示し、「Ｈ」レベルから「Ｌ」レベルに遷移するタイミングにてビットラインのプリチャージが終了したことを示す信号である。
すなわち、リフレッシュコマンドが入力されてから、ＲＳＡＯＫＴ信号の立ち上がりまでが時間ｔRAS（データの読み出し及び再書き込みが行われている時間）であり、ＲＳＡＯＫＴ信号のパルス幅がｔRP（ビットラインのプリチャージに必要な時間）であり、双方とも制御回路において、それぞれの処理に必要な時間として、リフレッシュコマンドの信号を図示しない遅延回路を通して得られる時間である。

／ＣＳが入力された時点において、ラッチ回路１７及び１８はリセットされ、出力Ｏ１７（制御信号ＭＤＲＦＳＥＬＴ）及び出力Ｏ１８には「Ｈ」レベルの信号が出力された状態となっている。このとき、セレクタ１２は、選択信号としての制御信号ＭＤＲＦＳＥＬＴが「Ｈ」レベルのため、入力される制御信号ＭＤＲＦＢ及び制御信号ＭＤＲＦ２Ｂのうち、制御信号ＭＤＲＦＢを選択して出力する状態となっている。
時刻ｔ１において、アドレスデコーダ１は、外部から入力される ／ＣＡＳ、／ＲＡＳ、／ＷＥ、／ＣＳなどの制御信号の組み合わせにより、リフレッシュ処理が指示されると、この組み合わせに対応してリフレッシュコマンドＭＤＲＦＢを生成する。

時刻ｔ２において、インバータ１１は、リフレッシュコマンドＭＤＲＦＴが「Ｈ」レベルのパルスにて入力されると、その反転信号として、リフレッシュパルスＭＣＲＦＢを、「Ｌ」レベルにて出力する。
そして、セレクタ１２は、制御信号ＭＤＲＦＢを反転して、「Ｈ」レベルの第１のリフレッシュ起動信号として、起動信号ＭＣＲＦＢＡＴを出力する。
このとき、ラッチ回路１７は、起動信号ＭＣＲＦＢＡＴの立ち上がりエッジにより、「Ｌ」レベル（ラッチ回路１８から入力される「Ｈ」レベルの反転信号）のデータを保持し、出力Ｏ１７から出力する。
この時点において、ラッチ回路１８は、立ち下がりエッジにてデータを読み込むため、出力の変化はなく、「Ｈ」レベルを出力したままである。

時刻ｔ３において、コマンドデコーダ１は、リフレッシュコマンドＭＤＲＦを、「Ｈ」レベルから「Ｌ」レベルに変化させる。
そのため、セレクタ１２から出力される起動信号ＭＣＲＦＢＡＴも「Ｈ」レベルから「Ｌ」レベルに遷移する。
これにより、ラッチ回路１８は、起動信号ＭＣＲＦＢＡＴの立ち下がりエッジにより、ラッチ回路１７から入力されている「Ｌ」レベルのデータを読み込み、出力Ｏ１８の出力、すなわち制御信号ＭＤＲＦＳＥＬＴを「Ｈ」レベルから「Ｌ」レベルに変化させる。
そして、セレクタ１２は、選択信号としての制御信号ＭＤＲＦＳＥＬＴが「Ｌ」レベルのため、入力される制御信号ＭＤＲＦＢ及び制御信号ＭＤＲＦ２Ｂのうち、制御信号ＭＤＲＦ２Ｂを選択して出力する状態となる。
この時点において、ラッチ回路１７は、立ち上がりエッジにてデータを読み込むため、出力の変化はなく、「Ｌ」レベルを出力したままである。

時刻ｔ４において、上記制御回路は、第１のリフレッシュ起動信号によるリフレッシュ処理が終了した（センスアンプが開放された）ことを示す制御信号ＲＳＡＯＫＴを「Ｈ」レベルのパルスとして出力する。
そして、制御回路は、制御信号ＲＳＡＯＫＴを「Ｈ」レベルの立ち上がりにより、ビットラインのプリチャージを開始する。

時刻ｔ５において、制御回路は、プリチャージが終了したことを示すため、制御信号ＲＳＡＯＫＴを「Ｌ」レベルに遷移させる（プリチャージ終了信号となる）。時間ｔRPがビットラインのプリチャージに必要な時間である。上述した時刻ｔ１から時刻ｔ５までが、リフレッシュサイクルのサブ周期Ｔｎとなる。
ここで、上記ワンショットパルス回路は、上記制御信号ＲＳＡＯＫＴの立ち下がりに同期して、「Ｌ」レベルのワンショットパルスとして、制御信号ＭＤＲＦ２Ｂを出力する。
このワンショットパルスのパルス幅は、時刻ｔ５に「Ｌ」レベルに遷移し、時刻ｔ７に「Ｈ」レベルに遷移する、「Ｌ」レベル状態の時間である。

時刻ｔ６において、セレクタ１２は上記制御信号ＭＤＲＦ２Ｂを反転し、「Ｈ」レベルのパルスにて、第２のリフレッシュ起動信号として起動信号ＭＣＲＦＢＡＴとして出力する。
このとき、ラッチ回路１７は、起動信号ＭＣＲＦＢＡＴの立ち上がりエッジにより、「Ｈ」レベル（ラッチ回路１８から入力される「Ｌ」レベルの反転信号）のデータを保持し、出力Ｏ１７から出力する。
この時点において、ラッチ回路１８は、立ち下がりエッジにてデータを読み込むため、出力の変化はなく、「Ｌ」レベルを出力したままである。

時刻ｔ８において、セレクタ１２は、時刻ｔ７に制御信号ＭＤＲＦ２Ｂが「Ｌ」レベルから「Ｈ」レベルに遷移することにより、起動信号ＭＣＲＦＢＡＴを「Ｈ」レベルから「Ｌ」レベルに変化させる。

時刻ｔ９において、ラッチ回路１８は、起動信号ＭＣＲＦＢＡＴの立ち下がりエッジにより、ラッチ回路１７から入力されている「Ｈ」レベルのデータを読み込み、出力Ｏ１８の出力、すなわち制御信号ＭＤＲＦＳＥＬＴを「Ｌ」レベルから「Ｈ」レベルに変化させる。
そして、セレクタ１２は、選択信号としての制御信号ＭＤＲＦＳＥＬＴが「Ｈ」レベルのため、入力される制御信号ＭＤＲＦＢ及び制御信号ＭＤＲＦ２Ｂのうち、制御信号ＭＤＲＦＢを選択して出力する状態となる。
この時点において、ラッチ回路１７は、立ち上がりエッジにてデータを読み込むため、出力の変化はなく、「Ｈ」レベルを出力したままである。

時刻ｔ１０において、制御信号は、第２のリフレッシュ起動信号によるリフレッシュ処理が終了したことを示す制御信号ＲＳＡＯＫＴを「Ｈ」レベルのパルスとして出力する。
そして、制御回路は、制御信号ＲＳＡＯＫＴを「Ｈ」レベルの立ち上がりにより、ビットラインのプリチャージを開始する。

時刻ｔ１１において、制御回路は、プリチャージが終了したことを示すため、制御信号ＲＳＡＯＫＴを「Ｌ」レベルに遷移させる。上述した時刻ｔ５から時刻ｔ１１までが、リフレッシュサイクルのサブ周期Ｔｎ+1となる。
ここで、ワンショット回路が制御信号ＭＤＲＦ２Ｂのパルスを出力するが、セレクタ１２は、選択信号としての制御信号ＭＤＲＦＳＥＬＴが「Ｈ」レベルのため、入力される制御信号ＭＤＲＦＢ及び制御信号ＭＤＲＦ２Ｂのうち、制御信号ＭＤＲＦＢを選択して出力する状態であるため、この時点にて起動信号ＭＣＲＦＢＡＴを出力しない。
上述したように、リフレッシュコマンドＭＤＲＦＴが入力されるごとに、時刻ｔ１から時刻ｔ１１までの処理が繰り返され、１つのリフレッシュ周期において、サブ周期Ｔｎ及びＴn+1ごとにそれぞれリフレッシュ起動信号ＭＣＲＦＢＡＴが出力される。

次に、図４を用いてリフレッシュカウンタ３の構成を説明する。図４は上述したリフレッシュカウンタ３の出力するワードラインアドレスの構成例を示す概念図である。
このリフレッシュカウンタ３は、制御信号ＭＣＲＦＢＡＴ、すなわち第１のリフレッシュ起動信号と第２のリフレッシュ起動信号とが入力されることによりカウントを行い、ワードラインアドレスＸ０〜Ｘ１２を出力する。
出力される計数値としては、最上位ビットはＸ１１であり、順次Ｘ１０、Ｘ９、Ｘ８、Ｘ７、Ｘ６、Ｘ５、Ｘ４、Ｘ３、Ｘ２、Ｘ１、Ｘ０となり、最下位ビットＸ１２となっている。

このように、外部のリフレッシュ周期に対して２倍のワードラインを立ち上げる構成においては一般的にDon't careとしていたワードラインアドレスＸ１２を、本実施形態のリフレッシュカウンタ３は、例えば、最下位アドレスとして生成している。
これにより、図３（ｂ）に示すように、第１のリフレッシュ起動信号により開始されるサブ周期Ｔｎにおいて、ワードラインアドレスＸ０〜Ｘ１１＝ｎ、Ｘ１２＝０のワードラインを立ち上げリフレッシュ処理を行い、第２のリフレッシュ起動信号により開始されるサブ周期Ｔn+1において、ワードラインアドレスＸ０〜Ｘ１１＝ｎ、Ｘ１２＝１のワードラインが立ち上がりフレッシュ処理を行う。

ここで、１リフレッシュ周期に２倍のワードラインを立ち上げる構成において、通常Don't Careとなっているワードラインアドレスから、上記リフレッシュ周期を２つのサブ周期に分割するために用いるワードラインアドレスはマットを形成するワードラインアドレスの最上位アドレスを使用する。
本実施形態においては、ワードラインアドレスＸ１２であるが、構成によっては上述した設定を行う必要がある。
本実施形態において、ワードラインアドレスＸ１３は、ビットラインをＸデコーダ（ＸＤＥＣ）６の両側にあるビットラインを分割しているため、すでに述べたように、Don't Careとして場合にも、同一のビットラインにて２つのワードラインが立ち上がる構成となっていない。

上述してきたように、リフレッシュコマンドから開始されるリフレッシュ周期を、サブ周期Ｔｎ及びＴn+1に２分割し、それぞれ１本ずつのワードラインに対するリフレッシュ処理を行うため、同一のビットラインにて異なるワードラインが立ち上がることは無くなる。
例えば、図２に示すように、マットＭ２及びマットＭ１８のワードラインが不良となり、双方共にマットＭ７の救済ワードラインと置換された場合でも、マットＭ７の同一のビットラインにて、マットＭ２から置換されたワードラインがサブ周期Ｔｎにて立ち上がり、マットＭ１８から置換されたワードラインがサブ周期Ｔn+1に立ち上がる。
したがって、従来のように、同一のビットラインにおいて、異なる２本のワードラインが同時に立ち上がることが無いため、各メモリセルが記憶しているデータが破壊されることはない。

また、第２のリフレッシュ起動信号は、第１のリフレッシュ起動信号により開始されるサブ周期Ｔｎが終了して、次のリフレッシュ動作が可能となる、ビットラインのプリチャージが終了したことを示す制御信号により生成される。
したがって、本実施形態によれば、同一のビットラインのワードラインが、同一リフレッシュ周期内にて連続してリフレッシュされる場合においても、サブ周期Ｔn+1が開始される前にビットラインのプリチャージが終了しているため、リフレッシュ周期内において２本のワードラインに対して、連続してリフレッシュ処理を順次行うことができる。

本発明の一実施形態による半導体記憶装置の構成例を示すブロック図である。 本実施形態における半導体記憶装置のバンク８のマット間におけるワードラインの救済処理を説明する概念図である。 図１におけるリフレッシュ起動信号生成回路２の構成例を説明する図である。 図１におけるリフレッシュカウンタ３の出力するワードラインアドレスの構成を説明する概念図である。 従来例における半導体記憶装置のバンクのマット間におけるワードラインの救済処理を説明する概念図である。 従来のリフレッシュサイクルとワードラインアドレスとの対応を示すタイミングチャートである。 半導体記憶装置のメモリセルアレイのバンク構成を示す概念図である。

符号の説明

１…コマンドデコーダ
２…リフレッシュ起動信号生成回路
３…リフレッシュカウンタ
４…セレクタ
５…リダンダンシ回路
６…Ｘデコーダ
７…Ｙデコーダ
８…バンク

Claims (5)

1. 正規ワードラインと救済ワードラインとを備えた複数のマットにより構成された複数のバンクを有する半導体記憶装置であり、
   リフレッシュコマンドの入力により第１のリフレッシュ動作を行う第１のリフレッシュ起動信号を生成する第１のリフレッシュ生成回路と、
   前記第１のリフレッシュ動作が終了したことを示すリフレッシュ動作終了信号により、第２のリフレッシュ動作を行う第２のリフレッシュ起動信号を生成する第２のリフレッシュ生成回路と
   を有することを特徴とする半導体記憶装置。
2. 前記リフレッシュ動作終了信号が第１のリフレッシュ動作の後にビットラインに対するプリチャージが終了したことを示すプリチャージ終了信号であることを特徴とする請求項１記載の半導体記憶装置。
3. リフレッシュコマンドの入力により、リフレッシュ対象のワードラインのアドレスを生成するリフレッシュカウンタを有しており、
   前記リフレッシュカウンタが、前記リフレッシュコマンドの入力により生成される前記第１のリフレッシュ起動信号及び第２のリフレッシュ起動信号の入力毎にカウント処理を行い、リフレッシュコマンド入力毎に２つのリフレッシュアドレスを生成することを特徴とする請求項１または請求項２に記載の半導体記憶装置。
4. 前記リフレッシュカウンタが前記第１のリフレッシュ起動信号の入力により、前記第１のリフレッシュの動作に用いる第１のリフレッシュアドレスを生成し、前記第２のリフレッシュ起動信号の入力により、前記第２のリフレッシュ動作に用いる第２のリフレッシュアドレスを生成することを特徴とする請求項３に記載の半導体記憶装置。
5. 正規ワードラインと救済ワードラインとを備えた複数のマットにより構成された複数のバンクを有する半導体記憶装置におけるリフレッシュ方法であり、
   リフレッシュコマンドの入力により第１のリフレッシュ動作を行う第１のリフレッシュ起動信号を生成する第１のリフレッシュ生成過程と、
   前記第１のリフレッシュ動作が終了したことを示すリフレッシュ動作終了信号により、第２のリフレッシュ動作を行う第２のリフレッシュ起動信号を生成する第２のリフレッシュ生成過程と
   を有することを特徴とする半導体記憶装置のリフレッシュ方法。

Images