JP2011060387A - 半導体装置、救済アドレス情報書き込み装置及び救済アドレス情報の書き込み方法 - Google Patents
半導体装置、救済アドレス情報書き込み装置及び救済アドレス情報の書き込み方法 Download PDFInfo
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Abstract
【解決手段】第1の端子を介して外部から時系列的に供給される複数のデータビットDQ2に基づいて救済アドレス情報を生成する救済アドレス生成回路110と、救済アドレス生成回路110によって生成された救済アドレス情報をいずれかのヒューズセットXSET1〜XSETm,YSET1〜YSETnに書き込むプログラミング回路120とを備える。これにより、最大でもヒューズセットの総数分だけプログラミング動作を繰り返せば、一連の救済アドレス情報の書き込み処理が完了することから、一連の救済アドレス情報の書き込み処理に要する時間を短縮することが可能となる。
【選択図】図2
Description
11 クロック端子
12 コマンド端子群
13 アドレス端子群(第3の端子)
14 データ入出力端子群(第1及び第2の端子)
21 クロック生成回路
22 コマンドデコーダ
23 アドレスラッチ回路
30 ロウ系救済回路
40 カラム系救済回路
50 メモリセルアレイ
51 ロウデコーダ
52 カラムデコーダ
53 センス回路
60 データ入出力回路
100,200 アンチヒューズ制御回路
110 救済アドレス生成回路
111 ANDゲート群
112 ラッチ回路
113 シフタ
114 ANDゲート
120 プログラミング回路
130 ヒューズセット選択回路
140 シリアルパラレル変換回路
210 シフトレジスタ
300 救済アドレス情報書き込み装置
310 記憶部
320〜323 出力部
400 ウェハ
401 プローブカード
401a〜401d プローブ
A0〜A12 アドレスビット(第3の信号)
DQ2 データビット(第1の信号)
DQ3 データビット(第2の信号)
XSET1〜XSETm,YSET1〜YSETn ヒューズセット
Claims (20)
- 複数ビットで構成される救済アドレス情報の当該複数のビットの各情報を、少なくとも一つの第1の端子を介して外部から時系列的に供給される複数の第1の信号に基づきそれぞれ生成する救済アドレス生成回路と、
前記救済アドレス生成回路によって生成されたビット情報を有する救済アドレス情報をヒューズセットに書き込むプログラミング回路と、を備えることを特徴とする半導体装置。 - 前記複数の第1の信号のそれぞれは、共通の前記第1の端子から時系列的に供給されることを特徴とする請求項1に記載の半導体装置。
- 前記ヒューズセットを複数備えており、
少なくとも一つの第2の端子を介して外部から時系列的に供給される複数の第2の信号に基づいて前記ヒューズセットを選択するヒューズセット選択回路をさらに備え、
前記プログラミング回路は、前記ヒューズセット選択回路によって選択されたヒューズセットに前記救済アドレス情報を書き込むことを特徴とする請求項1又は2に記載の半導体装置。 - 前記第1及び第2の端子は、いずれもデータ入出力端子であることを特徴とする請求項3に記載の半導体装置。
- 複数の第3の端子がさらに設けられ、前記救済アドレス生成回路は、これら第3の端子に順次供給される複数の第3の信号と前記第1の信号とに応答して前記救済アドレス情報の前記複数のビット情報を生成することを特徴とする請求項1に記載の半導体装置。
- 前記第3の信号は、前記複数の第1の信号の入力サイクルに連動して、アクティブレベルを示すビットの位置が変化することを特徴とする請求項5に記載の半導体装置。
- 前記第3の信号は、アクティブレベルを示すビットが1つであり、前記複数の第1の信号の入力サイクルに連動して、アクティブレベルを示すビットの位置がシフトすることを特徴とする請求項6に記載の半導体装置。
- 前記複数の第3の端子は、アドレス端子群であることを特徴とする請求項5乃至7のいずれか一項に記載の半導体装置。
- 前記救済アドレス生成回路は、時系列的に供給される複数の第1の信号をシリアルパラレル変換するシフトレジスタを含むことを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。
- 前記ヒューズセットは、前記救済アドレス情報を記憶する複数のアンチヒューズ素子を含むことを特徴とする請求項1乃至9のいずれか一項に記載の半導体装置。
- 複数の半導体装置にそれぞれ救済アドレス情報を書き込む救済アドレス情報書き込み装置であって、
前記複数の半導体装置ごとに前記救済アドレス情報を記憶する記憶部と、
前記複数の半導体装置に対し、それぞれ対応する救済アドレス情報をシリアルに供給する第1の出力部と、を備えることを特徴とする救済アドレス情報書き込み装置。 - 前記複数の半導体装置に対し、前記救済アドレス情報を書き込むべきヒューズセットのアドレスをそれぞれシリアルに供給する第2の出力部をさらに備えることを特徴とする請求項11に記載の救済アドレス情報書き込み装置。
- 前記第1及び第2の出力部は、前記複数の半導体装置のデータ入出力端子に対し個別に接続されることを特徴とする請求項12に記載の救済アドレス情報書き込み装置。
- 前記第1の出力部による出力動作の少なくとも一部と前記第2の出力部による出力動作の少なくとも一部を同時に行うことを特徴とする請求項12又は13に記載の救済アドレス情報書き込み装置。
- 前記複数の半導体装置に対し、前記第1の出力部が前記救済アドレス情報のどのビットを現在供給しているかを示す複数のアドレスビット信号を、前記複数の半導体装置に対して共通に供給する第3の出力部をさらに備えることを特徴とする請求項11乃至14のいずれか一項に記載の救済アドレス情報書き込み装置。
- 前記第3の出力部は、前記複数の半導体装置のアドレス端子群に共通接続されることを特徴とする請求項15に記載の救済アドレス情報書き込み装置。
- 複数の半導体装置にそれぞれ救済アドレス情報を書き込む救済アドレス情報書き込み方法であって、
前記複数の半導体装置ごとに前記救済アドレス情報を取得する第1のステップと、
前記複数の半導体装置に対し、それぞれ対応する救済アドレス情報をシリアルに供給する第2のステップと、を備えることを特徴とする救済アドレス情報書き込み方法。 - 前記複数の半導体装置に対し、前記救済アドレス情報を書き込むべきヒューズセットのアドレスをそれぞれシリアルに供給する第3のステップをさらに備えることを特徴とする請求項17に記載の救済アドレス情報書き込み方法。
- 前記第2のステップの少なくとも一部と前記第3のステップの少なくとも一部を同時に行うことを特徴とする請求項18に記載の救済アドレス情報書き込み方法。
- 前記複数の半導体装置に対し、前記救済アドレス情報のどのビットを現在供給しているかを示す複数のアドレスビット信号を、前記複数の半導体装置に対して共通に供給する第4のステップをさらに備えることを特徴とする請求項17乃至19のいずれか一項に記載の救済アドレス情報書き込み方法。
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