JP2013161509A - 半導体装置の冗長救済方法 - Google Patents

Abstract

【課題】最もデータ保持時間の短いメモリセルを特定し、特定されたメモリセルを冗長メモリセルに置き換えて信頼性を向上させた半導体装置を提供する。
【解決手段】内部クロック発生回路４０１、コマンドデコーダ４０２、制御回路４０３、モードレジスタ４０４、ロウアドレスバッファ・リフレッシュカウンタ４０５、カラムアドレスバッファ・バーストカウンタ４０６、ＢＩＳＴ制御回路４０７、救済回路４０８、ロウデコーダ４０９、カラムデコーダ４１０、メモリセルアレイ４１１、センスアンプ４１２、データ制御回路４１３、ラッチ回路４１４、データ（ＤＱ）入出力回路４１５、及びＤＬＬ（Delay Locked Loop）４１６を含み、複数のメモリセルの中から最もデータ保持時間の短いメモリセルを特定し、特定されたメモリセルを冗長メモリセルに置き換える。
【選択図】図４

Description

本発明は、半導体装置の冗長救済方法に関する。

ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体装置は、特性の劣る不良メモリセルを冗長メモリセルに置き換えることにより、歩留まりの向上を実現している（例えば、特許文献１参照）。

特開平１１−１６２１９１号公報

全ての不良メモリセルを冗長メモリセルを用いて救済しようとすると、冗長メモリセルの数が増加し、半導体装置の小型化、高集積化の要請に応えられない。それゆえ、冗長メモリセルの数には制限が設けられる。そして、限られた数の冗長メモリセルを有効利用するには、不良メモリセルのうち最も特性の悪いものから順番に救済していくことが望ましい。

関連する半導体装置の冗長救済方法は、アドレス順にメモリセルの優劣判定を行い、その順番に従って不良メモリセルを救済するようにしている。

本発明の一実施の形態に係る半導体装置の冗長救済方法は、複数のメモリセルの中から最もデータ保持時間の短いメモリセルを特定し、特定されたメモリセルを冗長メモリセルに置き換える。

本発明によれば、複数のメモリセルの中から最もデータ保持時間の短いメモリセルを特定し、特定されたメモリセルを冗長メモリセルに置き換えるようにしたことで、半導体装置の信頼性を向上させることができる。

複数のメモリセルのデータ保持時間の測定結果の一例を示す図である。 （ａ）は、図１に示す特性を持つメモリセルに対して判別結果を行った結果を示す図、（ｂ）は、（ａ）の結果を用いる本発明の第１の実施の形態に係る半導体装置の冗長救済方法の概略を説明するための図である。 図２（ｂ）に示す半導体装置の動作を説明するための図である。 本発明の第１の実施の形態に係る冗長救済方法が適用される半導体装置の一例を示すブロック図である。 図４の半導体装置に含まれる救済用予備アドレスレジスタの内部構成を示す論理回路図である。 図４の半導体装置に含まれるＢＩＳＴ回路、救済用予備アドレスレジスタ及び救済用アドレスレジスタの接続関係を示す図である。 図４の半導体装置に含まれる救済用アドレスレジスタの内部構成を示す論理回路図である。 本発明の第２の実施の形態に係る半導体装置の冗長救済方法を説明するための図である。

本発明の理解を容易にするため、まず、関連する半導体装置の冗長救済方法について説明する。

図１は、半導体装置の一つであるＤＲＡＭに含まれる複数（ここでは１６個）のメモリセルのデータ保持時間の測定結果例を示している。

図１において、“スペック値”は、半導体装置の設計仕様において定められるリフレッシュ値、即ち、その時間が経過する以前（スペック内）にリフレッシュ動作を行わなければならない時間を表す。

測定したデータ保持時間がスペック値を超えていても、その値がスペック値に近い場合には、実際の使用時には何らかの原因で測定したデータ保持時間が経過する以前にデータが失われる可能性がある。即ち、そのような特性の劣る不安定メモリセルの存在は、半導体装置の信頼性を低下させる。そこで、スペック値に近いデータ保持時間を持つ不安定メモルセルを検出して冗長メモリセルに置き換え、半導体装置の信頼性を高めることが行われる。なお、データ保持時間がスペック値よりも短い不良メモリセルについては、別の方法で救済したり、半導体装置全体を不良品としたりするので、ここでは救済の対象としない。

実際の半導体装置は、数Ｍ〜数Ｇビットのメモリセルを有している。したがって、各メモリセルのデータ保持時間がスペック値に近いか否かを判定するために、全てのメモリセルのデータ保持時間を測定することは現実的ではない。そこで、スペック値よりも大きい“選別テスト値”を用いて、各メモリセルのデータ保持時間がスペック値に近いか否かを判定する。この判定により、選別テスト値よりも短いデータ保持時間を有すると判定されたメモリセルを、ここでは不安定メモリセルと呼ぶ。図１の例では、アドレス“３”，“８”，“１３”及び“１５”の４個のメモリセルが、不安定メモリセルと判定されている。

冗長メモリセルの数が限られている場合、これらの不安定メモリセルのうちデータ保持時間の短いものから順番に冗長メモリセルと置き換えることが望ましい。例えば、冗長メモリセルが１個の場合、アドレス“１５”のメモリセルを冗長メモリセルに置き換えることが望ましい。

しかしながら、関連する半導体装置の冗長救済方法では、検査時間の短縮等のため、最初に不安定メモリセルと判定されたメモリセルを冗長メモリセルに置換する。通常、テストや判定は、アドレス順に行われるので、図１の場合は、アドレス“３”のメモリセルが冗長メモリセルに置き換えられる。しかしながら、アドレス“３”のメモリセルは、不安定メモリセルと判定された４個のメモリセルの中で最も長いデータ保持時間を有しており、最悪メモリセルではない。このように、関連する半導体装置の冗長救済方法では、必ずしもデータ保持時間の最も短い最悪メモリセルが冗長メモリセルに置換されるわけではない。

なお、選別テスト値を段階的に変化させて選別テストを繰り返せば、データ保持時間の最も短い最悪メモリセルを特定することは可能と思われる。しかしながら、そのような方法はテストに長時間を要し、試験効率が非常に悪い。

そこで、本発明では、１回の選別テストで不安定メモリセルと判定された複数のメモリセルの中から最もデータ保持時間の短い最悪メモリセルを効率よく特定し、特定された最悪メモリセルを救済する方法を提供する。

次に、図２を参照して、本発明の第１の実施の形態に係る半導体装置の冗長救済方法の概略について説明する。以下の説明においても、図１の測定結果例を利用する。

図２（ａ）は、図１に示すデータ保持時間を持つ１６個のメモリセルに対する選別テストの結果を表す図である。即ち、図２（ａ）は、選別テストにより、不安定メモリセルとして、アドレス“３”，“８”，“１３”及び“１５”の４個のメモリセルが検出されたことを示している。

選別テストは、図２（ｂ）に示すように、半導体装置２００にプローブ等を用いて電気的に接続されたメモリテスタ３００により行われる。なお、全てのメモリセルがスペック値（例えば、６４ｍｓ）よりも長いデータ保持時間を有していることは、予め別の試験により確認されているとする。

メモリテスタ３００は、まず、選別テスト値（例えば、９５ｍｓ）を用いて全てのメモリセルの選別テストを行う。そして、メモリテスタ３００は、図２（ａ）に示す選別テストの結果を得る。

次に、メモリテスタ３００は、半導体装置２００に対して、最悪メモリセルを特定する特定テストを開始するため、ＢＩＳＴ（Built-In Self Test）／ＢＩＳＲ（Built-In Self Repair）スタートを指示する。同時に、メモリテスタ３００は、特定テストの対象となるメモリセルのアドレス“３”，“８”，“１３”及び“１５”を、半導体装置２００に通知する。

半導体装置２００は、メモリセル２１０のほかに、ＢＩＳＴ回路２２０、救済用予備アドレスレジスタ（ＲＧ１〜４）２３０、救済用アドレスレジスタ（ＫＲ）２４０、及び、アンチフューズを用いてメモリセル２１０のいずれかと置き換えられる冗長メモリセル（ＡＢ）２５０等を備えている。

半導体装置２００は、メモリテスタ３００からのＢＩＳＴ／ＢＩＳＲスタートの指示を受け、通知された４個のアドレスが割り当てられた４個のメモリセル２１０に対してデータを書き込む。また、半導体装置２００は、通知された４個のアドレスを４個の救済用予備アドレスレジスタ２３０にそれぞれラッチさせる。さらに、半導体装置２００は、データを書き込んだ４個のメモリセル２１０からデータを読み出し、ＢＩＳＴ回路２２０へ供給する。

ＢＩＳＴ回路２２０は、救済用予備アドレスレジスタ２３０をリセットするリセット回路として動作する。具体的には、ＢＩＳＴ回路２２０は、救済用予備アドレスレジスタ２３０にラッチされているアドレスに対応する４個のメモリセルから読み出されたデータを受ける。そして、それらのデータの最初のレベル変化に応じて、レベル変化したデータが書き込まれていたメモリセル２１０のアドレスをラッチしている救済用予備アドレスレジスタ（ここでは、ＲＧ４）を除く全ての救済用予備アドレスレジスタ（ここでは、ＲＧ１，２，３）２３０をリセットする。これにより、最悪メモリセルのアドレス（ここでは“１５”）が、依然、救済用予備アドレスレジスタ２３０のいずれかにラッチされたままであり、残りの救済用予備アドレスレジスタ２３０がリセットされた状態となる。

救済用アドレスレジスタ２４０は、救済予備アドレスレジスタ２３０にラッチされている４つのアドレスのうちの１つ、即ち、最悪メモリセルのアドレスをラッチする。

救済用アドレスレジスタ２４０にラッチされたアドレスは、救済アドレスを記憶する記憶素子として利用されるアンチヒューズの破壊・非破壊に利用される。即ち、救済用アドレスレジスタ２４０にラッチされたアドレスは、アンチヒューズを用いた記憶素子に格納される。これにより、最悪メモリセルが冗長メモリセル２５０に置き換えられる。

図３に、上述した特定テストの一連の流れを示す。

図３に示すように、救済用予備アドレスレジスタ（ＲＧ１〜４）２３０に不安定メモリセルのアドレス“３”，“８”，“１３”及び“１５”が格納される。また、これらのアドレス“３”，“８”，“１３”及び“１５”に対応するメモリセルにレベル“Ｈ”のデータが書き込まれる。なお、各メモリセルへのデータの書き込みは順次行われるが、データ保持期間（ｍｓオーダー）に比べ、データの書き込み要する時間はきわめて短い（ｎｓオーダー）ので、データの書き込みは全ての不安定メモリに対して同時に行われたとみなしてよい。

レベル“Ｈ”のデータが書きこまれたメモリセルからそれぞれ読み出されたデータは、リフレッシュ動作を行わなければ、やがてロウレベル“Ｌ”に変化する。最初のレベル変化に応じて、対応する救済用アドレスレジスタ（ＲＧ４）を除く他の救済用予備アドレスレジスタ（ＲＧ１〜３）を全てリセットすることで、救済用予備アドレスレジスタ２３０には、最悪メモリセルのアドレス“１５”だけがラッチされた状態となる。この最悪メモリセルのアドレス“１５”が救済用アドレスレジスタ２４０にラッチされ、さらにアンチヒューズを用いた記憶素子に書き込まれる。これにより、最悪メモリセルは冗長メモリセル２５０に置き換えられる。

次に、図４及び図５を参照して、さらに半導体装置２００について詳細に説明する。

図４は、本発明の第１の実施の形態に係る半導体装置２００の概略構成を示すブロック図である。

半導体装置２００は、図示のように、内部クロック発生回路４０１、コマンドデコーダ４０２、制御回路４０３、モードレジスタ４０４、ロウアドレスバッファ・リフレッシュカウンタ４０５、カラムアドレスバッファ・バーストカウンタ４０６、ＢＩＳＴ制御回路４０７、救済回路４０８、ロウデコーダ４０９、カラムデコーダ４１０、メモリセルアレイ４１１、センスアンプ４１２、データ制御回路４１３、ラッチ回路４１４、データ（ＤＱ）入出力回路４１５、及びＤＬＬ（Delay Locked Loop）４１６を含む。

本発明は、特にＢＩＳＴ制御回路４０７に関するものである。ＢＩＳＴ制御回路４０７以外の構成は、公知のもの利用することができるので、以下ではその説明を省略する。なお、図４では、制御回路４０３から各部へ供給される制御信号のうちの一部が示され、残りは省略されている。

ＢＩＳＴ制御回路４０７は、少なくとも図２に示したＢＩＳＴ回路２２０と救済用予備アドレスレジスタ（ＫＹＲ）２３０とを含む。図４では、救済回路４０８に救済用アドレスレジスタ（ＫＲ）２４０が含まれているが、救済用アドレスレジスタ（ＫＲ）２４０は、ＢＩＳＴ制御回路４０７に含まれていてもよい。

次に、半導体装置２００の動作について説明する。

予め、メモリテスタ３００を用いて、メモリセルアレイ４１１に含まれるメモリセルの選別テストが行われ、不安定メモリセルが選別される。選別テストの際、ＢＩＳＴ制御回路４０７は動作しない。

次に、半導体装置２００は、メモリテスタ３００からのＢＩＳＴ／ＢＩＳＲスタート命令を受け、指定されるアドレスに対応するメモリセルへ順次データを書き込む。指定されるアドレスには、不安定メモリセルと判断されたメモリセルのアドレスと、予め設定されている参照メモリセルのアドレスが含まれる。以下の説明では、図２の例と同様に、アドレス“３”，“８”，“１３”及び“１５”のメモリセルを不安定メモリセルとする。また、アドレス“１”のメモリセルを参照メモリセルとする。

次に、半導体装置２００は、メモリテスタ３００からの読み出し命令を受け、指定されるアドレスに対応するメモリセルからデータを読み出し、ＢＩＳＴ制御回路４０７に含まれるＢＩＳＴ回路２２０へ供給する。指定されるアドレスは、上述した不安定メモリセルと参照メモリセルのアドレスである。

ＢＩＳＴ制御回路４０７は、不安定メモリセルにデータを書き込む際、又は、不安定メモリセルからデータを読み出す際に、指定されるアドレスを救済用予備アドレスレジスタ２３０に格納する特殊モードに設定される。これにより、救済用予備アドレスレジスタ２３０に、指定されるアドレスが順次ラッチされる。

救済用予備アドレスレジスタ２３０のアドレスラッチは、データ書き込みの際に指定されるアドレスをラッチするようにしても、データ読み出しの際に指定されるアドレスをラッチするようにしてもよい。以下の説明では、データ読み出しの際に指定されるアドレスをラッチするものとする。

救済用予備アドレスレジスタ２３０は、例えば、図５に示すように、アドレスにビット毎に対応する複数（ここでは４個）のラッチ回路５１０を含む。各ラッチ回路５１０は、ＳＲラッチ回路と、そのリセット（Ｒ）端子に接続されたＯＲ回路（ＮＯＲ＋ＮＯＴ）とを有している。ラッチ回路５１０は、セット（Ｓ）端子に入力されたアドレスＡ０、Ａ１，Ａ２又はＡ３をラッチし、ＯＲ回路の入力のいずれかにリセット信号が入力されるまで保持する。

救済用予備アドレスレジスタ２３０は、図６に示されるようにＢＩＳＴ回路２２０に接続され、また、タイミング調整回路６１０を介して救済用アドレスレジスタ２４０に接続されている。

ＢＩＳＴ回路２２０は、図６に示すように、参照メモリセル及び不安定メモリセルから読み出されたデータに応じて、救済用予備アドレスレジスタ２３０へリセット信号を出力するように構成されている。

この構成では、メモリセルから読み出したデータがＢＩＳＴ回路２２０に供給されるまで、救済用予備アドレスレジスタ２３０は、リセット状態となるため、アドレスをラッチすることができない。したがって、半導体装置２００は、メモリセルから読み出したデータがＢＩＳＴ回路２２０へ供給された後（リセット信号がロウレベル“Ｌ”となった後）に、指定されたアドレスが救済用予備アドレスレジスタ２３０に順次ラッチされるように、救済用予備アドレスレジスタ２３０へのアドレス供給のタイミングを調整する。

また、半導体装置２００は、救済用予備アドレスレジスタ２３０にラッチされるアドレスと、メモリセルから読み出されたデータのＢＩＳＴ回路２２０への供給先とが、図６に示す関係となるように、データ制御回路１１３を制御する。

例えば、救済用予備アドレスレジスタＲＧ１にアドレス“３”をラッチさせる場合、入力端子ＩＮ１にアドレス“３”のメモリセルから読み出されたデータを供給するようにデータ制御回路１１３を制御する。これにより、アドレス“３”のメモリセルから読み出されたデータに応じて、救済用予備アドレスレジスタＲＧ２〜４をリセットすることができる。また、救済用予備アドレスレジスタＲＧ２にアドレス“８”をラッチさせる場合、入力端子ＩＮ２にアドレス“８”のメモリセルから読み出されたデータを供給するようにデータ制御回路１１３を制御する。これにより、アドレス“８”のメモリセルから読み出されたデータに応じて、救済用予備アドレスレジスタＲＧ１，３，４をリセットすることができる。また、救済用予備アドレスレジスタＲＧ３にアドレス“１３”をラッチさせる場合、入力端子ＩＮ３にアドレス“１３”のメモリセルから読み出されたデータを供給するようにデータ制御回路１１３を制御する。これにより、アドレス“１３”のメモリセルから読み出されたデータに応じて、救済用予備アドレスレジスタＲＧ１，２，４をリセットすることができる。さらに、救済用予備アドレスレジスタＲＧ４にアドレス“１５”をラッチさせる場合、入力端子ＩＮ４にアドレス“１５”のメモリセルから読み出されたデータを供給するようにデータ制御回路１１３を制御する。これにより、アドレス“１５”のメモリセルから読み出されたデータに応じて、救済用予備アドレスレジスタＲＧ１，２，３をリセットすることができる。

救済用予備アドレスレジスタＲＧ１〜４にラッチされたアドレスは、ビット毎にタイミング調整回路６１０を介して救済アドレスレジスタ２４０に供給される。

救済用アドレスレジスタ２４０は、図７に示すように、救済用予備アドレスレジスタ２３０と同様に構成される。タイミング調整回路６１０を介して救済用予備アドレスレジスタ２３０から供給されるアドレスは、各ビットに対応するラッチ回路７１０のセット（Ｓ）端子に供給される。

タイミング調整回路６１０は、ＢＩＳＴ回路２２０から最初のリセット信号が出力された後、４つの救済用予備アドレスレジスタ２３０にラッチされているアドレスを合成し（論理和を求め）、救済用アドレスレジスタ２４０へ供給する。

最初のリセット信号で、４つの救済用予備アドレスレジスタ２３０のいずれかに最悪メモリセルのアドレスがリセットされずに残るので、この最悪メモリセルのアドレスが、救済用アドレスレジスタ２４０にラッチされる。その後、全ての救済用予備アドレスレジスタ２３０がリセットされても、救済用アドレスレジスタ２４０は、その状態を維持する。

救済用アドレスレジスタ２４０にラッチされたアドレスは、その後、救済回路４０８におけるアンチフューズの切断・非切断設定に利用される。

以上のように、本実施の形態では、メモリテスタが行う判定試験により不安定と判定された複数のメモリセルの中から最もデータ保持時間の短い最悪メモリセルを、短時間で容易に特定することができる。これにより、最悪メモリセルを冗長メモリセルに置き換えることができ、半導体装置の信頼性を向上させることができる。

なお、上記説明では、救済用予備アドレスレジスタの数と不安定メモリセルの数が一致するかのように説明したが、これらは必ずしも一致するとはかぎらない。不安定メモリセルの数が救済用予備アドレスレジスタの数よりも多い場合には、選別テストにて所定の下図の不安定メモリセルが検出された段階で選別テストを終了するようにしてよい。そのようにしても、単純にアドレス順に救済する場合に比べて、信頼性を高めることができる。

次に、本発明の第２の実施の形態に係る半導体装置の冗長救済方法について説明する。

第１の実施の形態では、１回の特定試験で、複数の不安定メモリセルの中から最悪メモリセルを特定している。これに対して、本実施の形態では、トーナメント形式により、最悪メモリセルを特定する。

図８に示すように、複数の救済用予備アドレスレジスタ（ＲＧ１〜６）を２個一組となるように組み合わせる。そして、第１の実施の形態と同様に、救済用予備アドレスレジスタにラッチさせるアドレスに対応するメモリセルから読み出したデータに応じて、１つの救済用予備アドレスレジスタを除いて他の救済用予備アドレスレジスタがリセットされるように構成する。また、各組の救済世予備アドレスレジスタにリセットされずに保持されているアドレスを、次段の救済用予備アドレスレジスタ（ＲＧ１５，ＲＧ６）又は救済用アドレスレジスタ（ＫＲ）にラッチさせるよう構成する。

本実施の形態においても、メモリテスタが行う判定試験により不安定と判定された複数のメモリセルの中から最もデータ保持時間の短い最悪メモリセルを、短時間で容易に特定することができる。これにより、最悪メモリセルを冗長メモリセルに置き換えることができ、半導体装置の信頼性を向上させることができる。

以上、本発明について、いくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではない。例えば、救済用予備アドレスレジスタの数は４に限らず任意に設定することができる。また、ＢＩＳＴ回路についても、その目的を達成できれば、図６の構成に限らず種々の回路構成を採用することができる。

２００ 半導体装置
２１０ メモリセル
２２０ ＢＩＳＴ回路
２３０ 救済用予備アドレスレジスタ
２４０ 救済用アドレスレジスタ
２５０ 冗長メモリセル
３００ メモリテスタ
４０１ 内部クロック発生回路
４０２ コマンドデコーダ
４０３ 制御回路
４０４ モードレジスタ
４０５ ロウアドレスバッファ・リフレッシュカウンタ
４０６ カラムアドレスバッファ・バーストカウンタ
４０７ ＢＩＳＴ制御回路
４０８ 救済回路
４０９ ロウデコーダ
４１０ カラムデコーダ
４１１ メモリセルアレイ
４１２ センスアンプ
４１３ データ制御回路
４１４ ラッチ回路
４１５ データ入出力回路
４１６ ＤＬＬ
５１０ ラッチ回路
６１０ タイミング調整回路
７１０ ラッチ回路

Claims (7)

1. 複数のメモリセルの中から最もデータ保持時間の短いメモリセルを特定し、特定されたメモリセルを冗長メモリセルに置き換える、ことを特徴とする半導体装置の冗長救済方法。
2. 前記複数のメモリセルに同一のデータを書き込み、
   前記複数のメモリセルに書き込まれたデータのレベル変化を検出し、
   前記複数のメモリセルのうち、書き込まれたデータが最初にレベル変化したメモリセルを前記特定されたメモリセルとする、
   ことを特徴とする請求項１に記載の半導体装置の冗長救済方法。
3. 前記複数のメモリセルにそれぞれ割り当てられているアドレスを複数の予備レジスタにそれぞれラッチさせ、
   前記複数のメモリセルの各々に書き込まれたデータのレベル変化に応じて、レベル変化したデータが書き込まれていたメモリセルのアドレスをラッチする予備レジスタを除き前記複数の予備レジスタを全てリセットさせ、
   前記複数のメモリセルに書き込まれたデータの最初のレベル変化に応じたリセットの後に、前記複数の予備レジスタのいずれかに依然ラッチされているアドレスを、救済レジスタにラッチさせることで、前記特定されたメモリセルを冗長メモリセルに置き換える、
   ことを特徴とする請求項２に記載の半導体装置の冗長救済方法。
4. 前記複数のレジスタにラッチされているアドレスの論理和を、前記救済レジスタのセット信号として用いることを特徴とする請求項３に記載に半導体装置の冗長救済方法。
5. 前記複数のメモリセルは、予め行われた選別判定の結果、不安定と判定されたメモリセルであることを特徴とする請求項１乃至４のいずれか一つに記載の半導体装置の冗長救済方法。
6. トーナメント方式により段階的に前記複数のメモリセルの中から最もデータ保持時間の短いメモリセルを特定することを特徴とする請求項１に記載の半導体装置の冗長救済方法。
7. メモリセルアレイと、
   前記メモリセルアレイに含まれる複数のメモリセルに割り当てられたアドレスをそれぞれラッチする複数の予備レジスタと、
   前記複数の予備レジスタにそれぞれ関連付けられ、関連付けされた予備レジスタに格納されているアドレスが割り当てられたメモリセルから読み出されたデータのレベル変化に応じて、前記関連付けされた予備レジスタを除く前記複数の予備レジスタを全てリセットする複数のリセット回路と、
   前記複数の予備レジスタの出力の論理和を所定のタイミングで出力するタイミング調整回路と、
   前記タイミング調整回路の出力を救済アドレスとしてラッチする救済レジスタと、
   を備えることを特徴とする半導体装置。

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