JP2020013627A - 半導体メモリのテスト方法 - Google Patents
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Abstract
Description
10 メモリ領域
A1 通常領域
A2 冗長領域
11 ヒューズ
12 コントロールロジック回路
13 ユーザIF
14 制御部
15 メモリセルIF
16 ヒューズインタフェース
Claims (9)
- 各々が複数個のメモリセルからなる複数のメモリブロックを有する半導体メモリの良否を判定するテスト方法であって、
前記複数のメモリブロックの前記複数個のメモリセルの各々の電気的特性を測定する第1のステップと、
前記複数個のメモリセルのうち、前記電気的特性の測定値が基準値を満たさないメモリセルを欠陥セルとして検出する第2のステップと、
前記複数のメモリブロックのうち、前記欠陥セルを所定数以上含むメモリブロックを欠陥ブロックとして判定する第3のステップと、
前記欠陥ブロックの数が第1の閾値以上であるか否かを判定する第4のステップと、
前記欠陥ブロックの数が第1の閾値以上であると判定された場合、前記半導体メモリを不良品であると判定する第5のステップと、
前記欠陥ブロックの数が第1の閾値未満であると判定された場合、前記欠陥ブロックの数を前記第1の閾値よりも小なる第2の閾値と比較する第6のステップと、
前記欠陥メモリブロックの数が前記第2の閾値未満であると判定された場合、前記複数個のメモリセルの各々について前記電気的特性の測定における測定条件を変更して前記第1のステップ、前記第2のステップ、前記第3のステップ及び前記第6のステップからなる一連のステップを、前記欠陥ブロックの数が前記第2の閾値以上且つ前記第1の閾値未満になったと判定されるまで繰り返し実行する第7のステップと、
前記第6のステップ又は前記第7のステップにおいて、前記欠陥ブロックの数が前記第2の閾値以上且つ前記第1の閾値未満であると判定された場合、前記欠陥ブロックへのアクセスを前記欠陥ブロック以外のブロックへのアクセスとは異なる方法で管理する第8のステップと、
を有することを特徴とする半導体メモリのテスト方法。 - 前記電気的特性の測定は、前記複数個のメモリセルからのデータの読み出し時における読み出し電圧の測定を含み、
前記測定条件の変更は、前記複数個のメモリセルに対するリフレッシュの時間間隔の変更を含むことを特徴とする請求項1に記載の半導体メモリのテスト方法。 - 前記測定条件の変更は、前記電気特性の測定時における前記複数個のメモリセルの温度の変更を含むことを特徴とする請求項1又は2に記載の半導体メモリのテスト方法。
- 前記複数個のメモリセルの各々はトランジスタから構成されており、
前記測定条件の変更は、前記トランジスタのゲートに印加する電圧の変更を含むことを特徴とする請求項1乃至3のいずれか1項に記載の半導体メモリのテスト方法。 - 前記複数個のメモリセルの各々はトランジスタから構成されており、
前記測定条件の変更は、前記トランジスタのゲートの閾値電圧の変更を含むことを特徴とする請求項1乃至3のいずれか1項に記載の半導体メモリのテスト方法。 - 各々が複数個のメモリセルからなる複数のメモリブロックを有する半導体メモリの良否を判定するテスト方法であって、
前記複数のメモリブロックの前記複数個のメモリセルの各々の電気的特性を測定する第1のステップと、
前記複数個のメモリセルのうち、前記電気的特性の測定値が基準値を満たさないメモリセルを欠陥セルとして検出する第2のステップと、
前記複数のメモリブロックのうち、前記欠陥セルを所定数以上含むメモリブロックを欠陥ブロックとして判定する第3のステップと、
前記欠陥ブロックの数が第1の閾値以上であるか否かを判定する第4のステップと、
前記欠陥ブロックの数が第1の閾値以上であると判定された場合、前記半導体メモリを不良品であると判定する第5のステップと、
前記欠陥ブロックの数が第1の閾値未満であると判定された場合、前記欠陥ブロックの数を前記第1の閾値よりも小なる第2の閾値と比較する第6のステップと、
前記欠陥メモリブロックの数が前記第2の閾値未満であると判定された場合、前記半導体メモリの電源をOFF状態からON状態に変化させ、前記複数個のメモリセルの各々に蓄積されている電荷の変化に基づいて、前記欠陥ブロックの数が前記第2の閾値に達するように新たに欠陥ブロックを選択する第7のステップと、
前記第6のステップ又は前記第7のステップの結果、前記欠陥ブロックの数が前記第2の閾値以上且つ前記第1の閾値未満であると判定された場合、前記欠陥ブロックへのアクセスを前記欠陥ブロック以外のブロックへのアクセスとは異なる方法で管理する第8のステップと、
を有することを特徴とする半導体メモリのテスト方法。 - 前記第8のステップにおける、前記欠陥ブロックへのアクセスについての前記異なる方法での管理は、前記欠陥ブロックのアドレスに対するアクセスを前記複数のメモリブロックとは異なる他のメモリブロックのアドレスに対するアクセスに置き換える処理を含むことを特徴とする請求項1乃至6のいずれか1に記載の半導体メモリのテスト方法。
- 各々が複数個のメモリセルからなる複数のメモリブロックと、各々が複数個の冗長セルからなる複数の冗長ブロックと、前記複数の冗長ブロックのうちの1つと前記複数のメモリブロックのうちの1つとを置き換え対象として対応付けて記憶するためのヒューズを複数個有するヒューズブロックと、を有する半導体メモリのテスト方法であって、
前記複数のメモリブロックの前記複数個のメモリセルの各々の電気的特性を測定し、
前記複数個のメモリセルのうち、前記電気的特性の測定値が基準値を満たさないメモリセルを欠陥セルとして検出し、前記欠陥セルを所定数以上含むメモリブロックを欠陥ブロックとして判定する第1のステップと、
前記欠陥ブロックの数が第1の閾値以上であるか否かを判定する第2のステップと、
前記欠陥ブロックの数が第1の閾値以上であると判定された場合、前記半導体メモリを不良品であると判定する第3のステップと、
前記欠陥ブロックの数が第1の閾値未満であると判定された場合、前記欠陥ブロックの数を前記第1の閾値よりも小なる第2の閾値と比較する第4のステップと、
前記欠陥メモリブロックの数が前記第2の閾値未満であると判定された場合、前記複数個のメモリセルの各々について前記電気的特性の測定における測定条件を変更して前記第1のステップ、前記第2のステップ及び前記第4のステップからなる一連のステップを、前記欠陥ブロックの数が前記第2の閾値以上且つ前記第1の閾値未満になったと判定されるまで繰り返し実行する第5のステップと、
前記第4のステップ又は前記第5のステップにおいて、前記欠陥ブロックの数が前記第2の閾値以上且つ前記第1の閾値未満であると判定された場合、前記欠陥ブロックへのアクセスを前記冗長ブロックへ代替してアクセスするように前記ヒューズブロック内の前記ヒューズを切断する第6のステップと、
を有することを特徴とする半導体メモリのテスト方法。 - 各々が複数個のメモリセルからなる複数のメモリブロックと、各々が複数個の冗長セルからなる複数の冗長ブロックと、前記複数の冗長ブロックのうちの1つと前記複数のメモリブロックのうちの1つとを置き換え対象として対応付けて記憶するためのヒューズを複数個有するヒューズブロックと、を有する半導体メモリのテスト方法であって、
前記複数のメモリブロックの前記複数個のメモリセルの各々の電気的特性を測定し、
前記複数個のメモリセルのうち、前記電気的特性の測定値が基準値を満たさないメモリセルを欠陥セルとして検出し、前記欠陥セルを所定数以上含むメモリブロックを欠陥ブロックとして判定する第1のステップと、
前記欠陥ブロックの数が第1の閾値以上であるか否かを判定する第2のステップと、
前記欠陥ブロックの数が第1の閾値以上であると判定された場合、前記半導体メモリを不良品であると判定する第3のステップと、
前記欠陥ブロックの数が第1の閾値未満であると判定された場合、前記欠陥ブロックの数を前記第1の閾値よりも小なる第2の閾値と比較する第4のステップと、
前記欠陥メモリブロックの数が前記第2の閾値未満であると判定された場合、前記半導体メモリの電源をOFF状態からON状態に変化させ、前記複数個のメモリセルの各々に蓄積されている電荷の変化に基づいて、前記欠陥ブロックの数が前記第2の閾値に達するように新たに欠陥ブロックを選択する第5のステップと、
前記第4のステップ又は前記第5のステップにおいて、前記欠陥ブロックの数が前記第2の閾値以上且つ前記第1の閾値未満であると判定された場合、前記欠陥ブロックへのアクセスを前記冗長ブロックへ代替してアクセスするように前記ヒューズブロック内の前記ヒューズを切断する第6のステップと、
を有することを特徴とする半導体メモリのテスト方法。
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