KR100542694B1 - 반도체 메모리 장치의 불량 셀 리페어 방법 - Google Patents

반도체 메모리 장치의 불량 셀 리페어 방법 Download PDF

Info

Publication number
KR100542694B1
KR100542694B1 KR1020030060587A KR20030060587A KR100542694B1 KR 100542694 B1 KR100542694 B1 KR 100542694B1 KR 1020030060587 A KR1020030060587 A KR 1020030060587A KR 20030060587 A KR20030060587 A KR 20030060587A KR 100542694 B1 KR100542694 B1 KR 100542694B1
Authority
KR
South Korea
Prior art keywords
cell
defective
redundancy
main memory
cells
Prior art date
Application number
KR1020030060587A
Other languages
English (en)
Other versions
KR20050022394A (ko
Inventor
장윤영
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020030060587A priority Critical patent/KR100542694B1/ko
Publication of KR20050022394A publication Critical patent/KR20050022394A/ko
Application granted granted Critical
Publication of KR100542694B1 publication Critical patent/KR100542694B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

본 발명은 반도체 메모리 장치의 불량 셀 리페어 방법에 관한 것으로, 커패시터의 크기가 메인 메모리 셀의 것보다 작은 리던던시 셀을 구비하고, 불량 셀이 발생되는 원인이 동작 마진의 부족에 따른 전기적인 불량인 경우 불량 셀을 커패시터의 크기가 메인 메모리 셀의 것보다 작은 리던던시 셀을 불량 셀과 병렬로 센스 앰프에 연결하고 동시에 동작시켜 리페어함으로써, 리던던시 셀이 차지하는 면적을 감소시켜 집적도를 향상시킴과 동시에 불량 셀의 리페어 특성을 향상시킬 수 있다.
메모리 셀, 리던던시 셀, 리페어, 커패시터, 정전 용량, 집적도

Description

반도체 메모리 장치의 불량 셀 리페어 방법{Method of repairing fail cell in semiconductor memory device}
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 불량 셀 리페어 방법을 설명하기 위한 플로우 챠트이다.
도 2는 메모리 장치의 리드 동작을 설명하기 위한 개념도이다.
도 3은 물리적인 원인에 의한 불량 셀 발생 시 리페어 방법을 설명하기 위한 개념도이다.
도 4는 전기적인 원인에 의한 불량 셀 발생 시 리페어 방법을 설명하기 위한 개념도이다.
본 발명은 반도체 메모리 장치의 불량 셀 리페어 방법에 관한 것으로, 특히 물리적 불량이 아닌 동작 마진의 부족으로 인한 불량 셀을 리페어하기 위한 반도체 메모리 장치의 불량 셀 리페어 방법에 관한 것이다.
일반적으로 반도체 소자의 집적도가 높아짐에 따라 메모리 셀의 밀도가 높아져 불량 셀이 발생될 확률이 높아진다. 따라서, 반도체 메모리 장치에 리던던시 셀(Redundancy cell)들을 추가로 구비하여, 불량 셀들을 리던던시 셀로 대체함으로써 수율이 저하되는 것을 방지한다.
한편, 불량 셀이 발생되는 경우는 두 가지로 구분할 수 있다. 첫 번째는, 메모리 소자를 제조하는 과정에서 각각의 요소가 비정상적으로 단락되거나 단선되어 불량 셀이 발생될 수 있다. 두 번째는, 누설 전류에 의한 불량 또는 리프레쉬성 불량이 발생되거나 커페시터의 커패시턴스가 작아 메모리 셀의 동작 마진의 부족에 의해 불량 셀이 발생될 수 있다.
종래에는 첫 번째의 물리적인 불량이나 두 번째의 전기적인 불량에 상관없이, 불량 셀이 발생되면 불량 셀을 리던던시 셀로 교체하였다. 리던던시 셀은 메인 메모리 셀과 동일한 조건과 동일한 사이즈로 형성된다. 즉, 메인 메모리 셀의 커패시터와 리던던시 셀의 커패시터가 동일한 사이즈로 형성된다.
이때, 물리적인 원인에 의한 불량 셀은 리던던시 셀로 교체해야 하지만, 전기적인 원인에 의한 불량 셀은 커패시터의 커패시턴스만 일부 보충시켜주면 불량 셀이 정상적으로 동작할 있다.
하지만, 종래에는 물리적인 원인이나 전기적인 원인에 상관없이 불량 셀을 무조건 리던던시 셀로 교체하기 때문에, 불량 셀을 리던던시 셀로 대체하는 리페어 방법의 효율성이 저하되는 문제점이 있다.
이에 대하여, 본 발명이 제시하는 반도체 메모리 장치의 불량 셀 리페어 방법은 커패시터의 크기가 메인 메모리 셀의 것보다 작은 리던던시 셀을 구비하고, 불량 셀이 발생되는 원인이 동작 마진의 부족에 따른 전기적인 불량인 경우 커패시터의 크기가 메인 메모리 셀의 것보다 작은 리던던시 셀을 불량 셀과 병렬로 센스 앰프에 연결하고 동시에 동작시켜 리페어함으로써, 리던던시 셀이 차지하는 면적을 감소시켜 집적도를 향상시킴과 동시에 불량 셀의 리페어 특성을 향상시킬 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 불량 셀 리페어 방법은 다수의 메인 메모리 셀들, 상기 다수의 메인 메모리 셀들에 저장된 데이터를 검출하기 위한 센스 앰프, 및 커패시터의 정전용량이 상기 메인 메모리 셀들의 것보다 작은 제1 리던던시 셀들과 커패시터의 정전용량이 상기 메인 메모리 셀들의 것과 동일한 제2 리던던시 셀들을 포함하는 반도체 메모리 장치가 제공되는 단계; 상기 다수의 메인 메모리 셀에 불량 셀의 발생 여부를 검사하는 단계; 및 상기 불량 셀의 발생원인이 동작 마진의 부족에 의한 것이면, 상기 제1 리던던시 셀들 중 하나를 상기 불량 셀과 함께 상기 센스앰프에 연결시켜 상기 불량 셀의 동작 마진을 증가시키고, 상기 불량 셀의 발생원인이 물리적인 이유에 의한 것이면 상기 제2 리던던시 셀들 중 하나로 상기 불량 셀을 리페어하는 단계를 포함한다.
삭제
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 불량 셀 리페어 방법을 설명하기 위한 플로우 챠트이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치의 불량 셀 리페어 방법은 불량 셀 검사 단계(S110), 불량 셀 발생 원인 판단 단계(S120), 불량 셀을 리페어 단계(S130)를 포함한다. 여기서, 불량 셀 리페어 단계(S130)는, 불량 셀의 발생 원인에 따라, 불량 셀을 메인 메모리 셀의 커패시터와 동일한 크기의 커패시터를 갖는 제1 리던던시 셀로 대체하는 단계(S131)와, 불량 셀을 메인 메모리 셀의 커패시터보다 작은 크기의 커패시터를 갖는 제2 리던던시 셀로 대체하는 단계(S132)로 나누어진다.
이렇게, 불량 셀의 발생 원인에 따라 불량 셀을 리페어하는 방식을 달리하기 위하여, 메인 메모리 셀의 커패시터와 동일한 크기의 커패시터를 갖는 제1 리던던 시 셀들과, 메인 메모리 셀의 커패시터보다 작은 크기의 커패시터를 갖는 제2 리던던시 셀들이 요구된다.
불량 셀 검사 단계(S110)
제2 리던던시 셀들이 추가로 구비된 반도체 메모리 장치가 제공된 상태에서, 반도체 메모리 장치에 포함되어 있는 메인 메모리 셀들을 테스트하여 불량 셀이 발생되었는지를 판단(S110)한다.
표 1을 참조하여 불량 셀 검사 단계(S110)의 진행 과정을 예를 들어 설명하면 다음과 같다.
Figure 112003032473017-pat00001
표 1을 참조하면, 메인 메모리 셀 어레이에서 불량 셀이 발생되었는지를 검사하기 위한 테스트는 펑션 테스트(Function test) 진행 방식과, 동작 전압 및 리프레쉬 타임에 의한 테스트로 진행된다. 한편, 각 항목에 대한 숫자는 총 89개의 다이(Die)에서 패스된 다이의 숫자를 의미한다. 또한, 정상 동작 전압은 1.8V로써, 낮은 Vdd(Low Vdd) 마진은 1.6V, 높은 Vdd(High Vdd) 마진은 2.0V로 설정하여 테스트를 진행하며, 리프레쉬 관련 특성은 16ms와 32ms에서 진행하여 그 차이별로 패스되는 다이의 수를 나타내었다.
테스트 항목 중 Scan-X 테스트의 경우, 리프레쉬 특성과는 전혀 상관없이 셀 자체에 라이트(Write) 동작과 리드(Read) 동작이 정상적으로 진행되면 패스가 되는 항목이다. 이때, Vdd 값을 1.8V 설정한 상태에서 Scan-X 테스트를 진행하는 과정에서, 불량이 발생되면 하드(Hard)성 불량이 발생된 것이다.
테스트 항목 중 March-Y 테스트는 DRAM에서 리프레쉬 특성을 확인하기 위하여 주로 실시되는 테스트 항목으로써, Scan 테스트에서 불량이 발생되지 않은 다이들 중에서도 셀의 누설 전류 특성이 좋지 않은 경우 리프레쉬성 불량이 발생될 수 있다.
한편, 상기의 테스트 항목들은 정확도를 높이기 위하여 여러 개의 다이(Die)에 적용될 뿐만 아니라, 여러 개의 웨이퍼에 적용하여 불량 셀의 발생 여부를 검사한다.
불량 셀의 발생 여부는 메인 메모리 셀들에 소정의 데이터를 저장한 후, 저장된 데이터를 리드하여 저장한 데이터와 리드된 데이터를 비교하는 방식으로 검사할 수 있다. 도 2는 메모리 장치의 리드 동작을 설명하기 위한 개념도이다.
도 2를 참조하면, 다수의 워드라인(X0 내지 X5)과 다수의 비트라인(Y0 내지 Y4)을 포함하는 메인 메모리 셀 어레이에 소정의 데이터를 저장한 후, 메인 메모리 셀 어레이에 저장된 데이터를 다시 리드한다.
만일, 제2 워드라인(X1)이 선택되면, 각 커패시터의 차지들이 비트라인(Y0 내지 Y4)을 통해 BLSA(Bit Line Sense Amp)으로 전달되고, 비트라인 센스앰프는 각 커패시터의 차지를 기준 전압(Vref)과 비교한다. 제2 워드라인(X1)에는 두 번째 비트라인(Y1)에 접속된 셀처럼 누설 전류 특성이 우수하여 기준 전압(Vref)에 비해 센싱 마진(A)이 충분한 경우가 있는 반면, 네 번째 비트라인(Y3)에 접속된 셀처럼 누설 전류 특성이 열악하여 기준 전압(Vref)에 비해 센싱 마진(B)이 충분하지 못한 경우가 있다. 이렇게, 누설 전류 특성이 열악한 경우에는, 리프레쉬 시간이 길어지면 커패시터의 차지가 기준 전압보다 낮은 전위로 검출되어 불량이 발생될 수 있다.
불량 셀 발생 원인 판단 단계(S120),
표 1에 기재된 항목에 따라 상기의 리드 동작을 통해 불량 셀이 발생되었는지를 검사(S110)한 후에, 불량 셀 발생 원인 판단 단계(S120)에서는 각각의 테스트마다 패스된 다이의 수를 비교하여 불량 셀의 발생 원인이 무엇인지를 판단한다.
예를 들면, 다수의 웨이퍼(#2 Wafer, #4 Wafer, #6 Wafer) 중에서 #2 웨이퍼의 경우와 같이, Scan-X 테스트에서 패스된 다이의 개수나 March-Y 테스트에서 패스된 다이의 개수가 비슷한 경우에는, 불량 셀이 물리적인 요인에 의한 하드성 불량에 의해 발생되는 것임을 알 수 있다.
한편, #6 웨이퍼의 경우와 같이, Scan-X 테스트에서 패스된 다이의 수(87)가 전체 다이 수(89)와 유사하고 March-Y 테스트에서 패스된 다이의 수가 급격하게 감 소한 경우에는, 불량 발생의 원인이 하드성 불량에 의한 것이 아니라 전기적 특성에 의한 것이다. 즉, 셀 자체에 대한 라이트 동작 및 리드 동작은 정상적으로 이루어지나, 누설 전류 특성이 좋지 못해 동작 마진이 부족하여 불량이 발생되는 경우이다. 이 중에서도, 리프레쉬 타임이 적은 16ms의 경우보다 리프레쉬 타임이 긴 32ms에서 패스되는 다이의 수가 급격하게 감소하는 것을 보면, 누설 전류 특성이 좋지 못해 동작 마진이 부족하여 불량이 발생되는 것임을 보다 더 명확하게 알 수 있다.
상기의 방법을 통해, 불량 셀의 발생 원인이 물리적인 것인지 전기적인 것인지를 판단한다.
불량 셀을 리페어 단계(S130)
불량 셀이 발생된 원인이 물리적인 하드성 불량에 의한 것이면, 불량 셀을 메인 메모리 셀의 커패시터와 동일한 크기의 커패시터를 갖는 제1 리던던시 셀로 대체(S131)한다. 도 3은 물리적인 원인에 의한 불량 셀 발생 시 리페어 방법을 설명하기 위한 개념도이다.
도 3을 참조하면, 두 번째 워드라인(X1)의 네 번째 비트라인(Y3)에 연결된 메인 메모리 셀이 물리적인 원인에 의한 불량인 경우, 메인 메모리 셀의 커패시터와 동일한 크기의 커패시터를 갖는 제1 리던던시 셀(R1Y3)로 불량 셀을 대체한다. 이때, 두 번째 워드라인(X1)을 제1 리던던시 워드라인으로 완전히 대체할 수 있으며, 도 3에 도시된 것처럼 불량 셀만을 제1 리던던시 셀(R1Y3)로 대체할 수 있다.
이렇게, 불량 셀이 제1 리던던시 셀(R1Y3)로 대체되면, 회로의 동작이 정상적으로 이루어지며, 셀의 동작 마진(A')도 정상적인 메인 메모리 셀의 동작 마진(A)과 동일해진다.
한편, 불량 셀이 발생된 원인이 누설전류의 발생과 같은 전기적인 불량에 의한 것이면, 불량 셀을 메인 메모리 셀의 커패시터보다 작은 크기의 커패시터를 갖는 제2 리던던시 셀로 대체(S132)한다. 도 4는 전기적인 원인에 의한 불량 셀 발생 시 리페어 방법을 설명하기 위한 개념도이다.
도 4를 참조하면, 두 번째 워드라인(X1)의 네 번째 비트라인(Y3)에 연결된 메인 메모리 셀이 동작 마진의 부족과 같은 전기적인 원인에 의한 불량인 경우, 메인 메모리 셀의 커패시터보다 작은 크기의 커패시터를 갖는 제2 리던던시 셀(R2Y3)로 불량 셀과 함께 비트라인 센스앰프(BLSA)에 병렬로 연결시킨다. 이때, 제2 리던던시 워드라인에 연결된 리던던시 셀들 전체를 두 번째 워드라인(X1)과 함께 비트라인 센스앰프(BLSA)에 병렬로 있으며, 도 4에 도시된 것처럼 제2 리던던시 셀(R2Y3) 하나만을 불량 셀과 함께 비트라인 센스앰프(BLSA)에 병렬로 연결시킬 수 있다.
이렇게, 제2 리던던시 셀(R2Y3)이 불량 셀과 함께 비트라인 센스앰프(BLSA)에 병렬로 접속되면 커패시터의 정전 용량이 증가하기 때문에, 동작 마진(A')이 정상적인 메인 메모리 셀의 동작 마진(A)과 동일해지거나 보다 더 증가한다. 따라서, 회로의 동작이 정상적으로 이루어진다.
상기에서, 불량 셀 대신에 제1 리던던시 셀의 워드라인을 선택하거나, 불량 셀과 제2 리던던시 셀의 워드라인을 동시에 선택하여 비트라인 센스앰프(BLSA)에 병렬로 접속시키는 방법은 워드라인을 선택하는 X 디코더(도시되지 않음)의 디코딩 방식을 변경해주면 가능하다.
이로써, 불량 셀을 리페어하는 과정이 완료된다.
상술한 바와 같이, 본 발명은 커패시터의 크기가 메인 메모리 셀의 것보다 작은 리던던시 셀을 구비하고, 불량 셀이 발생되는 원인이 동작 마진의 부족에 따른 전기적인 불량인 경우 커패시터의 크기가 메인 메모리 셀의 것보다 작은 리던던시 셀을 불량 셀과 병렬로 센스 앰프에 연결하고 동시에 동작시켜 리페어함으로써, 리던던시 셀이 차지하는 면적을 감소시켜 집적도를 향상시킴과 동시에 불량 셀의 리페어 특성을 향상시킬 수 있다.

Claims (2)

  1. 다수의 메인 메모리 셀들, 상기 다수의 메인 메모리 셀들에 저장된 데이터를 검출하기 위한 센스 앰프, 및 커패시터의 정전용량이 상기 메인 메모리 셀들의 것보다 작은 제1 리던던시 셀들과 커패시터의 정전용량이 상기 메인 메모리 셀들의 것과 동일한 제2 리던던시 셀들을 포함하는 반도체 메모리 장치가 제공되는 단계;
    상기 다수의 메인 메모리 셀에 불량 셀의 발생 여부를 검사하는 단계; 및
    상기 불량 셀의 발생원인이 동작 마진의 부족에 의한 것이면, 상기 제1 리던던시 셀들 중 하나를 상기 불량 셀과 함께 상기 센스앰프에 연결시켜 상기 불량 셀의 동작 마진을 증가시키고, 상기 불량 셀의 발생원인이 물리적인 이유에 의한 것이면 상기 제2 리던던시 셀들 중 하나로 상기 불량 셀을 리페어하는 단계를 포함하는 반도체 메모리 장치의 불량 셀 리페어 방법.
  2. 삭제
KR1020030060587A 2003-08-30 2003-08-30 반도체 메모리 장치의 불량 셀 리페어 방법 KR100542694B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030060587A KR100542694B1 (ko) 2003-08-30 2003-08-30 반도체 메모리 장치의 불량 셀 리페어 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030060587A KR100542694B1 (ko) 2003-08-30 2003-08-30 반도체 메모리 장치의 불량 셀 리페어 방법

Publications (2)

Publication Number Publication Date
KR20050022394A KR20050022394A (ko) 2005-03-08
KR100542694B1 true KR100542694B1 (ko) 2006-01-11

Family

ID=37230256

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030060587A KR100542694B1 (ko) 2003-08-30 2003-08-30 반도체 메모리 장치의 불량 셀 리페어 방법

Country Status (1)

Country Link
KR (1) KR100542694B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140063240A (ko) 2012-11-16 2014-05-27 삼성전자주식회사 반도체 메모리 장치 및 그것의 리프레쉬 레버리징 구동방법
KR20210000095U (ko) 2019-07-05 2021-01-13 이현정 매쉬가 구비된 냉온수 매트

Also Published As

Publication number Publication date
KR20050022394A (ko) 2005-03-08

Similar Documents

Publication Publication Date Title
JP4308637B2 (ja) 半導体試験装置
JP4268367B2 (ja) 半導体メモリの検査および欠陥救済方法、並びに半導体メモリの検査および欠陥救済回路
US7940582B2 (en) Integrated circuit that stores defective memory cell addresses
US7773438B2 (en) Integrated circuit that stores first and second defective memory cell addresses
US6285620B1 (en) Semiconductor device and method for repairing failed memory cell by directly programming fuse memory cell
KR20000029847A (ko) 테스트데이타를이용한메모리리페어타임최적화시스템
US7512001B2 (en) Semiconductor memory device, test system including the same and repair method of semiconductor memory device
US7298658B2 (en) Semiconductor memory device using row redundancy and I/O redundancy scheme based on a preset order and a defect order
KR100760052B1 (ko) 장애 발생 어드레스 저장 방법 및 메모리 장치
US6501691B2 (en) Word-line deficiency detection method for semiconductor memory device
US7076699B1 (en) Method for testing semiconductor devices having built-in self repair (BISR) memory
CN100392766C (zh) 集成电路中降低存储器失效之方法
US10535418B2 (en) Memory device including repair circuit and operation method thereof
JP4257342B2 (ja) 半導体記憶装置、メモリモジュール及びメモリモジュールの検査方法
US6847563B2 (en) Semiconductor storage device and method for remedying defects of memory cells
JP7112904B2 (ja) 半導体メモリのテスト方法
KR100542694B1 (ko) 반도체 메모리 장치의 불량 셀 리페어 방법
US8310888B2 (en) Repair fuse device
US20220139479A1 (en) Memory test circuit
CN115810388A (zh) 存储器的检测方法及检测装置
JP4291286B2 (ja) メモリ救済方法、メモリテスト装置、プログラム、及び、記録媒体
US11183261B2 (en) Test device for memory, method for detecting hardware failure in memory device, and test apparatus of memory array
TWI724937B (zh) 記憶體測試電路
KR20010037891A (ko) 메모리장치의 리던던시 셀 리페어 회로
CN115547376A (zh) 配备有全局列冗余的半导体装置

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121210

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20131217

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20141222

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee