JPH11102598A

JPH11102598A - メモリ不良救済解析装置

Info

Publication number: JPH11102598A
Application number: JP9264671A
Authority: JP
Inventors: Norifumi Kobayashi; 林憲史小
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-09-29
Filing date: 1997-09-29
Publication date: 1999-04-13

Abstract

(57)【要約】【課題】被試験メモリの不良救済解析を簡易かつ的確
に行うことができるメモリ不良救済解析装置を提供す
る。【解決手段】本発明のメモリ不良救済解析装置は、Ｘ
ライン不良メモリ11と、Ｙライン不良メモリ12と、単位
領域不良数メモリ13と、ビット不良メモリ14と、各メモ
リ11〜14を制御するメモリ制御回路15a 〜15d と、ＣＰ
Ｕ16とを備える。メモリ制御回路15a は、Ｙライン方向
のラインフェイルフラグがセットされた場合には、その
ライン内の全メモリセルを不良セルと見なして、各Ｘラ
イン内の不良セル数をカウントし、カウントした不良セ
ル数と、ラインフェイル情報を、Ｘライン不良メモリ11
に格納する。同様に、メモリ制御回路15d は、Ｘライン
のラインフェイルフラグがセットされた場合には、その
ライン内の全メモリセルを不良セルと見なして、各Ｙラ
イン内の不良セルをカウントする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、冗長回路を有する
被試験メモリの良否判定試験を行った後に行われるメモ
リ不良救済解析技術に関するもので、特に、不良セルを
冗長回路に置き換えることが可能か否かの判断と、不良
セルの最適な救済方法の検索とを行うものである。

【０００２】

【従来の技術】メモリの大容量化に伴って、不良セルの
発生する確率が高くなる傾向にあり、それとともに、メ
モリ製造時の歩留まりが低下するおそれがある。メモリ
の歩留まりを向上させる手法としては、メモリチップ内
に冗長回路を設けて、不良セルを冗長回路内のメモリセ
ルと置き換えるのが一般的である。

【０００３】ＤＲＡＭやＳＲＡＭなどのメモリは通常、
図１６に示すように、Ｘ方向（ロウ方向）のカラムアド
レスをデコードするＸアドレスデコーダ１０１と、Ｙ方
向（カラム方向）のロウアドレスをデコードするＹアド
レスデコーダ１０２とを備えており、これらデコーダ１
０１，１０２により、マトリクス状に配置されたメモリ
アレイ１０３の中から所望のメモリセルを選択して、デ
ータの書き込みや読み出しを行う。

【０００４】メモリは、複数のメモリセルからなる単位
領域１０４ごとに区分けされており、各単位領域１０４
ごとに不良セルの救済を行うのが一般的である。具体的
には、単位領域１０４内の不良セルを含むロウラインま
たはカラムラインを、冗長回路内のスペアラインＳＲや
ＳＣと置き換える。スペアラインＳＲ，ＳＣは、ロウ方
向とカラム方向にそれぞれ設けられ、また、メモリ内に
は、スペアラインＳＲ，ＳＣへの置き換えを行うための
Ｘスペアデコーダ１０５とＹスペアデコーダ１０６とが
設けられている。これらデコーダ１０５，１０６は、ヒ
ューズなどで構成されている。

【０００５】例えば、図１６のカラムラインC1に不良セ
ルが存在する場合には、図示の矢印Ａのように、そのカ
ラムラインC1をカラムスペアラインSC1 に置き換える。
一方、ロウラインR1に不良セルが存在する場合には、図
示の矢印Ｂのように、そのロウラインR1をロウスペアラ
インSR1 に置き換える。

【０００６】メモリ内の不良セルの救済方法は１通りだ
けではなく、不良セルの分布状況に応じて最適な救済方
法が種々変化する。また、近年のメモリの大容量化に伴
って、不良セルの救済方法も複雑化する傾向にあり、メ
モリテスタ本体とは別にメモリ不良救済解析装置を設け
て不良救済解析を行うのが一般的になってきた。

【０００７】図１７は、従来のメモリテスタ１１１とメ
モリ不良救済解析装置１１２の内部構成を示すブロック
図である。メモリテスタ１１１の内部には、被試験メモ
リ内の不良セルデータが格納される不良セルメモリ１１
３と、不良セルメモリ１１３のアドレス信号を発生する
アドレスカウンタ１１４とが設けられている。

【０００８】また、メモリ不良救済解析装置１１２の内
部には、不良セルメモリ１１３に格納された不良セルデ
ータが順次転送されるメモリ１１５と、メモリ１１５に
転送された不良セルデータに基づいて被試験メモリの不
良救済解析を行うＣＰＵ１１６とが設けられている。不
良セルメモリ１１３とメモリ１１５は、アドレスカウン
タ１１４により同時にアクセスされ、また、ＣＰＵ１１
６は、処理の高速化のために、図１７のように複数設け
られることもある。

【０００９】次に、図１７に示した従来のメモリ不良救
済解析装置の動作を説明する。アドレスカウンタ１１４
の制御により、不良セルメモリ１１３に格納された不良
セルデータは順に読み出されて、メモリ不良救済解析装
置１１２内のメモリ１１５に格納される。メモリ不良救
済解析装置１１２内のＣＰＵ１１６は、メモリ１１５の
内容に応じて異常判定を行って被試験メモリの不良情報
を検出し、その不良情報に基づいて、最適なメモリ救済
解を求める。

【００１０】例えば、図１８の例のように、ロウ方向お
よびカラム方向に不良セルＡ１〜Ａ５が点在する場合に
は、各不良セルを個別に不良救済するのではなく、不良
セルＡ１〜Ａ５の分布状況に応じて不良救済を行う。

【００１１】具体的に説明すると、図１８の不良セルＡ
１，Ａ２は、カラムアドレスは異なるものの、ロウアド
レスは同じであるため、ロウ方向のラインＲ１を冗長回
路１１７ａ内のスペアラインと置き換えることにより救
済する。また、図１８の不良セルＡ３は、不良セルＡ２
とカラムアドレスは同じであるが、すでに不良セルＡ２
の救済を行っているため、ロウ方向のラインＲ２を冗長
回路１１７ａ内のスペアラインと置き換えることにより
救済する。

【００１２】不良セルＡ４は、不良セルＡ１とカラムア
ドレスは同じであるが、すでに不良セルＡ１の救済を行
っているため、カラム方向のラインＣ１を冗長回路１１
７ｂ内のスペアラインと置き換えることにより救済す
る。同様に、不良セルＡ５は、カラム方向のラインＣ２
を冗長回路１１７ｂ内のスペアラインと置き換えること
により救済する。

【００１３】ところで、冗長回路１１７ａ，１１７ｂ内
のスペアラインに不良セルが存在する場合もあり、例え
ば、図１８のラインＲ１をスペアラインに置き換えるこ
とにより、図示の丸印で示す位置に新たに不良セルＡ６
が発生する場合もある。この新たに発生した不良セルＡ
６は、不良セルＡ５とカラムアドレスが同じであるた
め、カラム方向のラインＣ２を冗長回路１１７ｂ内のス
ペアラインと置き換えることにより、不良セルＡ５と同
時に救済することができる。

【００１４】このように、図１８の例では、ロウライン
とカラムラインを２本ずつスペアラインに置き換えるこ
とで、すべての不良セルＡ１〜Ａ６を救済することがで
きる。ただし、救済方法は１通りではなく、複数の救済
方法が考えられる。また、上述したように、スペアライ
ン内に不良セルが含まれる場合も考慮に入れると、救済
方法の組み合わせは多岐にわたり、最適な救済方法を見
つけるのは容易ではない。

【００１５】

【発明が解決しようとする課題】図１７に示した従来の
メモリ不良救済解析装置１１２は、被試験メモリ内の単
位領域ごとに不良セルを検出し、ロウラインまたはカラ
ムラインごとに不良救済を行うため、不良セルごとに不
良救済解析を行う場合に比べてＣＰＵ１１６の負担が軽
くなり、その分、ＣＰＵ１１６は高速に処理を行うこと
ができる。

【００１６】しかしながら、メモリ不良救済解析装置１
１２内には、不良セルメモリ１１３と同程度の容量のメ
モリが必要になり、コスト高になる。

【００１７】また、大容量メモリなどのように、被試験
メモリ内がスペアラインも含めて複数の単位領域に区分
けされている場合には、不良セルデータをＣＰＵ１１６
に転送した後、不良救済解析を行いやすいように、不良
セルデータの並び替えを行う必要があるが、このような
処理を行うには、メモリ１１５とＣＰＵ１１６との間で
大量のデータをやり取りしなければならず、不良救済解
析を行うのに膨大な時間が必要となる。

【００１８】このような問題点を解決するためのいくつ
かの方法が提案されている。その一つとして、図１９に
示すように、メモリテスタ１１１内の不良セルメモリ１
１３を二重化し、一方の不良セルメモリ１１３に被試験
メモリ内の不良セルに関する情報を格納している間に、
他方の不良セルメモリ１１３内のデータをメモリ不良救
済解析装置１１２で解析して全体の生産性を上げる方法
がある。この方法は、処理の高速化という点では優れて
いるが、不良セルメモリの容量を倍に増やさなければな
らないことから、メモリ不良救済解析装置のコストアッ
プを招いてしまう。

【００１９】本発明は、このような点に鑑みてなされた
ものであり、その目的は、被試験メモリの不良救済解析
を、簡易な構成で、短時間で、かつ的確に行うことがで
きるメモリ不良救済解析装置を提供することにある。

【００２０】

【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、不良セルと置き換え可能な
予備セルを有する被試験メモリの各ロウライン内の不良
セル数と、各ロウライン内の不良セル数が予め定めた基
準数を越えたか否かを示すラインフェイル情報とを、各
ロウラインごとに格納するロウ不良記憶部と、前記被試
験メモリの各カラムライン内の不良セル数と、各カラム
ライン内の不良セル数が予め定めた基準数を越えたか否
かを示すラインフェイル情報とを、各カラムラインごと
に格納するカラム不良記憶部と、前記ロウ不良記憶部に
データを格納する制御を行うロウ不良記憶部制御手段
と、前記カラム不良記憶部にデータを格納する制御を行
うカラム不良記憶部制御手段と、を備え、前記ロウ不良
記憶部および前記カラム不良記憶部に格納されたデータ
に基づいて、前記被試験メモリの不良救済解析を行うメ
モリ不良救済解析装置であって、前記ロウ不良記憶部制
御手段は、任意のカラムライン内の不良セル数が前記基
準数を越えた場合には、そのライン内の全メモリセルを
不良セルとみなして、各ロウラインの不良セル数と前記
ラインフェイル情報とを検出し、前記カラム不良記憶部
制御手段は、任意のロウライン内の不良セル数が前記基
準数を超えた場合には、そのライン内の全メモリセルを
不良セルとみなして、各カラムラインの不良セル数と前
記ラインフェイル情報とを検出する。

【００２１】請求項２の発明は、請求項１に記載のメモ
リ不良救済解析装置において、前記被試験メモリ内の不
良セルアドレスを格納する不良セルアドレス記憶部と、
前記不良セルアドレス記憶部にデータを格納する制御を
行う不良セルアドレス記憶部制御手段と、を備え、前記
不良セルアドレス記憶部制御手段は、任意のロウライン
またはカラムライン内の不良セル数が前記基準数を越え
た場合には、そのライン内のメモリセル以外の不良セル
のアドレスを前記不良セルアドレス記憶部に格納する。

【００２２】請求項３の発明は、請求項１または２に記
載のメモリ不良救済解析装置において、前記被試験メモ
リは、複数のメモリセルからなる単位領域により区分け
され、これら単位領域内の不良セル数を、単位領域ごと
に格納する単位領域不良記憶部と、前記単位領域不良記
憶部にデータを格納する制御を行う単位領域不良記憶部
制御手段と、を備え、前記ロウ不良記憶部制御手段は、
前記単位領域内の各ロウラインに含まれる不良セル数と
前記ラインフェイル情報とを各ロウラインごとに検出
し、前記カラム不良記憶部制御手段は、前記単位領域内
の各カラムラインに含まれる不良セル数と前記ラインフ
ェイル情報とを各カラムラインごとに検出する。

【００２３】例えば、前記ラインフェイル情報の検出に
用いられる前記基準数の数値を、前記被試験メモリ内の
前記単位領域によって変更する基準数変更手段が設けら
れる。

【００２４】請求項４の発明は、不良セルと置き換え可
能な予備セルを有する被試験メモリの各ロウライン内の
不良セル数と、各ロウライン内の不良セル数が予め定め
た基準数を越えたか否かを示すラインフェイル情報と
を、各ロウラインごとに格納するロウ不良記憶部と、前
記被試験メモリの各カラムライン内の不良セル数と、各
カラムライン内の不良セル数が予め定めた基準数を越え
たか否かを示すラインフェイル情報とを、各カラムライ
ンごとに格納するカラム不良記憶部と、前記被試験メモ
リ内の複数のメモリセルからなる単位領域ごとに、不良
セル数を格納する単位領域不良記憶部と、前記被試験メ
モリ内の不良セルアドレスを格納する不良セルアドレス
記憶部と、前記ロウ不良記憶部にデータを格納する制御
を行うロウ不良記憶部制御手段と、前記カラム不良記憶
部にデータを格納する制御を行うカラム不良記憶部制御
手段と、前記単位領域不良記憶部にデータを格納する制
御を行う単位領域不良記憶部制御手段と、前記不良セル
アドレス記憶部にデータを格納する制御を行う不良セル
アドレス記憶部制御手段と、を備え、前記ロウ不良記憶
部、前記カラム不良記憶部、前記単位領域不良記憶部、
および前記不良セルアドレス記憶部に格納されたデータ
に基づいて、前記被試験メモリの不良救済解析を行うメ
モリ不良救済解析装置であって、前記単位領域不良記憶
部制御手段は、ロウラインおよびカラムラインの少なく
とも一方の任意のライン内の不良セル数が前記基準数を
越えた場合には、そのライン内の全メモリセルを除い
て、各単位領域内の不良セル数をカウントする。

【００２５】例えば、前記単位領域不良記憶部制御手段
は、単位領域内の不良セル数をカウントする最中に、ロ
ウラインおよびカラムラインの少なくとも一方の任意の
ライン内の不良セル数が前記基準数を越えた場合には、
そのライン内の不良セル数を、カウント中の不良セル数
からディクリメントする。

【００２６】例えば、前記不良セルアドレス記憶部制御
手段は、不良セルアドレスを前記不良セルアドレス記憶
部に格納している最中に、ロウラインおよびカラムライ
ンの少なくとも一方の任意のライン内の不良セル数が前
記基準数を越えた場合には、そのライン内の不良セルア
ドレスを、前記不良セルアドレス記憶部から消去する。

【００２７】例えば、前記ロウ不良記憶部、前記カラム
不良記憶部、前記単位領域不良記憶部、および前記不良
セルアドレス記憶部に格納されたデータに基づいて、前
記被試験メモリの不良救済解析を行う救済解析制御手段
と、ロウラインおよびカラムラインの少なくとも一方の
任意のライン内の不良セル数が前記基準数を越えた場合
には、そのライン内の不良セルアドレスを除いて、前記
不良セルアドレス記憶部に格納された不良セルアドレス
を前記救済解析制御手段に転送する転送制御手段と、を
備える。

【００２８】請求項５の発明は、不良セルと置き換え可
能な予備セルを有する被試験メモリの各ロウライン内の
不良セル数と、各ロウライン内の不良セル数が予め定め
た基準数を越えたか否かを示すラインフェイル情報と
を、各ロウラインごとに格納するロウ不良記憶部と、前
記被試験メモリの各カラムライン内の不良セル数と、各
カラムライン内の不良セル数が予め定めた基準数を越え
たか否かを示すラインフェイル情報とを、各カラムライ
ンごとに格納するカラム不良記憶部と、前記被試験メモ
リ内の複数のメモリセルからなる単位領域ごとに、不良
セル数を格納する単位領域不良記憶部と、前記被試験メ
モリ内の不良セルアドレスを格納する不良セルアドレス
記憶部と、前記ロウ不良記憶部にデータを格納する制御
を行うロウ不良記憶部制御手段と、前記カラム不良記憶
部にデータを格納する制御を行うカラム不良記憶部制御
手段と、前記単位領域不良記憶部にデータを格納する制
御を行う単位領域不良記憶部制御手段と、前記不良セル
アドレス記憶部にデータを格納する制御を行う不良セル
アドレス記憶部制御手段と、前記ロウ不良記憶部、前記
カラム不良記憶部、前記単位領域不良記憶部、および前
記不良セルアドレス記憶部に格納されたデータに基づい
て、前記被試験メモリの不良救済解析を行う救済解析制
御手段と、前記不良セルアドレス記憶部に格納された不
良セルアドレスを前記救済解析制御手段に転送する制御
を行う転送制御手段と、を備えたメモリ救済解析装置で
あって、前記単位領域不良記憶部制御手段は、任意のロ
ウライン内の不良セル数が前記基準数を越えた場合に
は、そのライン内の全メモリセルを除いて、各単位領域
内の不良セル数をカウントし、前記不良セルアドレス記
憶部制御手段は、任意のロウライン内の不良セル数が前
記基準数を越えた場合には、そのライン内のメモリセル
以外の不良セルのアドレスを前記不良セルアドレス記憶
部に格納し、前記転送制御手段は、任意のカラムライン
内の不良セル数が前記基準数を越えた場合には、そのラ
イン内の不良セルアドレスを除いて、前記不良セルアド
レス記憶部に格納された不良セルアドレスを前記救済解
析制御手段に転送する。

【００２９】請求項６の発明は、不良セルと置き換え可
能な予備セルを有する被試験メモリの各ロウライン内の
不良セル数と、各ロウライン内の不良セル数が予め定め
た基準数を越えたか否かを示すラインフェイル情報と
を、各ロウラインごとに格納するロウ不良記憶部と、前
記被試験メモリの各カラムライン内の不良セル数と、各
カラムライン内の不良セル数が予め定めた基準数を越え
たか否かを示すラインフェイル情報とを、各カラムライ
ンごとに格納するカラム不良記憶部と、前記被試験メモ
リ内の複数のメモリセルからなる単位領域ごとに、不良
セル数を格納する単位領域不良記憶部と、前記被試験メ
モリ内の不良セルアドレスを格納する不良セルアドレス
記憶部と、前記ロウ不良記憶部にデータを格納する制御
を行うロウ不良記憶部制御手段と、前記カラム不良記憶
部にデータを格納する制御を行うカラム不良記憶部制御
手段と、前記単位領域不良記憶部にデータを格納する制
御を行う単位領域不良記憶部制御手段と、前記不良セル
アドレス記憶部にデータを格納する制御を行う不良セル
アドレス記憶部制御手段と、前記ロウ不良記憶部、前記
カラム不良記憶部、前記単位領域不良記憶部、および前
記不良セルアドレス記憶部に格納されたデータに基づい
て、前記被試験メモリの不良救済解析を行う救済解析制
御手段と、前記不良セルアドレス記憶部に格納された不
良セルアドレスを前記救済解析制御手段に転送する制御
を行う転送制御手段と、を備えたメモリ救済解析装置で
あって、前記単位領域不良記憶部制御手段は、任意のカ
ラムライン内の不良セル数が前記基準数を越えた場合に
は、そのライン内の全メモリセルを除いて、各単位領域
内の不良セル数をカウントし、前記不良セルアドレス記
憶部制御手段は、任意のカラムライン内の不良セル数が
前記基準数を越えた場合には、そのライン内のメモリセ
ル以外の不良セルのアドレスを前記不良セルアドレス記
憶部に格納し、前記転送制御手段は、任意のロウライン
内の不良セル数が前記基準数を越えた場合には、そのラ
イン内の不良セルアドレスを除いて、前記不良セルアド
レス記憶部に格納された不良セルアドレスを前記救済解
析制御手段に転送する。

【００３０】例えば、前記ロウ不良記憶部制御手段は、
前記単位領域内の各ロウライン内に含まれる不良セル数
と前記ラインフェイル情報とを各ロウラインごとに検出
し、前記カラム不良記憶部制御手段は、前記単位領域内
の各カラムライン内に含まれる不良セル数と前記ライン
フェイル情報とを各カラムラインごとに検出する。

【００３１】請求項１の発明を、例えば図１に対応づけ
て説明すると、「ロウ不良記憶部」はＸライン不良メモ
リ１１に、「カラム不良記憶部」はＹライン不良メモリ
１２に、「ロウ不良記憶部制御手段」はメモリ制御回路
１５ａに、「カラム不良記憶部制御手段」はメモリ制御
回路１５ｂに、それぞれ対応する。

【００３２】請求項２の発明を、例えば図１に対応づけ
て説明すると、「不良セルアドレス記憶部」はビット不
良メモリ１４に、「不良セルアドレス記憶部制御手段」
はメモリ制御回路１５ｄに、それぞれ対応する。

【００３３】請求項３の発明を、例えば図１に対応づけ
て説明すると、「単位領域不良記憶部」は単位領域不良
数メモリ１３に、「単位領域不良記憶部制御手段」はメ
モリ制御回路１５ｃに、それぞれ対応する。

【００３４】

【発明の実施の形態】以下、本発明に係るメモリ不良救
済解析装置について、図面を参照しながら具体的に説明
する。

【００３５】〔第１の実施形態〕図１はメモリ不良救済
解析装置の第１の実施形態の概略構成を示すブロック図
である。このメモリ不良救済解析装置は、不良セルをラ
イン単位で置き換え可能な冗長回路を有する被試験メモ
リの不良救済解析を行うものであり、メモリテスタ２で
検出された被試験メモリの不良セルデータを解析して、
最適な救済方法を検索する。

【００３６】図１のメモリ不良救済解析装置１は、Ｘラ
イン不良メモリ１１と、Ｙライン不良メモリ１２と、単
位領域不良数メモリ１３と、ビット不良メモリ１４と、
これらメモリを制御するメモリ制御回路１５ａ〜１５ｄ
と、ＣＰＵ１６とを備える。各メモリ制御回路１５ａ〜
１５ｄには、メモリテスタ２内の不良セルメモリ２１か
らのデータが入力される。

【００３７】メモリ制御回路１５ａは、被試験メモリ内
の不良セル数をＸライン（ロウライン）ごとにカウント
し、カウントした不良セル数とラインフェイルフラグ情
報とを、各ＸラインごとにＸライン不良メモリ１１に格
納する。このラインフェイルフラグ情報は、各Ｘライン
内の不良セル数が予め定めた基準数を越えたか否かを示
す情報であり、各Ｘラインの不良セル数が基準数を越え
ると、そのＸラインのラインフェイルフラグがセットさ
れる。

【００３８】メモリ制御回路１５ｂは、被試験メモリ内
の不良セル数をＹライン（カラムライン）ごとにカウン
トし、カウントした不良セル数とラインフェイルフラグ
情報とを、各ＹラインごとにＹライン不良メモリ１２に
格納する。このラインフェイルフラグ情報は、各Ｙライ
ン内の不良セル数が予め定めた基準数を越えたか否かを
示す情報であり、各Ｙラインの不良セル数が基準数を越
えると、そのＹラインのラインフェイルフラグがセット
される。なお、ラインフェイルフラグをセットする基準
となる基準数は、メモリ制御回路１５ａ，１５ｂで、必
ずしも同じである必要はなく、また、被試験メモリ内の
単位領域によって基準数が異なっていてもよい。

【００３９】メモリ制御回路１５ｃは、被試験メモリを
構成する複数の単位領域内の不良セル数を各単位領域ご
とにカウントし、カウントした不良セル数と単位領域フ
ェイルフラグ情報を、各単位領域ごとに単位領域不良数
メモリ１３に格納する。この単位領域フェイルフラグ情
報は、各単位領域内の不良セル数が予め定めた基準数を
越えたか否かを示す情報であり、各単位領域内の不良セ
ル数が基準数を超えると、その単位領域のラインフェイ
ルフラグがセットされる。メモリ制御回路１５ｄは、被
試験メモリ内の不良セルアドレスをビット不良メモリ１
４に格納する制御を行う。

【００４０】図２は不良救済の対象となる被試験メモリ
の内部構成を示すブロック図である。図示のように、被
試験メモリは複数の単位領域Ｔ１〜Ｔ４に区分けされて
おり、各単位領域は、メモリセルアレイ３１と、Ｘライ
ン（ロウライン）の不良救済を行うＸライン冗長回路３
２と、Ｙライン（カラムライン）の不良救済を行うＹラ
イン冗長回路３３とを有する。なお、被試験メモリの内
部は、どのように区分けされていてもよく、また、区分
けのない単一の領域で構成されていてもよい。

【００４１】図３はＸライン不良メモリ１１を制御する
メモリ制御回路１５ａの内部構成を示す回路図である。
図３に示すように、メモリ制御回路１５ａは、フリップ
フロップ(FF)４１と、オア回路４２と、アンド回路４３
と、加算器(Adder) ４４と、比較器４５と、マルチプレ
クサ(MUX) ４６と、レジスタ４７とを有する。

【００４２】フリップフロップ４１には、Ｘライン不良
メモリ１１に格納されているラインフェイルフラグ情報
が入力される。オア回路４２は、Ｙライン方向のライン
フェイルフラグ情報と、不良セルメモリ２１からのデー
タとの論理和を演算する。Ｙライン方向のラインフェイ
ルフラグがセットされている場合には、オア回路４２の
出力はある決まった論理になる。

【００４３】アンド回路４３は、オア回路４２の出力
と、フリップフロップ４１の出力との論理積を演算し
て、その演算結果を加算器４４に入力する。Ｘライン方
向のラインフェイルフラグがセットされている場合に
は、アンド回路４３の出力はある決まった論理になる。
一方、Ｘラインのラインフェイルフラグがセットされて
いない場合には、アンド回路４３の出力は、オア回路４
２の出力に応じて変化する。

【００４４】加算器４４は、各Ｘラインごとに、１ライ
ン分の不良セル数をカウントする。比較器４５は、加算
器４４でカウントされた不良セル数と、マルチプレクサ
４６で選択された基準数とを比較し、カウントされた不
良セル数が基準数を越えていれば、そのＸラインについ
てラインフェイルフラグをセットする。ここでセットさ
れるラインフェイルフラグは、Ｘライン不良メモリ１１
に格納される。

【００４５】マルチプレクサ４６には複数のレジスタ４
７が接続されており、これらレジスタ４７には、ライン
フェイルか否かを判断する基準となる基準数がそれぞれ
格納されている。被試験メモリ内の単位領域によって、
ラインフェイルか否かを判断する基準数がそれぞれ異な
るため、マルチプレクサ４６は、検査する領域に応じた
基準数を選択する。なお、被試験メモリ内のすべての単
位領域で、基準数を同じにしてもよく、その場合にはマ
ルチプレクサ４６とレジスタ４７を省略することができ
る。

【００４６】Ｙライン不良メモリ１２を制御するメモリ
制御回路１５ｂも、図３と同じように構成される。この
場合、オア回路４２には、Ｙライン方向のラインフェイ
ルフラグ情報の代わりに、Ｘライン方向のラインフェイ
ルフラグ情報が入力される。また、加算器４４は、各Ｙ
ラインの１ライン分の不良セル数をカウントする。加算
器４４でカウントされた不良セル数は、Ｙライン不良メ
モリ１２に格納される。

【００４７】図４（ａ）はメモリ制御回路１５ａ〜１５
ｄの動作を説明する図であり、被試験メモリの単位領域
が５×５セルで構成され、ラインフェイルか否かを判断
する基準値を「２」とした例を示している。図４（ａ）
の「＊」はビット不良メモリ１４にセルアドレスが格納
される不良セル、「☆」は不良セルではないが、仮想的
に不良セルとみなされる仮想フェイルセル、「△」はラ
インフェイルが確定したためにビット不良メモリ１４に
アドレスが格納されない不良セルを示す。

【００４８】メモリ制御回路１５ｂは、Y0〜Y4ラインの
それぞれごとに、不良セルを検索する。図４（ａ）の例
では、Y0ラインの１，２セル目に不良セルが含まれてお
り、２セル目の不良セルを検出した時点で、ラインフェ
イルフラグがセットされる。したがって、Y0ラインの３
セル目は、不良セルであるにもかかわらず、そのアドレ
スはビット不良メモリ１４に格納されない。

【００４９】一方、Y0ラインの４，５セル目は、不良セ
ルではないが、すでに第１ラインはラインフェイルが確
定しているため、これらのセルは仮想フェイルセルとみ
なされる。

【００５０】次に、Y1ラインは、４セル目だけが不良セ
ルであるため、このラインではラインフェイルフラグは
セットされず、４セル目の不良セルアドレスは、ビット
不良メモリ１４に格納される。また、Y0，Y1ラインの各
４セル目はいずれも不良セルであるため、X4ラインには
ラインフェイルフラグがセットされる。

【００５１】同様に、Y2ラインは、４セル目だけが不良
セルであるため、ラインフェイルフラグはセットされな
い。ところが、X3ラインは、すでにラインフェイルフラ
グがセットされているため、Y2ラインの４セル目の不良
セルアドレスはビット不良メモリ１４に格納されない。

【００５２】次に、Y3ラインは、３セル目が不良セルで
あり、この３セル目の不良セルアドレスはビット不良メ
モリ１４に格納される。また、Y3ラインの４セル目は、
すでにラインフェイルフラグがセットされたX3ライン上
にあるため、仮想フェイルセルとなる。この仮想フェイ
ルセルが検出された時点で、Y3ラインにはラインフェイ
ルフラグがセットされ、５カラム目は不良セルであるに
もかかわらず、そのアドレスはビット不良メモリ１４に
格納されない。また、X2、X4ラインにはともに不良セル
が２つずつ含まれていることから、これらX2、X4ライン
にはともにラインフェイルフラグがセットされる。

【００５３】次に、Y4ラインは、３セル目と５セル目に
不良セルが含まれており、４セル目は仮想フェイルセル
である。仮想フェイルセルを含めて、１ライン内に合計
３つの不良セルが存在するため、この第５ラインにはラ
インフェイルフラグがセットされる。また、Y4ラインの
３〜５セル目は、すでにラインフェイルフラグがセット
されたX2〜X4ライン上にあるため、いずれの不良セルア
ドレスも、ビット不良メモリ１４には格納されない。

【００５４】このように、図４（ａ）の例では、Ｘ方向
とＹ方向の各３ラインについて、ラインフェイルフラグ
がセットされる。したがって、これらのラインを、予め
設けたスペアラインに置き換える必要があるが、仮にス
ペアラインが２ラインずつしか設けられていない場合に
は、救済不可能となる。

【００５５】一方、図４（ｂ），（ｃ）は、スペアライ
ンが２ラインしか設けられていない場合でも、不良救済
が可能な例を示す図である。図４（ｂ）は、Y1およびY3
ラインと、X2およびX4ラインとにラインフェイルフラグ
がセットされる例を示し、図４（ｃ）は、Y0ラインと、
X2およびX4ラインとにラインフェイルフラグがセットさ
れる例を示している。

【００５６】このように、本実施形態では、Ｘ方向また
はＹ方向の１ライン分の不良セル数をカウントする場合
に、交差するラインにすでにラインフェイルフラグがセ
ットされているときには、その交差するライン内の全セ
ルを仮想的に不良セルとみなして、不良セル数をカウン
トするようにしたため、ラインフェイルの判断を簡易か
つ的確に行うことができ、ＣＰＵ１６での不良解析処理
を高速化することができる。すなわち、ＣＰＵ１６に
は、ラインフェイルフラグがセットされたラインの不良
セルアドレスが転送されなくなるため、ＣＰＵ１６は必
要なデータのみを用いて不良解析を行うことができ、メ
モリの不良救済解析に要する時間を短縮でき、誤った救
済解を選択するおそれもなくなる。

【００５７】図１では、メモリ不良救済解析装置１の内
部に単位領域不良数メモリ１３を設けているが、このメ
モリ１３を省略し、それ以外のメモリ１１，１２，１４
に格納されたデータに基づいて、不良救済解析を行って
もよい。

【００５８】〔第２の実施形態〕図５はメモリ不良救済
解析装置の第２の実施形態の概略構成を示すブロック図
である。図５では、第１の実施形態と共通する構成部分
には同一符号を付けており、以下では相違点を中心に説
明する。

【００５９】図５に示すメモリ不良救済解析装置は、Ｘ
ライン不良メモリ１１、Ｙライン不良メモリ１２、単位
領域不良数メモリ１３、およびビット不良メモリ１４
と、各メモリを制御するメモリ制御回路１５ａ〜１５ｄ
と、各メモリ１１〜１４に格納されたデータに基づいて
被試験メモリの不良救済解析を行うＣＰＵ１６とを有す
る点で図１と共通する。ただし、図５のメモリ制御回路
１５ｃは、メモリ制御回路１５ａからデータを受け取っ
て単位領域不良数メモリ１３を制御する点で図１の装置
と異なる。また、各メモリ１１〜１４の後段には、転送
制御回路１７ａ〜１７ｄが設けられている。これら転送
制御回路１７ａ〜１７ｄは、各メモリ１１〜１４に格納
されたデータをＣＰＵ１６に転送する制御を行う。

【００６０】図６はＸライン不良メモリ１１を制御する
メモリ制御回路１５ａの動作を示すフローチャートであ
る。まず、メモリ制御回路１５ａは、図６のステップＳ
１のように、メモリテスタ２内の不良セルメモリ２１に
格納されている不良セルデータを順次読み出す。次に、
ステップＳ２のように、各Ｘライン（各ロウライン）ご
とに、１ライン内の不良セル数をカウントする。なお、
不良セルメモリ２１の読み出し順序に特に制限はない
が、ステップＳ２では、Ｘラインごとに不良セル数のカ
ウントを行う。

【００６１】次に、ステップＳ３のように、カウントさ
れた不良セル数が所定の基準数を越えたか否かを判定す
る。不良セル数が基準数を越えた場合にはステップＳ４
に進み、ラインフェイルが起こったことを示すラインフ
ェイルフラグをセットする。このフラグは、各Ｘライン
ごとに設けられる。

【００６２】ステップＳ３で不良セル数が所定の基準数
以下と判定された場合、またはステップＳ４の処理が終
了した場合には、ステップＳ５に進み、１ライン分の不
良セル検出が終了したか否かを判定する。まだ終わって
いなければステップＳ１に戻り、一方、１ライン分の不
良セル検出が終了した場合にはステップＳ６に進む。

【００６３】ステップＳ６では、１ライン分の不良セル
数とラインフェイルフラグ情報とをＸライン不良メモリ
１１に格納する。次に、ステップＳ７のように、まだ未
検出のＸラインが残っているか否かを判定する。残って
いる場合にはステップＳ１に戻り、残っていなければ処
理を終了する。

【００６４】図７はＹライン不良メモリ１２を制御する
メモリ制御回路１５ｂの動作を示すフローチャートであ
る。まず、メモリ制御回路１５ｂは、ステップＳ１１の
ように、不良セルメモリ２１に格納されている不良セル
データを順次読み出し、次にステップＳ１２のように、
各Ｙライン（各カラムライン）ごとに、１ライン内の不
良セル数をカウントする。

【００６５】次にステップＳ１３のように、カウントさ
れた不良セル数が所定の基準数を越えたか否かを判定す
る。不良セル数が基準数を越えた場合にはステップＳ１
４に進み、ラインフェイルフラグをセットする。

【００６６】ステップＳ１３で不良セル数が所定の基準
数以下と判定された場合、またはステップＳ１４の処理
が終了した場合には、ステップＳ１５に進み、１ライン
分の不良セル検出が終了したか否かを判定する。まだ終
わっていなければステップＳ１１に戻り、１ライン分の
不良セル検出が終了した場合にはステップＳ１６に進
む。

【００６７】ステップＳ１６では、１ライン分の不良セ
ル数とラインフェイルフラグ情報とをＹライン不良メモ
リ１２に格納する。次に、ステップＳ１７のように、ま
だ未検出のＹラインが残っているか否かを判定する。残
っている場合にはステップＳ１１に戻り、残っていなけ
れば処理を終了する。

【００６８】図８は単位領域不良メモリ１３を制御する
メモリ制御回路１５ｃの動作を示すフローチャートであ
る。まず、メモリ制御回路１５ｃは、ステップＳ２１の
ように、不良セルメモリ２１に格納されている不良セル
データを順次読み出す。次にステップＳ２２のように、
単位領域内の不良セル数をカウントする。次にステップ
Ｓ２３のように、各Ｘラインのいずれかにラインフェイ
ルフラグがセットされているか否かを判定する。ライン
フェイルフラグがセットされている場合にはステップＳ
２４に進み、このフラグに対応するＸライン内の不良セ
ル数を、単位領域内の不良セル数のカウント値からデク
リメントする。例えば、ステップＳ２２でカウントされ
た不良数がｍで、ラインフェイルフラグがセットされた
ライン内の不良セル数がｎの場合には、カウント値を
（ｍ−ｎ）とする。

【００６９】次にステップＳ２５のように、単位領域内
の不良セル数が所定の基準数を越えたか否かを判定す
る。越えた場合には、ステップＳ２６に進んで単位領域
フェイルフラグをセットする。一方、ステップＳ２５で
単位領域内の不良セル数が基準数以下と判定された場
合、またはステップＳ２６の処理が終了した場合には、
ステップＳ２７に進む。

【００７０】ステップＳ２７では、単位領域内の不良セ
ル数の計測が終了したか否かを判定する。まだ終了して
いない場合にはステップＳ２１に戻り、一方、不良セル
数の計測が終了した場合にはステップＳ２８に進み、単
位領域内の不良セル数と単位領域フェイルフラグとを、
単位領域不良数メモリ１３に格納する。次にステップＳ
２９のように、まだ計測していない単位領域が残ってい
るか否かを判定し、まだ残っている場合にはステップＳ
２１に戻り、残っていなければ処理を終了する。

【００７１】このように、メモリ制御回路１５ｃは、ラ
インフェイルフラグがセットされたＸライン内のメモリ
セルを除いて、単位領域内の不良セル数をカウントする
ため、単位領域のフェイル判断を正確に行うことができ
る。

【００７２】図９はビット不良メモリ１４を制御するメ
モリ制御回路１５ｄの動作を示すフローチャートであ
る。まず、メモリ制御回路１５ｄは、ステップＳ４１の
ように、不良セルメモリ２１に格納されている不良セル
のアドレスを順にビット不良メモリ１４に格納する。次
にステップＳ４２のように、各Ｘラインのいずれかにラ
インフェイルフラグがセットされたか否かを判定し、こ
のフラグがセットされた場合にはステップＳ４３に進
む。

【００７３】ステップＳ４３では、ラインフェイルフラ
グがセットされたＸライン内の不良セルアドレスを、以
後、ビット不良メモリ１４に格納しないようにする。次
にステップＳ４４のように、ラインフェイルフラグがセ
ットされたＸラインの次のＸライン内の不良セルアドレ
スを、ビット不良メモリ１４に上書きすることにより、
ラインフェイルフラグがセットされたＸライン内の不良
セルアドレスをビット不良メモリ１４から消去する。

【００７４】ステップＳ４２でラインフェイルフラグが
セットされなかったと判定された場合、またはステップ
Ｓ４４の処理が終了した場合には、ステップＳ４５に進
み、すべての不良セルアドレスをビット不良メモリ１４
に格納したか否かを判定し、まだ格納していない不良セ
ルアドレスが残っていればステップＳ４１に戻り、すべ
ての不良セルアドレスを格納した場合には、処理を終了
する。

【００７５】図１０はビット不良メモリ１４の後段の転
送制御回路１７ｄのフローチャートである。まず、転送
制御回路１７ｄは、ステップＳ６１のように、Ｙライン
不良メモリ１２内のラインフェイルフラグ情報を検索す
る。次にステップＳ６２のように、各Ｙラインのいずれ
かにラインフェイルフラグがセットされているか否かを
判定する。ラインフェイルフラグがセットされている場
合にはステップＳ６３に進み、そのＹライン内の不良ア
ドレスをＣＰＵ１６に転送しないように制御する。

【００７６】一方、ステップＳ６２でラインフェイルフ
ラグがセットされていないと判定された場合には、その
Ｙライン内の不良アドレスを順にＣＰＵ１６に転送す
る。

【００７７】ステップＳ６３またはＳ６４の処理が終了
した場合にはステップＳ６５に進み、すべての不良セル
アドレスをＣＰＵ１６に転送したか否かを判定する。ま
だ転送していないアドレスがある場合にはステップＳ６
１に戻り、すべての不良セルアドレスを転送した場合に
は処理を終了する。

【００７８】このように、転送制御回路１７ｄは、ライ
ンフェイルフラグがセットされたＹライン内の不良セル
アドレスをＣＰＵ１６に転送しないような制御を行うた
め、不良救済解析に必要なアドレスだけがＣＰＵ１６に
転送され、ＣＰＵ１６は効率よく処理を行うことができ
る。

【００７９】図１１は被試験メモリ内の不良セルの分布
状況の一例を示す図であり、「＊」はビット不良メモリ
１４にセルアドレスが格納される不良セル、「・」はラ
インフェイルが確定したためにビット不良メモリ１４に
アドレスが格納されない不良セルを示す。

【００８０】また、図１２は、図１１のような不良セル
を有する被試験メモリに対して不良救済解析を行った結
果を示す図である。まず、図１１のY0ラインの不良セル
データをＣＰＵ１６に転送した段階では、図１２（ａ）
のように、１セル目(Y0,X0)と２セル目(Y0,X1) の不良
セルアドレスがビット不良メモリ１４に格納され、２セ
ル目を格納した時点で、Y0ラインにラインフェイルフラ
グがセットされる。また、３セル目も不良セルである
が、すでにY0ラインはラインフェイルが確定しているの
で、このアドレス(Y0,X2) は格納されない。

【００８１】次に、Y1ラインについては、４セル目（Y
0,X3)が不良セルであり、このアドレスは、ラインフェ
イルの確定したY0ラインの不良セルアドレス(Y0,X0) に
上書きされる。次に、Y2ラインについては、１セル目(Y
2,X0) 、４セル目（Y2,X3)、６セル目（Y2,X6)が不良セ
ルであり、１セル目と４セル目の不良セルアドレスは、
図１２（ｂ）に示すように、ビット不良メモリ１４内の
(Y1,X3) の後に順に格納され、この時点でY2ラインにラ
インフェイルフラグがセットされる。したがって、６セ
ル目の不良セルアドレス(Y2,X6) は格納されない。以
後、同様の処理を繰り返し、最終的に、ビット不良メモ
リ１４内のデータは図１２（ｃ）のようになる。

【００８２】なお、図５のメモリ制御回路１５ｃは、各
Ｘラインのラインフェイルフラグ情報に基づいて単位領
域不良数メモリ１３を制御しているが、図１３のよう
に、各Ｙラインのラインフェイルフラグ情報に基づいて
単位領域不良数メモリ１３を制御してもよい。この場
合、転送制御回路１７ｄは、Ｘライン不良メモリ１１に
格納されている各Ｘラインのラインフェイルフラグ情報
に基づいて、ＣＰＵ１６への不良セルアドレスの転送を
制御すればよい。

【００８３】〔第３の実施形態〕第３の実施形態は第２
の実施形態の変形例であり、転送制御回路１７ｄを各Ｘ
ラインおよび各Ｙラインのラインフェイルフラグ情報に
より制御するものである。

【００８４】図１４はメモリ不良救済解析装置の第３の
実施形態の概略構成を示すブロック図である。図１４の
メモリ不良救済解析装置１内のメモリ制御回路１５ｃ
は、メモリ制御回路１５ａからデータを受け取ることな
く単位領域不良数メモリ１３を制御し、転送制御回路１
７ｄは、転送制御回路１７ｂからデータを受け取ってＣ
ＰＵ１６へのデータ転送を制御する。

【００８５】図１５はビット不良メモリ１４の後段の転
送制御回路１７ｄのフローチャートである。まず、転送
制御回路１７ｄは、ステップＳ８１のように、Ｘライン
不良メモリ１１とＹライン不良メモリ１２内のラインフ
ェイルフラグ情報を検索する。次にステップＳ８２のよ
うに、ラインフェイルフラグがセットされているか否か
を判定する。ラインフェイルフラグがセットされている
場合にはステップＳ８３に進み、ラインフェイルフラグ
がセットされているライン内の不良アドレスをＣＰＵ１
６に転送しないように制御する。

【００８６】一方、ステップＳ８２でラインフェイルフ
ラグがセットされていないと判定された場合にはステッ
プＳ８４に進み、そのライン内の不良アドレスを順にＣ
ＰＵ１６に転送する。

【００８７】ステップＳ８３またはＳ８４の処理が終了
した場合にはステップＳ８５に進み、すべての不良セル
アドレスをＣＰＵ１６に転送したか否かを判定する。ま
だ転送していないアドレスがある場合にはステップＳ８
１に戻り、すべての不良セルアドレスを転送した場合に
は処理を終了する。

【００８８】このように、第３の実施形態では、ＣＰＵ
１６に不良セルアドレスを転送する際、Ｘライン方向と
Ｙライン方向のラインフェイル情報に基づいて、必要な
不良セルアドレスだけをＣＰＵ１６に転送する制御を行
うため、結果として、ＣＰＵ１６に転送するデータ量を
軽減でき、ＣＰＵ１６内部での処理時間を短縮できる。
また、メモリ制御回路１５ｃ，１５ｄは、ラインフェイ
ルフラグ情報に無関係に各メモリ１３，１４を制御する
ため、メモリ制御回路１５ｃ，１５ｄの処理を簡略化で
きる。

【００８９】上述した第１〜第３の実施形態では、メモ
リ不良救済解析装置１がメモリテスタ２とは別個に設け
られている例を説明したが、メモリ不良救済解析装置１
とメモリテスタ２とを一体に構成してもよい。

【００９０】

【発明の効果】以上詳細に説明したように、本発明によ
れば、ラインフェイルと判断されたライン内のメモリセ
ルを除いて、不良セルの検出を行うようにしたため、ラ
インフェイルか否かの判断を簡易かつ的確に行うことが
できる。また、ラインフェイルと判断されたライン内の
メモリセルのアドレスは、救済解析制御手段に転送しな
いようにしたため、救済解析制御手段は効率よく不良救
済解析を行うことができ、不良救済解析を短時間で行う
ことができる。

【図面の簡単な説明】

【図１】メモリ不良救済解析装置の第１の実施形態の概
略構成を示すブロック図。

【図２】被試験メモリの内部構成を示すブロック図。

【図３】Ｘライン不良メモリを制御するメモリ制御回路
の内部構成を示す回路図。

【図４】メモリ制御回路の動作を説明する図。

【図５】メモリ不良救済解析装置の第２の実施形態の概
略構成を示すブロック図。

【図６】Ｘライン不良メモリを制御するメモリ制御回路
の動作を示すフローチャート。

【図７】Ｙライン不良メモリを制御するメモリ制御回路
の動作を示すフローチャート。

【図８】単位領域不良メモリを制御するメモリ制御回路
の動作を示すフローチャート。

【図９】ビット不良メモリを制御するメモリ制御回路の
動作を示すフローチャート。

【図１０】ビット不良メモリの後段の転送制御回路の動
作を示すフローチャート。

【図１１】被試験メモリ内の不良セルの分布状況の一例
を示す図。

【図１２】図１１の不良セルを有する被試験メモリに対
して不良救済解析を行った結果を示す図。

【図１３】メモリ不良救済解析装置の第２の実施形態の
変形例を示すブロック図。

【図１４】メモリ不良救済解析装置の第３の実施形態の
概略構成を示すブロック図。

【図１５】ビット不良メモリの後段の転送制御回路のフ
ローチャート。

【図１６】ＤＲＡＭ等のメモリの内部構成を示す図。

【図１７】従来のメモリテスタとメモリ不良救済解析装
置の内部構成を示すブロック図。

【図１８】不良セルの分布状況の一例を示す図。

【図１９】メモリテスタ内の不良セルメモリを二重化し
た例を示す図。

【符号の説明】

１メモリ不良救済解析装置２メモリテスタ１１Ｘライン不良メモリ１２Ｙライン不良メモリ１３単位領域不良数メモリ１４ビット不良メモリ１５ａ，１５ｂ，１５ｃ，１５ｄメモリ制御回路１６ＣＰＵ２１不良セルメモリ２２アドレス制御回路

Claims

【特許請求の範囲】

【請求項１】不良セルと置き換え可能な予備セルを有す
る被試験メモリの各ロウライン内の不良セル数と、各ロ
ウライン内の不良セル数が予め定めた基準数を越えたか
否かを示すラインフェイル情報とを、各ロウラインごと
に格納するロウ不良記憶部と、前記被試験メモリの各カラムライン内の不良セル数と、
各カラムライン内の不良セル数が予め定めた基準数を越
えたか否かを示すラインフェイル情報とを、各カラムラ
インごとに格納するカラム不良記憶部と、前記ロウ不良記憶部にデータを格納する制御を行うロウ
不良記憶部制御手段と、前記カラム不良記憶部にデータを格納する制御を行うカ
ラム不良記憶部制御手段と、を備え、前記ロウ不良記憶部および前記カラム不良記憶部に格納
されたデータに基づいて、前記被試験メモリの不良救済
解析を行うメモリ不良救済解析装置であって、前記ロウ不良記憶部制御手段は、任意のカラムライン内
の不良セル数が前記基準数を越えた場合には、そのライ
ン内の全メモリセルを不良セルとみなして、各ロウライ
ンの不良セル数と前記ラインフェイル情報とを検出し、前記カラム不良記憶部制御手段は、任意のロウライン内
の不良セル数が前記基準数を超えた場合には、そのライ
ン内の全メモリセルを不良セルとみなして、各カラムラ
インの不良セル数と前記ラインフェイル情報とを検出す
ることを特徴とするメモリ不良救済解析装置。
【請求項２】前記被試験メモリ内の不良セルアドレスを
格納する不良セルアドレス記憶部と、前記不良セルアドレス記憶部にデータを格納する制御を
行う不良セルアドレス記憶部制御手段と、を備え、前記不良セルアドレス記憶部制御手段は、任意のロウラ
インまたはカラムライン内の不良セル数が前記基準数を
越えた場合には、そのライン内のメモリセル以外の不良
セルのアドレスを前記不良セルアドレス記憶部に格納す
ることを特徴とする請求項１に記載のメモリ不良救済解
析装置。
【請求項３】前記被試験メモリは、複数のメモリセルか
らなる単位領域により区分けされ、これら単位領域内の不良セル数を、単位領域ごとに格納
する単位領域不良記憶部と、前記単位領域不良記憶部にデータを格納する制御を行う
単位領域不良記憶部制御手段と、を備え、前記ロウ不良記憶部制御手段は、前記単位領域内の各ロ
ウラインに含まれる不良セル数と前記ラインフェイル情
報とを各ロウラインごとに検出し、前記カラム不良記憶部制御手段は、前記単位領域内の各
カラムラインに含まれる不良セル数と前記ラインフェイ
ル情報とを各カラムラインごとに検出することを特徴と
する請求項１または２に記載のメモリ不良救済解析装
置。
【請求項４】不良セルと置き換え可能な予備セルを有す
る被試験メモリの各ロウライン内の不良セル数と、各ロ
ウライン内の不良セル数が予め定めた基準数を越えたか
否かを示すラインフェイル情報とを、各ロウラインごと
に格納するロウ不良記憶部と、前記被試験メモリの各カラムライン内の不良セル数と、
各カラムライン内の不良セル数が予め定めた基準数を越
えたか否かを示すラインフェイル情報とを、各カラムラ
インごとに格納するカラム不良記憶部と、前記被試験メモリ内の複数のメモリセルからなる単位領
域ごとに、不良セル数を格納する単位領域不良記憶部
と、前記被試験メモリ内の不良セルアドレスを格納する不良
セルアドレス記憶部と、前記ロウ不良記憶部にデータを格納する制御を行うロウ
不良記憶部制御手段と、前記カラム不良記憶部にデータを格納する制御を行うカ
ラム不良記憶部制御手段と、前記単位領域不良記憶部にデータを格納する制御を行う
単位領域不良記憶部制御手段と、前記不良セルアドレス記憶部にデータを格納する制御を
行う不良セルアドレス記憶部制御手段と、を備え、前記ロウ不良記憶部、前記カラム不良記憶部、前記単位
領域不良記憶部、および前記不良セルアドレス記憶部に
格納されたデータに基づいて、前記被試験メモリの不良
救済解析を行うメモリ不良救済解析装置であって、前記
単位領域不良記憶部制御手段は、ロウラインおよびカラ
ムラインの少なくとも一方の任意のライン内の不良セル
数が前記基準数を越えた場合には、そのライン内の全メ
モリセルを除いて、各単位領域内の不良セル数をカウン
トすることを特徴とするメモリ不良救済解析装置。
【請求項５】不良セルと置き換え可能な予備セルを有す
る被試験メモリの各ロウライン内の不良セル数と、各ロ
ウライン内の不良セル数が予め定めた基準数を越えたか
否かを示すラインフェイル情報とを、各ロウラインごと
に格納するロウ不良記憶部と、前記被試験メモリの各カラムライン内の不良セル数と、
各カラムライン内の不良セル数が予め定めた基準数を越
えたか否かを示すラインフェイル情報とを、各カラムラ
インごとに格納するカラム不良記憶部と、前記被試験メモリ内の複数のメモリセルからなる単位領
域ごとに、不良セル数を格納する単位領域不良記憶部
と、前記被試験メモリ内の不良セルアドレスを格納する不良
セルアドレス記憶部と、前記ロウ不良記憶部にデータを格納する制御を行うロウ
不良記憶部制御手段と、前記カラム不良記憶部にデータを格納する制御を行うカ
ラム不良記憶部制御手段と、前記単位領域不良記憶部にデータを格納する制御を行う
単位領域不良記憶部制御手段と、前記不良セルアドレス記憶部にデータを格納する制御を
行う不良セルアドレス記憶部制御手段と、前記ロウ不良記憶部、前記カラム不良記憶部、前記単位
領域不良記憶部、および前記不良セルアドレス記憶部に
格納されたデータに基づいて、前記被試験メモリの不良
救済解析を行う救済解析制御手段と、前記不良セルアドレス記憶部に格納された不良セルアド
レスを前記救済解析制御手段に転送する制御を行う転送
制御手段と、を備えたメモリ救済解析装置であって、前記単位領域不良記憶部制御手段は、任意のロウライン
内の不良セル数が前記基準数を越えた場合には、そのラ
イン内の全メモリセルを除いて、各単位領域内の不良セ
ル数をカウントし、前記不良セルアドレス記憶部制御手段は、任意のロウラ
イン内の不良セル数が前記基準数を越えた場合には、そ
のライン内のメモリセル以外の不良セルのアドレスを前
記不良セルアドレス記憶部に格納し、前記転送制御手段は、任意のカラムライン内の不良セル
数が前記基準数を越えた場合には、そのライン内の不良
セルアドレスを除いて、前記不良セルアドレス記憶部に
格納された不良セルアドレスを前記救済解析制御手段に
転送することを特徴とするメモリ不良救済解析装置。
【請求項６】不良セルと置き換え可能な予備セルを有す
る被試験メモリの各ロウライン内の不良セル数と、各ロ
ウライン内の不良セル数が予め定めた基準数を越えたか
否かを示すラインフェイル情報とを、各ロウラインごと
に格納するロウ不良記憶部と、前記被試験メモリの各カラムライン内の不良セル数と、
各カラムライン内の不良セル数が予め定めた基準数を越
えたか否かを示すラインフェイル情報とを、各カラムラ
インごとに格納するカラム不良記憶部と、前記被試験メモリ内の複数のメモリセルからなる単位領
域ごとに、不良セル数を格納する単位領域不良記憶部
と、前記被試験メモリ内の不良セルアドレスを格納する不良
セルアドレス記憶部と、前記ロウ不良記憶部にデータを格納する制御を行うロウ
不良記憶部制御手段と、前記カラム不良記憶部にデータを格納する制御を行うカ
ラム不良記憶部制御手段と、前記単位領域不良記憶部にデータを格納する制御を行う
単位領域不良記憶部制御手段と、前記不良セルアドレス記憶部にデータを格納する制御を
行う不良セルアドレス記憶部制御手段と、前記ロウ不良記憶部、前記カラム不良記憶部、前記単位
領域不良記憶部、および前記不良セルアドレス記憶部に
格納されたデータに基づいて、前記被試験メモリの不良
救済解析を行う救済解析制御手段と、前記不良セルアドレス記憶部に格納された不良セルアド
レスを前記救済解析制御手段に転送する制御を行う転送
制御手段と、を備えたメモリ救済解析装置であって、前記単位領域不良記憶部制御手段は、任意のカラムライ
ン内の不良セル数が前記基準数を越えた場合には、その
ライン内の全メモリセルを除いて、各単位領域内の不良
セル数をカウントし、前記不良セルアドレス記憶部制御手段は、任意のカラム
ライン内の不良セル数が前記基準数を越えた場合には、
そのライン内のメモリセル以外の不良セルのアドレスを
前記不良セルアドレス記憶部に格納し、前記転送制御手段は、任意のロウライン内の不良セル数
が前記基準数を越えた場合には、そのライン内の不良セ
ルアドレスを除いて、前記不良セルアドレス記憶部に格
納された不良セルアドレスを前記救済解析制御手段に転
送することを特徴とするメモリ不良救済解析装置。