KR100910869B1 - 테스트시 필요한 채널의 갯수를 줄인 반도체 메모리장치 - Google Patents

테스트시 필요한 채널의 갯수를 줄인 반도체 메모리장치 Download PDF

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Abstract

본 발명은 테스트시 필요한 데이터 채널의 수를 줄여 반도체 메모리장치의 테스트 효율을 개선하기 위한 것으로, 본 발명에 따른 반도체 메모리장치는, 데이터를 저장하는 다수의 메모리셀을 포함하는 다수의 메모리뱅크; 및 상기 데이터를 입출력하며, 핀 선택신호에 의해 인에이블 또는 디스에이블 되는 데이터 핀을 포함한다.
반도체 메모리장치, 테스트, 데이터 핀

Description

테스트시 필요한 채널의 갯수를 줄인 반도체 메모리장치{Semiconductor Memory Device that uses less channel when it's under test}
도 1은 종래의 반도체 메모리장치에서의 데이터 핀과 뱅크의 배치를 나타낸 도면.
도 2는 종래의 반도체 메모리장치와 테스트장비와의 연결을 나타낸 도면.
도 3은 본 발명에 따른 반도체 메모리장치의 데이터 핀 부분을 도시한 일실시예 도면.
도 4는 도 3의 온 다이 터미네이션 컨트롤부(312)와 업/다운의 프리드라이버(321, 322)의 상세회로를 도시한 일실시예 도면.
도 5는 본 발명의 일실시예에 따른 반도체 메모리장치의 구성도.
도 6은 여러 개의 반도체 메모리장치(x32)가 하나의 테스트장비(x256)에 연결된 것을 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명
511~514: 메모리뱅크 521~524: 데이터 입/출력그룹
530: 테스트장비
본 발명은 반도체 메모리장치에 관한 것으로, 더욱 자세하게는 반도체 메모리장치의 테스트 효율을 높이기 위한 것이다.
잘 알려진 바와 같이, 반도체 메모리장치는 실제로 사용될 때에는 메모리 컨트롤러(칩셋)로부터 어드레스(address), 커맨드(command), 데이터(data: DQ) 등을 입력받으며 동작을 수행한다. 그리고 테스트시에는 테스트장비에 연결되어 테스트장비로부터 어드레스, 커맨드, 데이터 등을 입력받아 메모리장치가 정상적으로 동작을 하는지를 테스트한다.
도 1은 종래의 반도체 메모리장치에서의 데이터 핀과 뱅크의 배치를 나타낸 도면이다.
도 1에는 32개의 데이터 핀(DQ)을 이용해 데이터를 출력하는 x32(데이터 IO가 32개) 반도체 메모리장치를 도시하였으며, x8로 동작하는 4개의 메모리뱅크(bank)를 포함하여 칩 전체는 x32로 동작한다. 반도체 메모리장치에 따라 메모리뱅크와 데이터 핀(DQ)의 배치는 조금씩 다를 수 있으나 도 1에는 하나의 뱅크가 8개의 데이터 핀을 사용하는 일반적인 경우를 도시하였다.
참고로, 메모리뱅크란 데이터의 효율적인 운용을 위하여 반도체 메모리장치의 저장부분을 일정한 크기로 구분한 것으로 다수의 메모리셀(cell)을 포함하여 구성된다.
도 2는 종래의 반도체 메모리장치와 테스트장비와의 연결을 나타낸 도면이다.
도면에 도시된 바와 같이, 종래의 반도체 메모리장치의 데이터 핀(DQ)과 테스트장비의 IO(Input/Output)핀은 1:1로 연결된다. 따라서 IO핀의 갯수가 256개인 테스트장비로 x32의 반도체 메모리장치를 테스트할 경우에는 동시에 8개의 칩까지 테스트하는 것이 가능하다.
반도체 메모리장치에 있어서 테스트에 들이는 시간 및 비용을 줄이는 것은 중요한 이슈이며, 이를 위해서는 적은 테스트장비를 사용해서 많은 칩을 한번에 테스트하는 것이 가능해야 한다.
따라서, 동일한 테스트장비를 사용하면서도 한번에 많은 수의 칩을 테스트할 수 있는 기술이 요구된다.
본 발명은 상기한 요구에 부응하기 위한 것으로, 반도체 메모리장치의 테스트시 필요한 데이터 채널의 갯수를 줄여 테스트 효율을 높이고자 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한, 본 발명에 따른 반도체 메모리장치는, 데이터를 저장하는 다수의 메모리셀을 포함하는 다수의 메모리뱅크; 및 상기 데이터를 입 출력하며, 핀 선택신호에 의해 인에이블 또는 디스에이블 되는 데이터 핀을 포함할 수 있다.
여기서 핀 선택신호에 의해 데이터 핀이 인에이블 되었다 함은 데이터 핀이 정상적으로 동작함을 의미하며, 데이터 핀이 디스에이블 되었다 함은 데이터 핀에 연결된 터미네이션 저항이 오프됨(터미네이션 동작이 비활성화됨)을 의미할 수 있다.
또한, 본 발명에 따른 반도체 메모리장치는, 데이터를 저장하기 위한 다수의 메모리셀을 포함하는 다수의 메모리뱅크; 및 각각 다수의 데이터 핀을 포함하는 2 이상의 데이터 입/출력그룹을 포함하며, 상기 다수의 데이터 핀은 상기 데이터 입/출력그룹 별로 배정된 핀 선택신호에 의해 제어되어 인에이블 또는 디스에이블 되는 것을 특징으로 할 수 있다.
마찬가지로 데이터 핀이 인에이블 되었다 함은 데이터 핀이 정상적으로 동작함을 의미하며, 데이터 핀이 디스에이블 되었다 함은 데이터 핀에 연결된 터미네이션 저항이 오프됨(터미네이션 동작이 비활성화됨)을 의미할 수 있다.
또한, 본 발명에 따른 반도체 메모리장치는, 각각 다수의 데이터 핀을 포함하는 2 이상의 데이터 입/출력그룹을 포함하며, 테스트시 상기 2 이상의 데이터 입/출력그룹은 서로 다른 그룹끼리 테스트장비에 병렬로 연결되며, 라이트 동작시에는 모든 데이터 입/출력그룹이 동시에 병렬로 데이터를 입력받고, 리드시에는 하나의 데이터 입/출력그룹씩 데이터를 출력하는 것을 특징으로 할 수 있다.
상세하게 테스트시 라이트 동작을 수행할 때는 하나의 데이터 입/출력그룹의 다수의 데이터 핀 각각에 구비된 온 다이 터미네이션 저항만이 온 된(터미네이션 동작이 활성화된) 상태에서 전체 그룹이 병렬로 데이터를 입력받으며, 리드 동작을 수행할 때는 하나의 데이터 입/출력그룹의 다수의 데이터 핀 각각에 구비된 출력드라이버만 인에이블 되고, 나머지 데이터 입/출력그룹의 다수의 데이터 핀 각각에 구비된 출력드라이버의 풀업 및 풀다운 터미네이션 저항은 오프되어(저항의 양단 중 적어도 한단이 오픈) 하나의 그룹씩 리드 동작을 수행한다.
이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
데이터 핀은 메모리뱅크 즉 메모리셀에 저장된 데이터를 입/출력하는 곳으로, 본 발명은 테스트시 필요한 데이터 채널의 갯수를 줄이는데 그 목적이 있다. 따라서 데이터 핀과 관련된 부분부터 설명하기로 한다.
도 3은 본 발명에 따른 반도체 메모리장치의 데이터 핀 부분을 도시한 일실시예 도면이다.
본 발명에 따른 반도체 메모리장치의 데이터 핀(DQ)은 테스트모드 신호인 핀 선택신호(CTRL)에 의해 인에이블 또는 디스에이블 되는 것을 특징으로 한다.
후술하겠지만, 본 발명은 여러 개의 데이터 핀(DQ)을 병렬로 테스트장비에 연결하는 방식을 사용해 테스트시에 필요한 데이터 채널의 갯수를 줄인다. 따라서 병렬로 연결된 여러 개의 데이터 핀(DQ)을 각각 인에이블 또는 디스에이블 되게 조정할 필요가 있다.
데이터 핀(DQ)의 디스에이블은 데이터 핀(DQ)에 연결된 터미네이션 저 항(P31, P32, N31)을 오프함으로써 이루어질 수 있으며, 이를 제어하는 핀 선택신호(CTRL)가 인에이블 되면 데이터 핀(DQ)은 정상적인 데이터 입/출력 동작을 수행하며, 핀 선택신호(CTRL)가 디스에이블 되면 데이터 핀(DQ)에 연결된 터미네이션 저항(P31, P32, N31)은 오프된다.
상세하게 데이터 핀(DQ)에 연결된 터미네이션 저항(P31, P32, N31)은 입/출력버퍼(310, 320)에 구비되어 있는데, 입력버퍼(310)에는 데이터 핀(DQ)을 풀업으로 터미네이션(termination) 하는 온 다이 터미네이션 저항(P31, On die termination)이 구비되어 있으며, 출력드라이버(320, Output Driver, 출력버퍼)에는 풀업(P32) 및 풀다운 터미네이션 저항(N31)이 구비되어 있다.
우선 핀 선택신호(CTRL)가 없다고 가정하고 본래의 동작에 대해 설명하면, 입력버퍼(310)는 데이터를 입력받는 곳으로 데이터 수신부(311)와, 온 다이 터미네이션 저항(P31), 온 다이 터미네이션 컨트롤부(312)를 포함하여 구성되는데, 데이터를 입력받을 때는 온 다이 터미네이션 저항(P31)을 온 시켜 놓은 상태에서 데이터 수신부(311)를 통해 데이터를 입력받는다. 데이터를 입력받을 때 온 다이 터미네이션 저항(P31)을 온 시켜놓는 이유는 칩(chip) 외부와의 임피던스 미스매칭(impedance mismatching)을 방지하기 위해서이다.
출력드라이버(320)는 업/다운에 각각 구비된 프리드라이버(321, 322)를 통해 풀업(P32) 및 풀다운 터미네이션 저항(N31)을 구동해 데이터를 출력하는데, '하이' 데이터를 출력할 때는 풀업 터미네이션 저항(P32)을 온 시켜 데이터 핀(DQ)을 '하이'상태로 만들어 '하이' 데이터를 출력하며, '로우' 데이터를 출력할 때는 풀다운 터미네이션 저항(N31)을 온 시켜 '로우' 데이터를 출력한다.
도면에는 각각의 터미네이션 저항(P31, P32, N31)으로 트랜지스터만을 도시하였는데, 도면에 도시된 트랜지스터(P31, P32, N31)는 단순히 온/오프 기능만을 수행하는 것이 아니라 저항으로도 동작하는 트랜지스터이다. 따라서 도면에 도시된 트랜지스터(P31, P32, N31)는 온/오프 기능만을 수행하는 트랜지스터와 이에 직렬로 연결된 저항의 조합으로도 볼 수 있다.
이제 핀 선택신호(CTRL)에 의해 입력버퍼(310)와 출력드라이버(320)가 제어되는 동작에 대해서 설명한다. 핀 선택신호(CTRL)가 인에이블 되었음은 해당 핀이 인에이블 되어 있음을 의미하며, 이때는 입력버퍼와 출력드라이버가 상술한 것과 같이 본래의 동작을 수행하게 된다.
그러나 핀 선택신호(CTRL)가 디스에이블 되면, 핀 선택신호(CTRL)는 도면의 ODT='하이', PU='하이', PD='로우'가 되게 한다. 따라서 모든 터미네이션 저항(P31, P32, N31)이 오프된다. 바로 이 상태가 데이터 핀(DQ)이 디스에이블 되어 있는 상태이다. 이 상태에서 출력드라이버(320)는 풀업(P32) 및 풀다운 터미네이션 저항(N31)이 오프되어 '하이' 또는 '로우'데이터를 출력할 수 없는 상태가 되며, 입력버퍼(310)는 온 다이 터미네이션 저항(P31)이 오프되어 데이터 수신부(311)가 정상적으로 동작하더라도 제대로 된 데이터를 입력받을 수 없게 된다.
도 4는 도 3의 온 다이 터미네이션 컨트롤부(312)와 업/다운의 프리드라이버(321, 322)의 상세회로를 도시한 일실시예 도면이다.
도면에 도시된 바와 같이, 온 다이 터미네이션 컨트롤부(312), 업/다운의 프 리드라이버(321, 322)는 각각 낸드게이트들(NA41~46)과 인버터(I41~43)를 포함해 구성될 수 있다.
먼저 온 다이 터미네이션 컨트롤부(312)의 동작을 보면, 핀 선택신호(CTRL)가 '하이'로 인에이블 된 상태에서는 ONOFF신호의 레벨이 '하이'일때는 인버터 I41에서는 '로우'가 출력되어 도 3의 온 다이 터미네이션 저항(P31)을 온 시키고, ONOFF신호의 레벨이 '로우'일때는 인버터 I41에서 '하이'가 출력되어 도 3의 온 다이 터미네이션 저항(P31)을 오프시킨다. 그러나 핀 선택신호(CTRL)가 '로우'로 디스에이블 되면, 낸드게이트 NA41의 출력은 ONOFF신호의 레벨과 상관없이 '하이'가 되고, 이에 따라 낸드게이트 NA42의 출력은 '로우' 인버터 I41의 출력은 '하이'가 되어 도 3의 온 다이 터미네이션 저항(P31)을 오프시킨다.
업 프리드라이버(321)의 동작을 보면, 핀 선택신호(CTRL)가 '하이'로 인에이블 된 상태에서는 출력되는 데이터(DATA)의 레벨이 '하이'인 경우에는 인버터 I42의 출력이 '로우'가 되어 도 3의 풀업 터미네이션 저항(P32)을 온시키고, 출력되는 데이터(DATA)의 레벨이 '로우'인 경우에는 인버터 I42의 출력이 '하이'가 되어 도 3의 풀업 터미네이션 저항(P32)을 오프시킨다. 그러나 핀 선택신호(CTRL)가 '로우'로 디스에이블 되면, 낸드게이트 NA43의 출력은 출력되는 데이터(DATA)의 레벨과 상관없이 '하이'가 되고, 결국 인버터 I42의 출력은 '하이'가 되어 도 3의 풀업 터미네이션 저항(P32)을 오프시킨다.
다운 프리드라이버(322)의 동작을 보면, 핀 선택신호(CTRL)가 '하이'로 인에이블 된 상태에서는 출력되는 데이터(DATA)의 레벨에 따라 인버터 I43의 출력단의 레벨이 변한다. 그러나 핀 선택신호(CTRL)가 디스에이블 되면, 출력되는 데이터(DATA)의 레벨과 상관없이 인버터 I43의 출력은 '로우'가 되어 도 3의 풀다운 터미네이션 저항(N31)을 오프시킨다.
정리하면, 핀 선택신호(CTRL)가 인에이블 된 상태에서는 도면의 ONOFF, DATA의 논리레벨에 따라 ODT, PU, PD 단의 레벨이 변하지만, 핀 선택신호(CTRL)가 디스에이블 된 상태에서는 ONOFF, DATA의 논리레벨과는 상관없이 ODT='하이', PU='하이', PD='로우'로 고정된다.
도 5는 본 발명의 일실시예에 따른 반도체 메모리장치의 구성도이다.
도면에 도시된 바와 같이, 본 발명에 따른 반도체 메모리장치는 데이터를 저장하기 위한 다수의 메모리셀을 포함하는 다수의 메모리뱅크(511, 512, 513, 514); 및 각각 다수의 데이터 핀(DQ)을 포함하는 2 이상의 데이터 입/출력그룹(521, 522, 523, 524)을 포함하며, 상기 다수의 데이터 핀(DQ)은 상기 데이터 입/출력그룹(511, 512, 513, 514) 별로 배정된 핀 선택신호(CTRL A, CTRL B, CTRL C, CTRL D)에 의해 제어되어 인에이블 또는 디스에이블 되는 것을 특징으로 한다.
본 발명의 반도체 메모리장치는 데이터 핀(DQ)이 다수 개씩 짝을 이루어 데이터 입/출력 그룹(521, 522, 523, 524)을 형성한다. 예를 들어 도면과 같이 x32 반도체 메모리장치의 경우 데이터 핀(DQ)이 8개씩 짝을 이루어 A,B,C,D 4개의 데이터 입출력 그룹(521, 522, 523, 524)을 형성한다. 그리고 앞서 설명한 핀 선택신호(CTRL A, CTRL B, CTRL C, CTRL D)는 데이터 입/출력그룹(521, 522, 523, 524) 별로 배정된다. 따라서 A그룹(521) 내의 데이터 핀(DQ)들은 핀 선택신호 CTRL A의 제어를 받아 동시에 인에이블 또는 디스에이블 되고, B그룹(522) 내의 데이터 핀(DQ)들은 핀 선택신호 CTRL B의 제어를 받아 동시에 인에이블 또는 디스에이블 된다. 물론 여기에서의 데이터 핀(DQ)은 도 3,4에서 설명한 핀 선택신호(CTRL)에 의해 디스에이블 되는 것이 가능한 데이터 핀(DQ)을 의미한다.
상기한 바와 같은 구성을 포함하는 본 발명의 반도체 메모리장치는 테스트시 노멀 동작시보다 적은 수의 데이터 채널을 사용한다.
본 발명의 반도체 메모리장치는 데이터 입/출력그룹(521, 522, 523, 524)끼리 병렬로 테스트장비(530)에 연결된다. 도면과 같이 4개의 데이터 입/출력그룹(521, 522, 523, 524)이 있는 경우에는 4개의 핀(DQ)씩 병렬을 이루어 테스트장비에 연결된다. 예를 들어, A그룹(521)의 첫번째 핀은 B,C,D그룹(522, 523, 524)의 첫번째 핀과 병렬로 연결되고, A그룹(521)의 두번째 핀은 B,C,D 그룹(522, 523, 524)의 두번째 핀과 병렬로 연결된다.
테스트시의 라이트(write) 동작을 보면, 핀 선택신호(CTRL) A,B,C,D 중 하나가 인에이블 된 상태에서 테스트장비(530)로부터 데이터가 입력된다. 그러면 모든 데이터 입/출력그룹(521, 522, 523, 524)에 데이터가 라이트된다. 앞서 설명한 바와 같이, 핀 선택신호(CTRL)에 따라 데이터 핀에 연결된 입력버퍼(도 3의 310)의 온 다이 터미네이션 저항(도 3의 P31)은 인에이블 또는 디스에이블 된다. 온 다이 터미네이션 저항은 임피던스 미스매칭을 해결하기 위한 것이고, 온 다이 터미네이션 저항이 온 되어야지 입력버퍼는 데이터를 정상적으로 입력받을 수 있다. 도면과 같이, 각 그룹(521, 522, 523, 524)이 병렬로 테스트장비(530)와 연결된 경우에는 한 그룹의 온 다이 터미네이션 저항만이 온 되면 임피던스 미스매칭이 해결된다. 따라서 한 그룹의 핀 선택신호(CTRL)만 인에이블된 상태에서도 모든 그룹의 데이터 핀에 연결된 입력버퍼는 정상적으로 데이터를 입력받는 것이 가능하다. 이 경우에는 오히려 모든 그룹(521, 522, 523, 524)의 핀 선택신호(CTRL A,B,C,D)가 인에이블 되면 임피던스가 맞지 않아 데이터를 정상적으로 입력받을 수 없다.
테스트시의 리드(read) 동작은 라이트(write) 동작과는 달리 각 그룹(521, 522, 523, 524)별로 별도로 행해진다. 예를 들어 핀 선택신호 CTRL A를 인에이블 한 상태에서 데이터 입출력그룹 A(521)의 리드동작을 수행하고, 핀 선택신호 CTRL B를 인에이블 한 상태에서 데이터 입출력그룹 B(522)의 리드동작을 수행한다. 각 그룹의 데이터 핀(DQ)들 각각에 연결된 출력드라이버(도 3의 320)는 핀 선택신호(CRLL)가 인에이블 되어야지만 자신의 풀업(P32) 또는 풀다운 터미네이션 저항(N31)을 온 시키는 것이 가능하고, 풀업(P32) 또는 풀다운 터미네이션 저항(N31)을 온 시켜야지만 DQ핀의 논리레벨을 '하이' 또는 '로우'가 되게 하는 것이 가능하기 때문이다.
정리하면 본 발명에 따른 반도체 메모리장치는, 각각 다수의 데이터 핀(DQ)을 포함하는 2 이상의 데이터 입/출력그룹(521, 522, 523, 524)을 포함하며, 테스트시 상기 2 이상의 데이터 입/출력그룹(521, 522, 523, 524)은 서로 다른 그룹끼리 테스트장비(530)에 병렬로 연결되며, 라이트 동작시에는 모든 데이터 입/출력 그룹(521, 522, 523, 524)이 동시에 병렬로 데이터를 입력받고, 리드시에는 하나의 데이터 입/출력그룹씩 데이터를 출력하는 것을 특징으로 한다.
상세하게 테스트시 라이트 동작을 수행할 때는 하나의 데이터 입/출력그룹(예, 521) 배정된 핀 선택신호(예, CTRL A)만을 인에이블 시켜서, 하나의 데이터 입/출력그룹(예, 521)의 다수의 데이터 핀 각각에 구비된 온 다이 터미네이션 저항만을 온 시킨 상태에서 병렬로 데이터를 라이트한다.
또한, 테스트시 리드 동작을 수행할 때는 한 그룹의 핀 선택신호(예, CTRL A)만 인에이블 시켜, 하나의 데이터 입/출력그룹(예, 521)의 다수의 데이터 핀 각각에 구비된 출력드라이버만 인에이블 시키고, 나머지 데이터 입/출력그룹(522, 523, 524)의 다수의 데이터 핀 각각에 구비된 풀업 및 풀다운 터미네이션 저항은 오프시킨 상태에서 순차적으로 한 그룹씩 리드 동작을 수행한다.
상기한 바와 같은 본 발명에 따른 반도체 메모리장치는 테스트시 노멀동작에서 보다 더 적은 수의 데이터 채널(테스트장비 측면에서 더 적은 수의 데이터 핀)을 사용하여 리드/라이트 동작을 수행하기 때문에, 하나의 테스트 장비로 한번에 더 많은 칩을 테스트하는 것이 가능해지고 이는 테스트시간(test time) 및 테스트비용(test cost)을 줄이게 한다.
테스트모드 신호인 핀 선택신호 CTRL A, CTRL B, CTRL C, CTRL D의 세팅에 대해서 설명하면, 핀 선택신호 CTRL A, CTRL B, CTRL C, CTRL D는 노멀 동작시에는 데이터 핀들이 정상적으로 동작할 수 있도록 항상 인에이블 되어 있어야 한다. 테스트시에 라이트 동작을 수행할 때는 핀 선택신호 CTRL A, CTRL B, CTRL C, CTRL D 중 하나만 인에이블 되어 있으면 된다. 라이트 동작은 모든 데이터 입/출력 그룹(521, 522, 523, 524)이 동시에 행하는 것이고, 하나의 데이터 입/출력 그룹의 핀 선택신호만 인에이블 되어 있어도 모든 데이터 입/출력그룹(521, 522, 523, 524)이 정상적으로 라이트 동작을 수행할 수 있기 때문이다. 테스트시 리드 동작의 수행은 각 데이터 입/출력그룹(521, 522, 523, 524)별로 별도로 행해지는 것이기 때문에 핀 선택신호 CTRL A, CTRL B, CTRL C, CTRL D를 순차적으로 인에이블 시키며 테스트를 수행하면 된다.
이러한 테스트 모드 신호인 핀 선택신호(CTRL)는 잘 알려진 바와 같이, MRS세팅에 의해서 설정하거나, 외부 입력을 통해 생성하는 등 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 상술한 바와 같이 핀 선택신호를 설정하는 것이 가능하므로 이에 대한 더 이상의 상세한 설명은 생략하기로 한다.
참고로 도 5에는 하나의 메모리뱅크(511, 512, 513, 514)를 담당하는 데이터 핀(DQ)들이 하나의 데이터 입/출력그룹(521, 522, 523, 524)을 이루도록 도시되었지만, 이는 하나의 예시일 뿐이며 서로 다른 뱅크의 핀들이 하나의 데이터 입/출럭그룹을 형성할 수도 있다.
도 6은 여러 개의 반도체 메모리장치(x32)가 하나의 테스트장비(x256)에 연결된 것을 도시한 것이다.
본 발명에 의해 x32 반도체 메모리장치라도 테스트시에는 x8로 테스트장비와 연결되는 것이 가능하다. 따라서 256개의 IO를 가지는 테스트장비에 x32 반도체 메모리장치가 32개 연결되는 것이 가능하다. 이는 종래에 비해 4배의 효율을 가진다.
본 발명의 기술 사상은 상기 바람직한 일실시예에 따라 구체적으로 기술되었 으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
상술한 본 발명에 따른 반도체 메모리장치는 데이터 핀은 인에이블 또는 디스에이블 되게 설정하는 것이 가능하기 때문에 테스트시 여러개의 데이터 핀이 병렬로 테스트장비에 연결될 수 있다는 장점이 있다.
따라서 테스트시 필요한 데이터 채널의 갯수가 줄어들고, 하나의 테스트장비로 더 많은 수의 칩을 동시에 테스트할 수 있게 된다. 이는 반도체 메모리장치를 제조하는데 있어서 테스트시간 및 비용을 줄이게 된다는 효과가 있다.

Claims (14)

  1. 삭제
  2. 데이터를 저장하는 다수의 메모리셀을 포함하는 다수의 메모리뱅크;
    상기 데이터를 입/출력하며, 핀 선택신호에 의해 인에이블 또는 디스에이블되는 데이터 핀을 포함하고,
    상기 데이터 핀은, 상기 핀 선택신호가 인에이블 되면 정상적인 데이터 입/출력 동작을 수행하고, 상기 핀 선택신호가 디스에이블되면 상기 데이터 핀에 연결된 터미네이션 저항의 양단중 적어도 한단이 오픈되는 것을 특징으로 하는 반도체 메모리장치.
  3. 제 2항에 있어서,
    상기 반도체 메모리장치는,
    상기 데이터 핀에 연결되며, 상기 터미네이션 저항을 포함하는 입/출력 버퍼를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  4. 제 3항에 있어서,
    상기 입/출력버퍼는,
    온 다이 터미네이션 저항을 구비하는 입력버퍼; 및
    풀업 및 풀다운 터미네이션 저항을 구비하는 출력드라이버를 포함하며,
    상기 핀 선택신호가 디스에이블 되면 상기 입력버퍼 및 출력드라이버는 다른 제어신호에 우선하여 자신의 터미네이션 저항 양단 중 적어도 한단을 오픈시키는 것을 특징으로 하는 반도체 메모리장치.
  5. 삭제
  6. 데이터를 저장하기 위한 다수의 메모리셀을 포함하는 다수의 메모리뱅크; 및
    상기 데이터를 입/출력하는, 각각 다수의 데이터 핀을 포함하는 2 이상의 데이터 입/출력그룹을 포함하며,
    상기 다수의 데이터 핀은 상기 데이터 입/출력그룹 별로 배정된 핀 선택신호에 의해 제어되어 인에이블 또는 디스에이블되는 것을 특징으로 하고,
    상기 다수의 데이터 핀은, 상기 핀 선택신호가 인에이블되면 정상적인 데이터 입/출력 동작을 수행하고, 상기 핀 선택신호가 디스에이블되면 상기 데이터 핀에 연결된 터미네이션 저항의 양단 중 적어도 한단이 오픈되는 것을 특징으로 하는 반도체 메모리장치.
  7. 제 6항에 있어서,
    상기 반도체 메모리장치는,
    상기 다수의 데이터 핀 각각에 연결되며, 각각 상기 터미네이션 저항을 포함하는 입/출력 버퍼를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  8. 제 7항에 있어서,
    상기 입/출력버퍼 각각은,
    온 다이 터미네이션 저항을 구비하는 입력버퍼; 및
    풀업 및 풀다운 터미네이션 저항을 구비하는 출력드라이버를 포함하며,
    상기 핀 선택신호가 디스에이블 되면 상기 입력버퍼 및 출력드라이버는 다른 제어신호에 우선하여 자신의 터미네이션 저항의 양단 중 적어도 한단을 오픈시키는 것을 특징으로 하는 반도체 메모리장치.
  9. 각각 다수의 데이터 핀을 포함하는 2 이상의 데이터 입/출력그룹을 포함하며,
    테스트시 상기 2 이상의 데이터 입/출력그룹은 서로 다른 그룹끼리 테스트장비에 병렬로 연결되며,
    라이트 동작시에는 모든 데이터 입/출력그룹이 동시에 병렬로 데이터를 입력받고, 리드시에는 하나의 데이터 입/출력그룹씩 데이터를 출력하는 반도체 메모리장치.
  10. 제 9항에 있어서,
    상기 반도체 메모리장치는,
    테스트시 라이트 동작을 수행할 때는 하나의 데이터 입/출력그룹의 다수의 데이터 핀 각각에 구비된 온 다이 터미네이션 저항만이 온 되는(터미네이션 동작이 활성화되는) 것을 특징으로 하는 반도체 메모리장치.
  11. 제 10항에 있어서,
    상기 반도체 메모리장치는,
    테스트시 리드 동작을 수행할 때는 하나의 데이터 입/출력그룹의 다수의 데이터 핀 각각에 구비된 출력드라이버만 인에이블 되고, 나머지 데이터 입/출력그룹의 다수의 데이터 핀 각각에 구비된 출력드라이버의 풀업 및 풀다운 터미네이션 저항의 양단 중 적어도 한단이 오픈되는 것을 특징으로 하는 반도체 메모리장치.
  12. 제 11항에 있어서,
    상기 온 다이 터미네이션 저항, 상기 풀업 및 풀다운 터미네이션 저항의 온(터미네이션 동작 활성화)/오프(터미네이션 동작 비활성화)는,
    각각의 데이터 입/출력그룹마다 배정된 핀 선택신호에 의해 제어되는 것을 특징으로 하는 반도체 메모리장치.
  13. 제 12항에 있어서,
    상기 온 다이 터미네이션 저항, 상기 풀업 및 풀다운 터미네이션 저항은,
    상기 핀 선택신호가 디스에이블 되면 다른 제어신호에 우선하여 저항 양단 중 적어도 한단이 오픈되는 것을 특징으로 하는 반도체 메모리장치.
  14. 제 9항에 있어서,
    하나의 데이터 입/출력그룹은,
    하나의 메모리뱅크의 데이터 입/출력을 담당하도록 배정되는 것을 특징으로 하는 반도체 메모리장치.
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