CN1842875A - 半导体存储器件和用于运行半导体存储器件的方法 - Google Patents

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Abstract

本发明涉及一种半导体存储器件(1)，以及涉及一种用于运行半导体存储器件(1)的方法，所述半导体存储器件具有多个存储单元阵列(3a、3b、3c、3d)，所述存储单元阵列分别具有多个存储单元子阵列(8a、8b、8c、8d)，其中所述方法包括以下步骤：如果应存取一个或者多个包含在第一存储单元子阵列(8a)或者第一批存储单元中的存储单元，那么激活(ACT)第一存储单元子阵列(8a)或者第一存储单元子阵列(8a)的包含在第一批存储单元中的存储单元，尤其激活位于第一存储单元子阵列(8a)的同一行或列中的存储单元；存取(RD)一个或者多个相应的存储单元；其特征在于，所述方法另外包括以下步骤：如果应该对一个或者多个其他存储单元进行存取，而所述其他存储单元被包含在与第一存储单元子阵列(8a)属于相同存储单元阵列(3a、3b、3c、3d)的第二存储单元子阵列(8c)中，则使第一存储单元子阵列(8a)或者第一存储单元子阵列(8a)的包含在第一批存储单元中的存储单元保持在激活状态。

Description

半导体存储器件和用于运行半导体存储器件的方法
本发明涉及一种按照权利要求1的前序部分所述的用于运行半导体存储器件的方法，以及涉及一种按照权利要求7的前序部分所述的半导体存储器件。
在半导体存储器件中，在所谓的功能存储器件(例如PLA、PAL等)和所谓的表存储器件(例如ROM器件(ROM＝只读存储器或者定值存储器)和RAM器件(RAM＝随机存取存储器或者读写存储器))之间来进行区分。
RAM器件是一种存储器，其中在预给定地址之后存储数据，并且以后可以在该地址下再次读取数据。
相应的地址可以经由所谓的地址端口或者地址输入引脚被输入到RAM器件中；为了输入和输出数据，设置有多个(例如16个)所谓的数据端口或者数据输入/输出引脚(I/O或者输入/输出)。通过将相应的信号(例如读/写信号)施加到写/读选择端口或者引脚可以选择：是应该(瞬时)存储数据还是应该读取数据。
因为应该在RAM器件中安置尽可能多的存储单元，所以人们努力尽可能简单地实现这些存储单元。在所谓的SRAM(SRAM＝静态随机存取存储器)中，单个存储单元例如由几个(例如六个)晶体管组成，而在所谓的DRAM(DRAM＝动态随机存取存储器)中，单个存储单元通常只由相应被控制的唯一一个电容器组成，利用该电容器的电容，一个位分别可以被存储为电荷。当然，该电荷只维持短时间；因此，通常必须例如大约每隔64ms执行一次所谓的“更新”。
出于技术原因，在存储器、尤其是DRAM器件中，单个存储单元(以大量行和列彼此相邻)被布置成矩形矩阵或者矩形阵列。
为了获得相应高的总存储容量，和/或为了达到尽可能高的数据读或写速度，代替唯一的阵列，在单个RAM器件或者芯片(“多库芯片”)中设置了多个(例如四个)基本上为矩形的单阵列(所谓的“存储库”)。
为了执行写或读存取，必须运行某一确定的指令序列：
首先，例如尤其分配给特定单阵列(“存储库”)的(并且通过行地址定义的)相应字线借助于字线激活指令(激活指令(ACT))被激活。
随后，借助于相应的读或写指令(读(RD)或写(WT)指令)使得相应地输出(或输入)通过相应的列地址正确指定的相应数据。
然后，相应的字线借助于字线去活指令(例如预充电指令(PRE指令))再次被去活，并且相应的阵列(“存储库”)被准备给下一字线激活指令(激活指令(ACT))。
为了保证DRAM器件的无错误工作，必须遵守特定的时间条件。
例如特定的时间间隔tRCD必须位于字线激活指令(ACT指令)和相应的读(或写)指令(RD或(WT)指令)之间(所谓的RAS-CAS延迟)。例如从读出放大器(“senseamplifier”)为了放大由通过字线被询问的存储单元提供的数据所需要的时间得出RAS-CAS延迟。
相应地，在紧接读(或写)指令(RD(或WT)指令)的字线去活指令(PRE指令)和后面的字线激活指令(ACT指令)之间必须遵守相应的时间间隔tRP(所谓的“行预充电时间”延迟)。
通过上述在单个DRAM器件中设置多个彼此独立的阵列(“存储库”)(针对所述阵列由相应的存储器件控制装置(“存储器控制器”)分别彼此独立地产生相应的字线激活指令和字线去活指令等)，可以减小总共为该器件所产生的在写或读数据时出现的延迟时间，并且因此提高DRAM器件的效率(例如这是因为在多个不同的阵列(“存储库”)时可以同时或者时间重叠地执行相应的写或读存取)。
为了进一步提高相应的DRAM器件的效率，在输出相应的字线激活指令(ACT指令)和相应的读(或写)指令(RD(或WT)指令)之后，可以由相应的存储器件控制装置(“存储器控制器”)首先将相应的字线保持在激活状态(也即相应的字线去活指令(PRE指令)首先被抑制)。
于是，如果随后在相应的阵列(“存储库”)中存取一个或者多个存储单元(从统计学观点看这种情况比较常见)，而该存储单元与上一次被存取的那个(那些)存储单元被分配给相同的字线或行，那么可以不用输出另一字线激活指令(ACT指令)。
取而代之，相应的读(或写)指令(RD(或WT)指令)可以被存储器件控制装置(“存储器控制器”)输出给相应的阵列(“存储库”)(并且因此能够实现：在没有相应的RAS-CAS延迟tRCD出现的情况下，立即读出(或者输入)相应的数据)。
只有当随后应该在相应的阵列(“存储库”)中存取一个或者多个存储单元(从统计学观点看这种情况比较不常见)时，而该存储单元与上一次存取的那个(那些)存储单元被分配给不同的字线或行，那么通过输出相应的字线去活指令(PRE指令)来去活上次所使用的相应字线，并且然后激活新的字线(通过输出相应的另一字线激活指令(ACT指令))。
本发明的任务在于，提供一种用于运行半导体存储器件的新型方法，以及提供一种新型的半导体存储器件。
本发明通过权利要求1和7的主题来实现该目标和其他目标。
本发明有利的扩展方案在从属权利要求中给出。
下面，根据实施例和附图进一步描述本发明。在附图中：
图1示出按照本发明实施例的具有多个阵列和一个存储器件控制装置的半导体存储器件的结构示意图；
图2示出在图1中所示的半导体存储器件的阵列片段的结构示意详图；
图3示出在图2中所示的阵列片段的部分片段的结构示意详图；和
图4示出在控制图1、2和3中所示的阵列/子阵列时所使用的信号的示意性时序图。
在图1中示出了按照本发明实施例的半导体存储器件1或者半导体存储芯片、以及中央存储器件控制装置5的结构示意图。
半导体存储器件1例如可以涉及基于CMOS技术的表存储器件，例如RAM存储器件(RAM＝随机存取存储器或者读写存储器)、尤其是DRAM存储器件(DRAM＝动态随机存取存储器或者动态读写存储器)。
在半导体存储器件1中，在例如通过存储器件控制装置5输入相应的地址之后，数据被存储在各个地址下，并且以后在该地址下再次被读出。
可以以多个、例如两个连续步骤输入地址(例如首先是行地址和可能的列地址的一部分(和/或可能的其他地址部分或者它们的一部分(见下))，然后是列地址(或者列地址的剩余部分、和/或-只有现在-上述其他地址部分(或者它们的剩余部分)(见下))，等等)。
通过例如由存储器件控制装置5施加相应的控制信号(例如读/写信号)可以分别选择，是应该存储数据还是读出数据。
如下面将更详细描述的那样，被输入到半导体存储器件1中的数据在那里被存储在相应的存储单元中，并且以后再次从相应的存储单元中被读出。
每个存储单元例如由几个元件、尤其只由一个相应被控制的唯一一个电容器组成，利用该电容器的电容，每个位分别可以被存储为电荷。
从图1中得知，特定数量的存储单元(分别以多行和列彼此相邻)分别以矩形或者正方形阵列(“存储库”)3a、3b、3c、3d平铺地被布置，使得在阵列3a、3b、3c、3d中根据所包含的存储单元的数量例如可以分别存储32MBit、64MBit、128MBit、256MBit等。
在图1中另外示出，半导体存储器件1具有多个(例如四个)存储单元阵列3a、3b、3c、3d(这里：存储库0-3)，其中所述存储单元阵列基本上相同地被构建、在器件表面上均匀地被分配并且通过上述存储器件控制装置5基本上彼此独立地被控制，因此，针对半导体存储器件1相应地得出例如128MBit、256MBit、512Mbit、或者1024MBit(或1Gbit)的总存储容量。
通过设置多个基本上独立的阵列3a、3b、3c、3d可以实现：在多个不同阵列3a、3b、3c、3d中能够同时或者时间重叠地执行相应的写或读存取。
上述(被输入到半导体存储器件1或者存储器件控制装置5中的)地址包含相应数量(这里例如是两个)的位(“阵列选择位”或者“库地址位”)作为上述其他地址部分的一部分，所述位用于在存储或者读出数据时对分别期望的阵列3a、3b、3c、3d进行询问。
如下面将进一步描述的和例如在图2中所示的那样，每个阵列3a、3b、3c、3d包含特定数量的(例如在10和100之间、尤其在20和70之间，例如在30和40之间，例如32个)子阵列8a、8b、8c、8d(“子库”8a、8b、8c、8d)。
子阵列8a、8b、8c、8d分别被基本相同地构建，基本上被设计为矩形，并且分别具有特定数量的分别以多行和列彼此相邻的存储单元。
在每两个子阵列8a、8b、8c、8d(和在子阵列8a和与之相邻的(这里同样基本上是矩形的)解码器/数据放大器区11之间)分别具有这里同样分别基本上为矩形的读出放大器区10a、10b、10c、10d。
在每个读出放大器区10a、10b、10c、10d中，分别布置有多个读出放大器，其中相应的读出放大器(或者更确切地说：在分别位于两个不同子阵列8a、8b、8c、8d之间的读出放大器区10b、10c中所布置的读出放大器)分别被分配给两个不同的子阵列8a、8b、8c、8d(也即分别直接与相应的读出放大器区10b、10c相邻的子阵列8a、8b或者8c、8d等)。
不同于传统半导体存储器件，上述(被输入到半导体存储器件1或者存储器件控制装置5中的)地址包含相应数量的(这里例如四个)位RA<0：4>(“子阵列选择位”或者“子库地址位”)作为所述其他地址部分的其他部分，所述位用于在存储或者读出数据时在通过“阵列选择位”或者“库地址位”指定的阵列3a、3b、3c、3d之内对分别期望的子阵列8a、8b、8c、8d或者分别期望的子库8a、8b、8c、8d进行询问。
如下面将进一步描述的那样(只要保证相应的子阵列8a、8b、8c、8d不彼此相邻，也即不与相同的读出放大器区10b、10c相邻(如上所述，其读出放大器分别被分配给与相应的读出放大器区10b、10c相邻的两个子阵列8a、8b、8c、8d，也即在特定时刻分别只能从两个相邻的子阵列8a、8b、8c、8d中的各一个读出数据))，通过设置多个基本上独立的子阵列8a、8b、8c、8d可以实现：能够在多个不同子阵列8a、8b、8c、8d中同时或者时间重叠地执行相应的写或读存取。
从图1和2得知，每个阵列具有一个被单独分配给各个阵列3a、3b、3c、3d的这里同样基本上是矩形的阵列控制装置6a、6b、6c、6d(BC或者“库控制器”)，该阵列控制装置与上述解码器/数据放大器区11以及下面还将进一步描述的子阵列控制区7a、7b、7c、7d(SBC或者“子库控制器”)相邻地被布置在各个阵列3a、3b、3c、3d的角区。
根据图2，子阵列控制区7a、7b、7c、7d与阵列3a、3b、3c、3d的上述子阵列8a、8b、8c、8d以及读出放大器区10a、10b、10c、10d相邻地被布置，并且基本上是矩形的，该子阵列控制区具有大量(这里：例如在10和100之间、尤其在20和70之间，例如在30和40之间、例如32个)子阵列控制装置9a、9b、9c、9d，所述子阵列控制装置分别被单独地分配给阵列3a、3b、3c、3d的上述子阵列8a、8b、8c、8d中的特定一个(以及各自与相应的子阵列8a、8b、8c、8d相邻的且被分配给该子阵列的两个读出放大器区10a、10b、10c、10d)。
每个子阵列控制装置9a、9b、9c、9d基本上相同地被构建，基本上被设计为矩形，并且与各个子阵列8a、8b、8c、8d以及分别被分配给该子阵列的两个读出放大器区10a、10b、10c、10d相邻地被布置，其中所述子阵列分别被单独地分配给各个子阵列控制装置9a、9b、9c、9d。
从图2得出，大量字线12分别(从相应的子阵列控制装置9a、9b、9c、9d开始)在每个子阵列8a、8b、8c、8d内延伸(为了清楚，在图2中仅仅示出了唯一的字线、也即字线WL)。每个子阵列8a、8b、8c、8d所预设的字线12的数量例如可以对应于各个子阵列8a、8b、8c、8d中的存储单元行的数量(或者例如在同时读出/存储各个多个(例如2、4、或者8)位时例如对应于其一小部分(例如一半、四分之一或者八分之一))。
单个字线12以等距彼此并行地被布置(并且与各个子阵列8a、8b、8c、8d的外部边缘平行地延伸)。
如从图2中进一步得知，大量数据线13a、13b(线路MDQ<0：A-1>，其中例如A＝64)从相应阵列3a的相应解码器/数据放大器区11开始垂直于字线12延伸，并且横穿各个阵列3a的相应子阵列8a、8b、8c、8d(以及相应的例如位于其之间的读出放大器区10a、10b、10c)。为了清楚，在图2中仅仅示出了单个MDQ线、也即MDQ线13a。
MDQ线13a、13b等可以根据各个地址来对包含在相应阵列3a中的子阵列8a、8b、8c、8d中的任何一个进行询问。
单个MDQ线13a、13b以等距彼此并行地被布置。
根据图3，大量其他数据线14、15(LDQ线14、15)分别在相应阵列3a的每个读出放大器区10a、10b内延伸，其并行于与读出放大器区10a、10b相邻的子阵列8a中的字线12并且横穿上述MDQ线13a、13b。(为了清楚，在图3中仅仅示出了两个这种线路14、15。)
每个读出放大器区10a、10b所预设的LDQ线14、15的数量(例如在读出放大器区10a中所预设的其他数据线LDQa(线路15等)、以及在读出放大器区10b中预设的其他数据线LDQb(线路14等)等等)可以典型地相当小(例如是2或者4)。
LDQ线14、15的单(部分)线段的长度基本上可能是各个读出放大器区10a、10b的某一小部分，例如大约为各个读出放大器区长度的1/M(例如1/16或者1/32)。
特定读出放大器区10a、10b的单个LDQ线14、15以等距彼此并行地被布置。
从图3中进一步得知，处于特定读出放大器区10a、10b中的所有LDQ线14、15经由相应的开关16a、16b(MDQ开关16a、16b)(此处是通过经相应控制线17a、17b可控的晶体管16a、16b)被连接到分配给相应的读出放大器区10a、10b(或者相应的子阵列8a)的MDQ线13a、13b。
根据相应的开关16a、16b是闭合还是打开(或者这里是：用作开关的相应晶体管16a、16b-根据施加在相应的控制线17a、17b上的控制信号的状态-是处于导通状态还是截止状态)，相应的LDQ线14、15与分配给它们的MDQ线13a、13b导通连接或者与之在电气上隔开。
从图2中得知，大量数据线或者列选择线18(CSL(列选择)线18)从各个阵列3a的相应解码器/数据放大器区11开始延伸，横穿过各个阵列3a的所有子阵列8a、8b、8c、8d(和位于中间的相应读出放大器区10a、10b、10c)。(为了清楚，在图2中仅仅示出了唯一的CSL线，也即CSL线18。)
CSL线18与MDQ线13a、13b并行地并且与字线12及LDQ线14、15垂直地延伸。单个CSL线18以等距(并且基本上在各个子阵列8a、8b、8c、8d或者读出放大器区10a、10b、10c的所有区域上延伸)彼此并行地被布置。
CSL线18的数量B例如可以对应于各个阵列3a或者子阵列8a、8b、8c、8d中的存储单元列的数量(或者例如在同时读出/存储相应多个(例如2、4、或者8)位时对应于其一小部分(例如一半、四分之一、或者八分之一))。
在本实施例中，可以设置例如B＝2048条CSL线18。
如在图1中示例性所示，中央存储器件控制装置5(“存储器控制器”)被构成为经由外部引脚与DRAM半导体存储器件1通信的独立半导体器件。
可替换地，存储器件控制装置5例如也可以被布置在同一芯片1上，如上述存储单元阵列3a、3b、3c、3d(存储库0-3)。
在这里所示的实施例中，为了执行写或读存取，运行某一确定的特殊指令序列：
更确切地说，如也在图4中所示的那样，首先，借助于字线或者子阵列激活指令(激活指令(ACT))激活相应的字线12或者存储单元的行，或者可代替地激活通过“子阵列选择位”或者“子库地址位”所定义的子阵列8a、8b、8c、8d的所有字线，其中所述的字线或者存储单元的行被分配给特定阵列3a、3b、3c、3d的通过上述地址(尤其上述“子阵列选择位”或者“子库地址位”)所确定的特定子阵列8a、8b、8c、8d，并且也通过上述地址、尤其通过各个行地址来定义，所述阵列3a、3b、3c、3d也通过上述地址(尤其是上述“阵列选择位”或者“库地址位”)来确定。
这例如通过以下方式来实现，即如图1中所示的那样，由存储器件控制装置5经由分配给分别待询问的阵列3a、3b、3c、3d(或者其阵列控制装置6a、6b、6c、6d)的控制线4a、4b、4c、4d(或者可选地例如向半导体存储器件1的所有阵列3a、3b、3c、3d(或者阵列控制装置6a、6b、6c、6d))发送相应的字线或者子阵列激活指令信号(ACT信号)(并且例如同时发送上述地址)。
地址(尤其行地址、和/或列地址、和/或“阵列选择位”或“库地址位”、和/或“子阵列选择位”或“子库地址位”)被缓存在位于各个阵列3a、3b、3c、3d中或者附近的被分配给该阵列的本地存储器中，和/或(尤其行地址)被缓存在位于子阵列9a、9b、9c、9d中或者附近的被分配给该子阵列的另一存储装置中(如从下面的实施例中得知，可以不用或者不必在例如位于存储器件控制装置5中或者附近的分配给该存储器件控制装置的中央存储装置中缓存地址、尤其行地址)。
在本实施例中，通过如上所述使用与传统所使用的地址相比扩展有上述“子阵列选择位”或“子库地址位”的地址，能够通过在每个阵列3a、3b、3c、3d中发出多个相应的(相继的)字线或子阵列激活指令信号(ACT信号)，(尤其例如在时钟信号CLK的连续时钟时例如相继地)将位于同一阵列3a、3b、3c、3d的不同子阵列8a、8b、8c、8d中的多条字线或者同一阵列3a、3b、3c、3d的多个不同子阵列8a、8b、8c、8d置为激活状态，并且并行地保持在激活状态(因此在同一阵列3a、3b、3c、3d中，多个(例如多于2、4、8或者10个)子阵列8a、8b、8c、8d或相应的字线同时处于激活状态)。
如上所述，大量读出放大器分别被布置在各个阵列3a、3b、3c、3d的每个读出放大器区10a、10b、10c、10d中，其中相应的读出放大器(或者更确切地说：在分别位于两个不同子阵列8a、8b、8c、8d之间的读出放大器区10b、10c中所布置的读出放大器)分别被分配给两个不同的子阵列8a、8b、8c、8d(也即分别直接与相应的读出放大器区10b、10c相邻的子阵列8a、8b或者8c、8d等)。
因此，必须例如通过存储器件控制装置5保证：以下字线12不或者没有被并行或者同时地激活，即所述字线被分配给两个不同的、但与同一读出放大器区10b、10c相邻的子阵列8a、8b，或者说被分配给并行或者同时地与同一读出放大器区10n、10c相邻的子阵列8a、8b(而是分别只有最多每第二个阵列8a、8c(这里例如最多16个子阵列8a、8c)中的字线或者最多每第二个阵列8a、8c地被激活。)
响应于上述字线或者子阵列激活指令信号(ACT信号)的接收，分别单独为每个阵列3a、3b、3c、3d所设置的、接收各个ACT指令信号的子阵列控制装置6a、6b、6c、6d(或者可代替地由相应的子阵列控制装置9a、9b、9c、9d)使得从各个放大器区10a、10b的分配给相应字线的读出放大器读出在存储单元中所存储的数据值(字线的“激活状态”)，其中所述存储单元被布置在通过上述“子阵列选择位”或“子库地址位”定义的子阵列8a、8b的通过相应的行地址定义的各个行中，或者可选地读出所有被存储在通过上述“子阵列选择位”或“子库地址位”定义的子阵列8a、8b的所有存储单元中的数据值(子阵列8a、8b的“激活状态”)。
如下面将进一步描述的那样，该字线或者该子阵列被保持在激活状态，直到需要执行对另一子阵列8a、8b的另一字线的存取(或对另一子阵列8a、8b的存取)为止，所述另一子阵列和上述被激活的字线的子阵列8a、8b(或者被激活的子阵列8a、8b)与相同的读出放大器区10b、10c相邻。
换句话说，如果以后需要执行对相同的字线、或者对被布置在相同的子阵列8a、8b中的字线、或者对一条字线的存取，而所述一条字线虽然被布置在与被激活的字线或者被激活的子阵列8a、8b相同的阵列3a、3b、3c、3d中，但是被布置在不和被激活的子阵列8a、8b(或者上述被激活的字线的子阵列8a、8b)与相同的读出放大器区10b、10c相邻的一个子阵列8a、8b中，或者如果应该对其他阵列3a、3b、3c、3d的字线进行存取，则可将字线或者子阵列8a、8b保持在上述激活状态中。
只要字线或者子阵列8a、8b被保持在激活状态中，则半导体存储器件1的存储器件控制装置5还不发送相应的字线或者子阵列去活指令信号(预充电或者PRE指令信号)，其中所述字线或者子阵列去活指令信号利用相应的地址表征待去活的字线或者待去活的子阵列。
从图4中得知，例如在直接紧跟时钟CLK1(或者正时钟沿21)(在该时钟或者该正时钟沿时上述字线或子阵列激活指令信号(ACT信号)已经被发送(或处于稳态))的时钟CLK2中，由存储器件控制装置5经由分配给分别待询问的阵列3a、3b、3c、3d(或者其阵列控制装置6a、6b、6c、6d)的控制线(或者可选地例如半导体存储器件1的所有阵列3a、3b、3c、3d(或阵列控制装置6a、6b、6c、6d))发送相应的读或写指令信号(读(RD)或写(WT)指令信号)(所述读或写指令信号在直接紧跟时钟沿21的时钟沿22处稳定地施加在相应的控制线上)(这里例如是对子阵列8a询问的“RD8a”信号)。
上述“子阵列选择位”和/或列地址可以与读或写指令信号(读(RD)或写(WT)指令信号)一起由存储器件控制装置5(或者可代替地由阵列控制装置或者子阵列控制装置6a、9a、9b、9c、9d)发送(或从上述存储装置中读出)。
响应于上述读或写指令信号(读(RD)或写(WT)指令信号)的接收，由单独为每个阵列3a、3b、3c、3d所设置的、接收各个RD(或WT)指令信号的各个阵列控制装置6a、6b、6c、6d(或者可代替地由相应的子阵列控制装置9a、9b、9c、9d)使得：通过“子阵列选择位”或“子库地址位”定义的读出放大器区10a(或者分配给通过“子阵列选择位”或“子库地址位”定义的子阵列8a的读出放大器区10a)的通过列地址定义的一个或者多个MDQ开关16a(或者替代地：所有MDQ开关16a)被闭合或者置为导通状态，也即被激活(例如通过在一个或者多个相应的控制线17a上施加相应的控制信号)。
由此，相应的一条或者多条LDQ线15与一条或者多条所分配的MDQ线13a、13b导通连接(即被激活)。
通过相对及早地激活一个或者多个相应的MDQ开关16a来保证，即使在相对大的信号延迟时间时，一个或者多个相应的MDQ开关也16a及时地、也即最迟在下一时钟CLK3时(或者在下一正时钟沿23时)处于上述闭合或者导通状态(例如也参见在图4中所示的MDQ开关16a的(第一)状态切换31)。
如果(从以前的周期看)在相应的阵列3a、3b、3c、3d中还应有一个或者多个(不同于一个或多个上述被新激活的MDQ开关16a的)MDQ开关是被激活的，则其随着激活一个或者多个上述MDQ开关16a同时被去活，也即被置为断开或者截止状态(例如再次通过相应的阵列控制装置6a、6b、6c、6d(或者可选地通过相应的子阵列控制装置9a、9b、9c、9d)的控制，例如通过在相应的与待去活的MDQ开关连接的控制线上施加相应的控制信号)。
其次，在直接紧跟时钟CLK2(或者正时钟沿22)(在该时钟或者该正时钟沿时上述读或写指令信号(读(RD)或写(WT)指令信号)已经被发送(或处于稳态))的时钟CLK3中，由相应的阵列控制装置6a、6b、6c、6d(或者可代替地由相应的子阵列控制装置9a、9b、9c、9d)使得：在一条或者多条通过相应的列地址正确指定的相应CSL线18上输出相应的控制信号(例如参见在图4中所示的相应信号的状态切换41)，所述控制信号导致由此并且可能通过在相应的本地存储装置中缓存的行地址被定址的一个或者多个读出放大器相应地输出先前读出的相应数据(或者相应的数据被读入相应的一个或者多个存储单元中)。
由一个或者多个读出放大器输出的数据被输入给一条或者多条相应的LDQ线15，并且经由一个或者多个相应的(如上所述闭合的)MDQ开关16a和相应的一条或者多条MDQ线被转交给上述的解码器/数据放大器区11。在那里，数据(或者相应的数据信号)可能被继续放大，并且然后在半导体存储器件1的一个或者多个相应的数据引脚上被输出。
如果以后例如应该存取借助于相应的ACT信号(和如上述相应地)已经被激活的其他子阵列(例如子阵列8c)，则如从图4中得知的那样，直接(这里在时钟CLK4时)由存储器件控制装置5经由分配给分别待询问的阵列3a、3b、3c、3d(或其阵列控制装置6a、6b、6c、6d)的控制线(或者可代替地例如向半导体存储器件1的所有阵列3a、3b、3c、3d(或者阵列控制装置6a、6b、6c、6d))发送相应的读或写指令信号(读(RD)或写(WT)指令信号)，所述读或写指令信号在相应的时钟沿24时稳定地施加在相应的控制线上(这里例如为询问子阵列8c的“RD8c”信号)。
相应的地址、尤其相应的“阵列选择位”和“子阵列选择位”、行地址和列地址等可以与读或写指令信号(读(RD)或写(WT)指令信号)一起由存储器件控制装置5来发送。
响应于上述读或写指令信号(读(RD)或写(WT)指令信号)的接收，由单独为每个阵列3a、3b、3c、3d所设置的、接收各个RD(或WT)指令信号的各个阵列控制装置6a、6b、6c、6d(或者可代替地由相应的子阵列控制装置9a、9b、9c、9d)使得：通过“子阵列选择位”或“子库地址位”定义的读出放大器区10c(或者分配给通过“子阵列选择位”或“子库地址位”定义的子阵列8a的读出放大器区10c)的通过列地址定义的一个或者多个MDQ开关16a(或者替代地：所有MDQ开关16a)被闭合或者置为导通状态，也即被激活(例如通过在一个或者多个相应的控制线上施加相应的控制信号)。
由此，相应的一条或者多条LDQ线15与一条或者多条所分配的MDQ线13a、13b导通连接(即被激活)(例如也参见图4中所示的相应的MDQ开关的状态切换33)。
如果(从以前的周期看)在相应的阵列3a、3b、3c、3d中还应有一个或者多个(不同于一个或多个上述被新激活的MDQ开关的)MDQ开关是被激活的(这里例如一个或者多个开关16a)，则其随着激活一个或者多个上述MDQ开关同时被去活，也即被置为断开或者截止状态(例如再次通过相应的阵列控制装置6a、6b、6c、6d(或者可选地通过相应的子阵列控制装置9a、9b、9c、9d)的控制，例如通过在相应的与待去活的MDQ开关16a连接的控制线17a上施加相应的控制信号)。例如也参见图4中所示的相应的MDQ开关16a的(第二)状态切换32。
其次，在直接紧跟时钟CLK4(或者正时钟沿24)(在该时钟或者该正时钟沿时上述读或写指令信号(读(RD)或写(WT)指令信号)已经被发送(或处于稳态))的时钟CLK5中，由相应的阵列控制装置6a、6b、6c、6d(或者可代替地由相应的子阵列控制装置9a、9b、9c、9d)使得：在一条或者多条通过被存储在上述存储装置中的相应的列地址正确指定的相应CSL线18上输出相应的控制信号(例如参见在图4中所示的相应信号的状态切换51)，所述控制信号导致由此并且可能通过在相应的本地存储装置中缓存的行地址被定址的一个或者多个读出放大器相应地输出先前读出的相应数据(或者相应的数据被读入相应的一个或者多个存储单元中)。
由一个或者多个相应的读出放大器输出的数据被输入给一条或者多条相应的LDQ线15，并且经由一个或者多个相应的(如上所述闭合的)MDQ开关和相应的一条或者多条MDQ线被转交给上述的解码器/数据放大器区11。在那里，数据(或者相应的数据信号)可能被继续放大，并且然后在半导体存储器件1的一个或者多个相应的数据引脚上被输出。
如果在此期间在具有上次已经被存取的子阵列8c的相同阵列3a中还没有存取另一子阵列，而在该情况下再次需要存取那个上次已经被存取的子阵列8c，则(如从图4中得知)直接(这里在时钟CLK7时)从存储器件控制装置5经由分配给分别待询问的阵列3a、3b、3c、3d(或者其阵列控制装置6a、6b、6c、6d)的控制线(或者可代替地例如向半导体存储器件1的所有阵列3a、3b、3c、3d(或者阵列控制装置6a、6b、6c、6d))发送相应的读或写指令信号(读(RD)或写(WT)指令信号)，所述读或写指令信号在相应的时钟沿25时稳定地施加在相应的控制线上(这里例如是再次询问(上次已经被询问的)子阵列8c的“RD8c”信号)。
相应的地址、尤其相应的“阵列选择位”和“子阵列选择位”、行地址和列地址等可以与读或写指令信号(读(RD)或写(WT)指令信号)一起由存储器件控制装置5来发送。
因为从上次存取以来，通过“子阵列选择位”或“子库地址位”定义的读出放大器区10c(或分配给通过“子阵列选择位”或“子库地址位”定义的子阵列8c的读出放大器区10c)的一个或者多个通过列地址定义的MDQ开关(或可代替地所有MDQ开关)已经被置为闭合或者导通状态、也即被激活，所以可以直接(也即仍在相同的时钟CLK7时，在该时钟时相应的读或写指令信号(这里是信号RD8c′)已经被发送)由相应的阵列控制装置6a、6b、6c、6d(或可代替地由相应的子阵列控制装置9a、9b、9c、9d)使得：在一条或者多条通过相应的列地址正确指定的相应CSL线18上输出相应的控制信号(例如参见图4中所示的相应信号的状态切换52)，所述控制信号导致一个或多个由此且被行地址定址的读出放大器相应地输出事先已被读出的相应数据(或者相应的数据被读入到一个或者多个相应的存储单元中)。
可选地，根据类似地如上参考RD8a信号和RD8c信号所述，响应于相应的读(RD)或写(WT)指令信号(这里是RD8c′信号)所输出的控制信号只有在一个时钟之后(这里在时钟CLK8)才被输出(例如参见图4中所示的这里虚线表示的相应信号的状态切换53)。如上所述，这导致一个或者多个由此被定址的读出放大器相应地在一个时钟之后输出以前被读出的相应数据(或者相应的数据在一个时钟之后被读入到一个或者多个相应的存储单元中)。
由一个或者多个相应的读出放大器输出的数据被输入给一条或者多条相应的LDQ线15，并且经由一个或者多个相应的(如上所述闭合的)MDQ开关和相应的一条或者多条MDQ线被转交给上述的解码器/数据放大器区11。在那里，数据(或者相应的数据信号)可能被继续放大，并且然后在半导体存储器件1的一个或者多个相应的数据引脚上被输出。
只有当需要对子阵列8a、8b的字线或者对子阵列8a、8b进行存取，而所述子阵列和已经被激活的子阵列8a、8b(或者已经被激活的字线的子阵列8a、8b)与相同的放大器区10b、10c相邻时，才必须在相应地存取相应的(还未被激活的)字线或者相应的(还未被激活的)子阵列之前去活相应的已经被激活的子阵列8a、8b。
如在图1中所示，这例如通过从存储器件控制装置5经由分配给分别待询问的阵列3a、3b、3c、3d(或者其阵列控制装置6a、6b、6c、6d)的控制线4a、4b、4c、4d(或者可代替地例如向半导体存储器件1的所有阵列3a、3b、3c、3d(或阵列控制装置6a、6b、6c、6d))发送相应的字线或子阵列去活指令信号(PRE或者预充电信号)，并且例如同时发送相应的地址、尤其是指定待去活的子阵列8a、8b的“子阵列选择位”或“子库地址位”(和指定相应的阵列3a、3b的“阵列选择位”和“库地址位”(或者可能还有指定待去活的字线的行地址等。))。
响应于相应的字线或子阵列去活指令信号(PRE信号)的接收，由相应的阵列控制装置6a、6b、6c、6d(或可代替地由相应的子阵列控制装置9a、9b、9c、9d)使得去活相应的字线(或相应的子阵列8a、8b)，由此使子阵列8a、8b的相应字线或者和目前被去活的子阵列8a、8b与相同读出放大器区10b、10c相邻的子阵列8a、8b对接下来在下一时钟中的对相应子阵列8a、8b进行定址的字线或子阵列激活指令(激活指令ACT)作好准备。

Claims (10)

1.用于运行半导体存储器件(1)的方法，所述半导体存储器件具有多个存储单元阵列(3a、3b、3c、3d)，所述存储单元阵列分别具有多个存储单元子阵列(8a、8b、8c、8d)，其中所述方法具有以下步骤：
-如果应存取一个或者多个包含在第一存储单元子阵列(8a)或者第一批存储单元中的存储单元，那么激活(ACT)第一存储单元子阵列(8a)或者第一存储单元子阵列(8a)的包含在第一批存储单元中的存储单元，尤其激活位于第一存储单元子阵列(8a)的同一行或列中的存储单元；
-存取(RD)一个或者多个相应的存储单元；
其特征在于，所述方法另外包括以下步骤：
-如果应该对一个或者多个其他存储单元进行存取，而所述其他存储单元被包含在与第一存储单元子阵列(8a)属于相同存储单元阵列(3a、3b、3c、3d)的第二存储单元子阵列(8c)中，则使第一存储单元子阵列(8a)或者第一存储单元子阵列(8a)的包含在第一批存储单元中的存储单元保持在激活状态。
2.按照权利要求1所述的方法，其中如果应该对一个或者多个其他存储单元进行存取，而所述其他存储单元被包含在与第一和第二存储单元子阵列(8a)属于相同存储单元阵列(3a、3b、3c、3d)的第三存储单元子阵列(8b)中，则第一存储单元子阵列(8a)或者第一存储单元子阵列(8a)的包含在第一批存储单元中的存储单元被去活(PRE)。
3.按照权利要求2所述的方法，其中如果第三存储单元子阵列(8b)使用也可以由第一存储单元子阵列(8a)使用的装置(10b)、尤其是读出放大器装置，则第一存储单元子阵列(8a)或者第一存储单元子阵列(8a)的包含在第一批存储单元中的存储单元被去活(PRE)，并且其中如果由第三存储单元子阵列(8b)使用的装置(10b)、尤其是读出放大器装置不被第一存储单元子阵列(8a)使用或者不能由第一存储单元子阵列(8a)使用，则第一存储单元子阵列(8a)或者第一存储单元子阵列(8a)的包含在第一批存储单元中的存储单元被保持在激活状态。
4.按照上述权利要求之一所述的方法，其中为了激活第一存储单元子阵列(8a)或者第一存储单元子阵列(8a)的包含在第一批存储单元中的存储单元，采用激活信号(ACT)。
5.按照权利要求4所述的方法，其中响应于激活信号(ACT)，由第一存储单元子阵列(8a)所使用的读出放大器装置读出被存储在第一批存储单元中的或者被存储在第一存储单元子阵列(8a)的存储单元中的数据。
6.按照权利要求5所述的方法，其中响应于在激活信号(ACT)之后所输出的读信号(RD)，首先相应的开关(16a、16b)被闭合，使得和读出放大器装置相连的线路(14、15)与第一存储单元子阵列(8a)的相应数据输入/输出线(13a、13b)相连接，并且然后通过选择信号(CSL)所选择的读出放大器装置尤其经由所述的线路(14、15)和数据输入/输出线(13a、13b)输出由所述读出放大器装置所读出的数据。
7.半导体存储器件(1)，其具有：
-多个存储单元阵列(3a、3b、3c、3d)，其分别具有多个存储单元子阵列(8a、8b、8c、8d)，
-一个控制装置(6a、9a)，用于如果应该对一个或者多个在第一存储单元子阵列(8a)或者第一批存储单元中所包含的存储单元进行存取，则激活第一存储单元子阵列(8a)或者第一存储单元子阵列(8a)的包含在第一批存储单元中的存储单元，尤其激活位于第一存储单元子阵列(8a)的同一行或者列中的存储单元，
其特征在于，所述控制装置(6a、9a)被如此构建，以致如果应该对一个或者多个其他存储单元进行存取，而所述其他存储单元被包含在与第一存储单元子阵列(8a)属于相同存储单元阵列(3a、3b、3c、3d)的第二存储单元子阵列(8c)中，则该控制装置使第一存储单元子阵列(8a)或者第一存储单元子阵列(8a)的包含在第一批存储单元中的存储单元保持在激活状态。
8.按照权利要求7所述的半导体存储器件(1)，其中所述控制装置、尤其是阵列控制装置和/或子阵列控制装置(6a、9a)被如此构建，以致如果应该对一个或者多个其他存储单元进行存取，而所述其他存储单元被包含在与第一和第二存储单元子阵列(8a)属于相同存储单元阵列(3a、3b、3c、3d)的第三存储单元子阵列(8b)中，则所述控制装置去活(PRE)第一存储单元子阵列(8a)或者第一存储单元子阵列(8a)的包含在第一批存储单元中的存储单元。
9.尤其按照权利要求1至6之一所述的用于运行半导体存储器件(1)的方法，所述半导体存储器件具有多个存储单元阵列(3a、3b、3c、3d)，所述存储单元阵列分别具有多个存储单元子阵列(8a、8b、8c、8d)，其中所述方法包括以下步骤：
-如果应该对一个或者多个包含在第一批存储单元中的存储单元进行存取，则激活(ACT)第一存储单元子阵列(8a)的包含在第一批存储单元中的存储单元；
-存取(RD)相应的一个或者多个存储单元；
-如果应该对一个或者多个其他存储单元进行存取，而所述其他存储单元被包含在与第一存储单元子阵列(8a)属于相同存储单元阵列(3a、3b、3c、3d)的第二存储单元子阵列(8c)中，当由第二存储单元子阵列(8c)所使用的读出放大器装置不被第一存储单元子阵列(8a)使用时，则使第一存储单元子阵列(8a)的包含在第一批存储单元中的存储单元保持在激活状态，直到超过对一个或者多个其他存储单元的存取的开始或者结束为止。
10.按照权利要求9所述的方法，所述方法另外还包括：
-如果应该对一个或者多个另外存储单元进行存取，而所述另外存储单元被包含在与第一存储单元子阵列(8a)属于相同存储单元阵列(3a、3b、3c、3d)的第三存储单元子阵列(8b)中，当由第三存储单元子阵列(8b)所使用的读出放大器装置也由第一存储单元子阵列(8a)使用时，那么才去活(PRE)第一存储单元子阵列(8a)的包含在第一批存储单元中的存储单元。
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