KR20060057619A - 반도체 메모리 구성요소 및 상기 구성요소를 작동시키는방법 - Google Patents

반도체 메모리 구성요소 및 상기 구성요소를 작동시키는방법 Download PDF

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KR20060057619A
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Abstract

본 발명은, 반도체 메모리 구성요소(1) 및 반도체 메모리 구성요소(1)를 작동시키는 방법에 관한 것으로, 후자는 수개의 메모리-셀 뱅크들(3a, 3b, 3c, 3d)을 포함하여, 이는 수개의 메모리-셀 서브-뱅크들(8a, 8b, 8c, 8d)을 각각 포함한다. 상기 방법은: 제 1 메모리 셀 서브-뱅크(8a)내에 또는 메모리 셀들의 제 1 세트들내에 포함된 하나 또는 복수의 메모리 셀들이 액세스되어야 하는 경우에, 상기 제 1 메모리 셀 서브-뱅크(8a), 또는 메모리 셀들, 특히 상기 제 1 메모리 셀 서브-뱅크(8a)의 동일한 라인 또는 컬럼내에 놓인 메모리 셀들의 상기 제 1 세트내에 포함된 상기 제 1 메모리 셀 서브-뱅크(8a)의 메모리 셀들을 활성화하는 단계(ACT); 대응하는 메모리 셀 또는 메모리 셀들을 액세스하는 단계(RD)를 포함한다. 본 발명은, 상기 제 1 메모리 셀 서브-뱅크(8a)를 포함하여 이루어지는 동일한 메모리 셀 뱅크(3a, 3b, 3c, 3d)의 제 2 메모리 셀 서브-뱅크(8c)내에 포함된 하나 또는 복수의 또 다른 메모리 셀들이 액세스되어야 하는 경우, 상기 제 1 메모리 셀 서브-뱅크(8a), 또는 활성화된 상태에서 메모리 셀들의 상기 제 1 세트내에 포함되는 상기 제 1 메모리 셀 서브-뱅크(8a)의 메모리 셀들을 유지하는 후속 단계를 포함하는 것을 특징으로 한다.

Description

반도체 메모리 구성요소 및 상기 구성요소를 작동시키는 방법{SEMICONDUCTOR MEMORY COMPONENT AND METHOD FOR OPERATING SAID COMPONENT}
본 발명은, 청구항 제 1 항의 전문(preamble)에 따른 반도체 메모리 디바이스를 작동시키는 방법, 및 청구항 제 7 항의 전문에 따른 반도체 메모리 디바이스에 관한 것이다.
반도체 메모리 디바이스들의 경우, 이는 소위 기능성 메모리 디바이스(functional memory device)들(예컨대, PLA, PAL 등)과, 소위 테이블 메모리 디바이스(table memory device)들, 예컨대 ROM 디바이스들(ROM = Read Only Memory) 및 RAM 디바이스들(각각, RAM = Random Access Memory 또는 판독-기록 메모리(read-write memory) 사이에서 구별된다.
RAM 디바이스는 사전설정된 어드레스 하에서 데이터를 저장하고, 이후, 이 어드레스 하에서 그 데이터를 다시 판독(read out)하는 메모리이다.
대응하는 어드레스는, 소위 어드레스 핀(address pin)들 또는 어드레스 입력 핀들을 통해 RAM 디바이스 안으로 입력될 수 있다. 복수의, 예컨대 16개의, 소위 데이터 핀 또는 데이터 입/출력 핀(I/O 또는 입/출력)은 데이터의 입력 및 출력을 위해 제공된다. 기록/판독 선택 핀(write/read select pin)에 적절한 신호(예컨대, 판독/기록 신호)를 인가함으로써, (그 순간에) 데이터가 저장되거나 판독되어야 하는지가 선택될 수 있다.
가능한 한 많은 메모리 셀들이 RAM 디바이스내에 수용되도록 의도되기 때문에, 이는 가능한 한 단순한 것과 같은 것을 실현하기 위해 노력해 왔다. 소위 SRAM(SRAM = Static Random Access Memory)의 경우, 개개의 메모리 셀들은, 예를 들어 몇 개의, 예컨대 6개의 트랜지스터로 구성되며, 소위 DRAM(DRAM = Dynamic Random Access Memory)에서는, 일 비트가 각각 전하(charge)로서 저장될 수 있는 캐패시턴스를 갖는, 일반적으로 오직 하나의, 대응하여 제어되는 캐패시터로 구성된다. 하지만, 이 전하는 매우 짧은 시간 동안에만 유지된다. 그러므로, 소위 "재생(refresh)"이 규칙적으로, 예컨대 약 64ms마다 수행되어야만 한다.
메모리 디바이스들, 특히 DRAM 디바이스들의 경우, 개개의 메모리 셀들은 - 복수의 로우(row) 및 컬럼(column)내에 나란히 위치되고 - 여러가지 기술적인 이유로 직사각형 매트릭스(rectangular matrix) 또는 직사각형 어레이내에 배치된다.
대응적으로 높은 전체 저장 용량(storage capacity)을 얻기 위해서 및/또는 가능한 한 높은 데이터 판독 또는 기록 속도를 달성하기 위해서, 복수의, 예컨대 4개 - 실질적으로 직사각형 - 개개의 어레이들(소위 "메모리 뱅크(memory bank)들")이 하나의 단일 어레이 대신에, 하나의 단일 RAM 디바이스 또는 칩("멀티-뱅크 칩(multi-bank chip)"내에 제공될 수 있다.
기록 및 판독 액세스를 수행하기 위해서, 명령어들의 특정한 사전설정된 시퀀스가 예행(run through)되어야 한다:
예를 들어, 워드 라인 활성화 명령어(activate instruction: ACT)에 의해, 특히, 특정한 개개의 어레이("메모리 뱅크")에 할당된 - (로우 어드레스("로우 어드레스")에 의해 정의된 ) - 대응하는 워드 라인은 우선적으로 활성화된다.
후속하여 - 대응하는 판독 또는 기록 명령어(Rd 또는 WT 명령어)에 의해 - 이후, 대응하는 컬럼 어드레스에 의해 정확히 세분화(specify)되는 - 대응하는 데이터가 대응하는 출력(또는 리드 인(read in))이도록 초기화된다.
다음 - 워드 라인 비활성화 명령어(예컨대, 프리차지(precharge) 명령어(PRE 명령어)에 의해, 대응하는 워드 라인은 다시 비활성화되며, 대응하는 어레이("메모리 뱅크")는 다음 워드 라인 활성화 명령어(ACT)를 위해 준비된다.
DRAM 디바이스의 결점없는 작동(faultless operation)을 보장하기 위해서, 특정한 시간 조건들이 관찰되어야 한다.
특정한 시간 간격(tRCD)(소위 RAS-CAS 지연)은, 예를 들어 워드 라인 활성화 명령어(ACT 명령어)와 대응하는 판독(또는 기록) 명령어(RD(또는 WT) 명령어) 사이에 놓여야 한다. RAS-CAS 지연은, 예를 들어, 워드 라인에 의해 어드레스된 메모리 셀들에 의해 공급된 데이터를 증폭시키는 감지 증폭기(sense amplifier)들에 의해 요구되는 시간 때문에 생긴다.
대응적으로, 대응하는 시간 간격(tRP)(소위 "로우 프리차지 시간(row precharge time" 지연) 또한, 판독(또는 기록) 명령어(RD(또는 WT) 명령어)를 따르는 워드 라인 비활성화 명령어(PRE 명령어)와, 후속하는 워드 라인 활성화 명령어(ACT 명령어) 사이에서 관찰되어야 한다.
대응하는 워드 라인 활성화 및 비활성화 명령어들 등이 서로 독립적으로, 대응하는 메모리 디바이스 제어기("메모리 제어기")에 의해 생성되는 - 하나의 단일 DRAM 디바이스내의 복수의 독립적인 어레이들("메모리 뱅크들")의 - 상기 언급된 - 제공에 의해, 데이터의 기록 및 판독 시에 디바이스에 대해 전체적으로 기인한 지연 시간들이 감소될 수 있으며, 따라서, (예를 들어, 대응하는 기록 또는 판독 액세스들은 복수의 상이한 어레이들("메모리 뱅크들")과 함께, 각각, 평행하게 또는 제시간에(in time) 오버랩(overlapping)되어 수행될 수 있기 때문에) DRAM 디바이스의 성능이 증가될 수 있다.
대응하는 DRAM 디바이스의 성능을 더욱 증가시키기 위해서, 대응하는 메모리 디바이스 제어기("메모리 제어기")는 대응하는 워드 라인 활성화 명령어(ACT 명령어) 및 대응하는 판독(또는 기록) 명령어(RD(또는 WT)) 명령어의 출력 이후에, 활성화된 상태로 우선적으로 각각의 워드 라인에 유지될(left) 수 있다(즉, 대응하는 워드 라인 비활성화 명령어(PRE 명령어)는 우선적으로 금지될 수 있다).
대응하는 어레이("메모리 뱅크")내에서 - 통계적인 관점으로부터 매우 빈번한 경우인 - 대응하는 메모리 셀(들)이 마지막에 액세스된 메모리 셀들과 동일한 워드 라인 또는 로우에 할당된 다음의 메모리 셀에 액세스되는 경우, 또 다른 워드 라인 활성화 명령어(ACT 명령어)의 출력은 생략될 수 있다.
그 대신에, 메모리 디바이스 제어기("메모리 제어기")는 각각의 어레이("메모리 뱅크")에 대해, 대응하는 판독(또는 기록) 명령어(RD(또는 WT) 명령어)를 바로 출력할 수 있다(또한, 이에 따라, 대응하는 데이터는, 대응하는 RAS-CAS 지연 (tRCD)이 생기지 않고 - 순간적으로 판독(또는 입력)되는 것이 활성화될 수 있다).
대응하는 어레이("메모리 뱅크")내에서 - 통계적인 관점으로부터 덜 빈번한 경우인 - 대응하는 메모리 셀(들)이 마지막에 액세스된 메모리 셀들과 상이한 워드 라인 또는 로우에 할당된 다음의 메모리 셀에 액세스되어야 하는 경우에만, 대응하는 - 마지막에 사용된 - 워드 라인은 대응하는 워드 라인 비활성화 명령어(PRE 명령어)의 출력에 의해 비활성화되며, 그 후, - 새로운 - 워드 라인은 (대응하는, 또 다른 워드 라인 활성화 명령어(ACT 명령어)의 출력에 의해) 활성화된다.
본 발명의 목적은, 반도체 메모리 디바이스를 작동시키는 새로운 방법, 및 새로운 반도체 메모리 디바이스를 제공하는 것이다.
상기 목적 및 또 다른 목적들은 청구항 제 1 항 및 제 7 항의 대상(subject maater)에 의해 달성된다.
본 발명의 또 다른 유익한 실시형태들은 종속항에 나타나 있다.
이하, 실시예 및 첨부된 도면을 참조하여 본 발명을 설명한다.
도 1은 본 발명의 일 실시예에 따른 메모리 디바이스 제어기, 및 복수의 어레이들을 갖는 반도체 메모리 디바이스의 구조를 개략적으로 나타내는 도면;
도 2는 도 1에 예시된 반도체 메모리 디바이스의 어레이들 중 하나의 섹션(section)의 구조를 개략적으로 상세히 나타내는 도면;
도 3은 도 2에 예시된 어레이 섹션의 부분 섹션의 구조를 개략적으로 상세히 나타내는 도면; 및
도 4는 도 1, 도 2, 도 3에 예시된 어레이들/서브-어레이들을 제어하는데 사용되는 신호들의 개략적인 타이밍 다이어그램이다.
도 1은 본 발명의 일 실시예에 따른, - 중심의 - 메모리 디바이스 제어기(5), 및 반도체 메모리 디바이스(1) 또는 반도체 메모리 칩의 각각의 구조를 개략적으로 나타낸다.
반도체 메모리 디바이스(1)는, 예를 들어, CMOS-계(based) - 테이블 메모리 디바이스, 예컨대 RAM 메모리 디바이스(각각, RAM = Random Access Memory 또는 판독-기록 메모리), 특히, DRAM 메모리 디바이스(각각, DRAM = Dynamic Random Access Memory 또는 동적(dynamic) 판독-기록 메모리)일 수 있다.
반도체 메모리 디바이스(1)에서, - 대응하는 어드레스의 입력 이후에(예를 들어, 메모리 디바이스 제어기(5)에 의해) - 데이터는 각각의 어드레스 하에서 저장될 수 있고, 이후, 이 어드레스 하에서 판독될 수 있다.
어드레스는 복수의, 예컨대 2개의 연속한 단계(step)들에서 입력될 수 있다(예를 들어, 먼저, 로우 어드레스 - 및 가능하게는 컬럼 어드레스의 부분들 (및/또는 가능하게는 또 다른 어드레스 부분들, 또는 그 부분들(이하와 비교)) - 및, 이후, 컬럼 어드레스 (또는 컬럼 어드레스의 잔여 부분들, 및/또는 - 지금에만 - 상기 언급된 또 다른 어드레스 부분들(또는 그 잔여 부분들)(이하와 비교)), 등).
대응하는 제어 신호(예컨대, 판독/기록 신호)의 인가에 의해 - 예를 들어, 메모리 디바이스 제어기(5)에 의해 - 데이터가 저장되거나 판독되는지가 선택될 수 있다.
반도체 메모리 디바이스(1) 안으로 입력된 데이터는, 하기에 보다 상세히 서술되는 바와 같이, 거기에서 대응하는 메모리 셀들에 저장되며, 이후, 대응하는 메모리 셀들로부터 판독된다.
각각의 메모리 셀은, 예를 들어, 몇 개의 요소들, 특히, 일 비트가 각각 전하로서 저장될 수 있는 캐패시턴스를 갖는, 오직 하나의, 대응하여 제어되는 캐패시터로 구성된다.
도 1에 따르면, - 그 각각이 복수의 로우 및 컬럼내에 나란히 위치되는 - 특정한 수의 메모리 셀들은, - 포함되는 메모리 셀들의 개수에 대응하는 - 예컨대, 32 MBit, 64 MBit, 128 MBit, 256 MBit, 등이 각각 하나의 어레이(3a, 3b, 3c, 3d)내에 저장될 수 있도록, 직사각형 또는 정사각형 어레이("메모리 뱅크")(3a, 3b, 3c, 3d)내에 각각 배치된다.
도 1에 더욱 자세히 예시되는 바와 같이, 반도체 메모리 디바이스(1)는, 예를 들어 128 MBit, 256 MBit, 512 MBit, 또는 1024 MBit (또는 1 GBit)의 전체 저장 용량이 반도체 메모리 디바이스(1)에 대해 대응적으로 기인하도록, 실질적으로 동일한 구조체로 구성되고 디바이스의 영역에 걸쳐 고르게 분포되며 - 서로 실질적으로 독립적으로 상기 언급된 메모리 디바이스 제어기(5)에 의해 제어되는 - 복수의, 예컨대 4개의, 메모리 셀 어레이들(3a, 3b, 3c, 3d)(여기서, 메모리 뱅크들(0 내지 3))을 포함한다.
실질적으로 독립적인 복수의 어레이들(3a, 3b, 3c, 3d)의 제공에 의해, 상이한 복수의 어레이들(3a, 3b, 3c, 3d)과 함께 - 평행하게 또는 제시간에 오버랩되어 - 대응하는 기록 또는 판독 액세스들이 수행될 수 있도록 달성될 수 있다.
(반도체 메모리 디바이스(1) 또는 반도체 디바이스 제어기(5)에 각각 입력된) 상기 언급된 어드레스는 - 상기 언급된 또 다른 어드레스 부분들의 일부분으로서 - 데이터의 저장 또는 판독 시에 각각 원하는 어레이(3a, 3b, 3c, 3d)를 어드레스하는 역할을 하는 대응하는 다수의(여기서는, 예컨대 2개의) 비트들("어레이 선택 비트들" 또는 "뱅크 어드레스 비트들")을 포함한다.
이후, 보다 상세히 설명되는 바와 같이, 또한 예를 들어 도 2에 예시되는 바와 같이, 어레이들(3a, 3b, 3c, 3d)의 각각은, 특정한 개수의 (예컨대, 10개와 100개 사이의, 특히 20개와 70개 사이의, 예컨대, 30개와 40개 사이의, 예컨대 32개의) 서브-어레이들(8a, 8b, 8c, 8d)("서브-뱅크들" : 8a, 8b, 8c, 8d)을 포함한다.
서브-어레이들(8a, 8b, 8c, 8d)은 각각 실질적으로 동일한 구조체로 되어 있고, 실질적으로 직사각형 디자인으로 되어 있으며, 그 각각은 복수의 로우 및 컬럼내에 각각 나란히 위치된 특정한 개수의 메모리 셀들을 포함한다.
2개의 각각의 서브-어레이들(8a, 8b, 8c, 8d) 사이에, (또한, 서브-어레이(8a)와, 인접한 - 또한, 여기에서는 실질적으로 직사각형의 - 디코딩/데이터 증폭기 영역(11) 사이에) - 각각의 - 또한, 여기에서는 실질적으로 직사각형의 - 감지 증폭기 영역들(10a, 10b, 10c, 10d)이 위치된다.
감지 증폭기 영역들(10a, 10b, 10c, 10d)의 각각에, 복수의 감지 증폭기들이 배치되며, 대응하는 감지 증폭기들(또는, 보다 정확하게는: 2개의 각각의 상이한 서브-어레이들(8a, 8b, 8c, 8d) 사이에 배치된 감지 증폭기 영역들(10b, 10c)내에 위치된 감지 증폭기들)은 2개의 각각의 상이한 서브-어레이들(8a, 8b, 8c, 8d)(즉, 대응하는 감지 증폭기 영역들(10b, 10c)에 바로 인접한 서브-어레이들(8a, 8b 또는 8c, 8d 등)로 할당된다.
(반도체 메모리 디바이스(1) 또는 메모리 디바이스 제어기(5)에 각각 입력된) 상기 언급된 어드레스는 - 종래의 반도체 메모리 디바이스들과 달리 - 상기 언급된 또 다른 어드레스 부분들의 또 다른 부분으로서 - "어레이 선택 비트들" 또는 "뱅크 어드레스 비트들" - 각각 원하는 서브-어레이(8a, 8b, 8c, 8d) 또는 각각 원하는 서브-뱅크(8a, 8b, 8c, 8d) 각각에 의해 특정화된 어레이들(3a, 3b, 3c, 3d)내에 - 데이터의 저장 또는 판독 시에, 어드레스하는 역할을 하는 대응하는 개수의 (여기서는, 예컨대 4개의) 비트들(RA<0:4>)("서브-어레이 선택 비트들" 또는 "서브-뱅크 어드레스 비트들")을 포함한다.
실질적으로 독립적인 복수의 서브-어레이들(8a, 8b, 8c, 8d)의 제공에 의해, 이후에 보다 상세히 설명되는 바와 같이, (대응하는 서브-어레이들(8a, 8b, 8c, 8d)이 나란히 위치되지 않는, 즉, (감지 증폭기들이 - 상술된 바와 같이 - 대응하는 감지 증폭기 영역(10b, 10c)에 인접한 두 서브-어레이들(8a, 8b, 8c, 8d)에 각각 할당되는, 즉, 특정한 시간에 - 2개의 인접한 서브-어레이들(8a, 8b, 8c, 8d) 중 각각 하나로부터만 데이터를 판독하도록 순응(adapt)되는) 동일한 감지 증폭기 영역(10b, 10c)에 인접해 있다는 것이 보장되는 한) 대응하는 기록 또는 판독 액세 스들이 - 평행하게 또는 제시간에 오버랩되어 - 복수의 상이한 서브-어레이들(8a, 8b, 8c, 8d)을 이용하여 수행될 수 있다는 것이 달성될 수 있다
도 1 및 도 2에 따르면, 각각의 어레이는 각각의 어레이(3a, 3b, 3c, 3d)에 별도로 할당되고 또한 여기에서는 실질적으로 직사각형이며, 이후에 보다 상세히 설명되는 바와 같이 - 각각의 어레이(3a, 3b, 3c, 3d)의 코너 영역내에 서브-어레이 제어 영역(7a, 7b, 7c, 7d)(SBC 또는 "서브-뱅크 제어기") 및 상기 언급된 디코딩/데이터 증폭기 영역(11)에 인접하여 위치된 어레이 제어기(6a, 6b, 6c, 6d)(BC 또는 "뱅크 제어")를 포함한다.
도 2에 따르면, - 어레이(3a, 3b, 3c, 3d)의 감지 증폭기 영역들(10a, 10b, 10c, 10d) 및 상기 언급된 서브-어레이 영역들(8a, 8b, 8c, 8d)에 인접하고 실질적으로 직사각형인 - 서브-어레이 제어 영역(7a, 7b, 7c, 7d)은, 어레이(3a, 3b, 3c, 3d)의 상기 언급된 서브-어레이 영역들(8a, 8b, 8c, 8d) 중 특정한 것에(또한, 대응하는 서브-어레이(8a, 8b, 8c, 8d)에 인접하고 거기에 할당된 2개의 각각의 감지 증폭기 영역들(10a, 10b, 10c, 10d)에) 각각 별도로 할당된 복수의(여기에서는, 예를 들어 10개 내지 100개의, 특히 20개 내지 70개 사이의, 예컨대 30개 내지 40개 사이의, 예컨대 32개의) 서브-어레이 제어기들(9a, 9b, 9c, 9d)을 포함한다.
서브-어레이 제어기들(9a, 9b, 9c, 9d)의 각각은, 실질적으로 동일한 구조체로 되어 있고 실질적으로 직사각형 디자인으로 되어 있으며, 각각의 서브-어레이 제어기들(9a, 9b, 9c, 9d)에, 또한 거기에 각각 할당된 2개의 감지 증폭기 영역들(10a, 10b, 10c, 10d)에 별도로 할당된 각각의 서브-어레이(8a, 8b, 8c, 8d)에 인 접하여 위치된다.
도 2에 따르면, 복수의 워드 라인들(12)은 (대응하는 서브-어레이 제어기(9a, 9b, 9c, 9d)로부터 시작하여) 각각의 서브-어레이(8a, 8b, 8c, 8d) 안으로 연장된다(도 2에는, 간명함을 위해서, 하나의 단일 워드 라인, 즉 워드 라인(WL)만이 예시되어 있다). 서브-어레이(8a, 8b, 8c, 8d)마다(per) 제공된 워드 라인들(12)의 개수는, 예를 들어, 각각의 서브-어레이(8a, 8b, 8c, 8d)내의 메모리 셀 로우들의 개수에 (또는, 예를 들어, - 예컨대, 각각 여러 개의, 예컨대, 2, 4, 또는 8 비트들의 동시적인 판독/저장의 경우 - 그 비율(fraction)에 대응하여(예컨대, 1/2, 1/4, 1/8)) 대응할 수 있다.
개개의 워드 라인들(12)은 서로에 대해 평행하게 - 등거리로(equidistantly) - 배치된다(또한, 각각의 서브-어레이(8a, 8b, 8c, 8d)의 외측 에지에 대해 평행하게 연장된다).
또한, 도 2에 따르면, 복수의 데이터 라인들(13a, 13b)(라인들(MDQ<0:A-1>), 여기서, 예컨대 A = 64)은 - 각각의 어레이(3a)의 대응하는 디코딩/데이터 증폭기 영역(11)으로부터 시작하여 - 워드 라인들(12)에 대해 수직으로, 또한, 대응하는 서브-어레이들(8a, 8b, 8c, 8d)(및, 예컨대 그 사이에 위치된 대응하는 감지 증폭기 영역들(10a, 10b, 10c))을 가로질러(across) 연장된다(도 2에는, 간명함을 위해서, 하나의 단일 MDQ 라인, 즉 MDQ 라인(13a)만이 예시되어 있다).
MDQ 라인들(13a, 13b 등)은 각각의 어드레스와 무관하게 - 각각의 어레이(3a)내에 포함된 여하한의 서브-어레이(8a, 8b, 8c, 8d)를 어드레스하도록 순응된 다.
개개의 MDQ 라인들(13a, 13b)은 서로에 대해 평행하게 - 등거리로 - 배치된다.
도 3에 따르면, 복수의 또 다른 데이터 라인들(14, 15)(LDQ 라인들(14, 15))은, 감지 증폭기 영역들(10a, 10b)에 인접하여 위치된 서브-어레이들(8a)내의 워드 라인들(12)에 대해 평행하게, 또한, 상기 언급된 MDQ 라인들(13a, 13b)에 대해 수직으로, 대응하는 어레이(3a)의 각각의 감지 증폭기 영역(10a, 10b) 안으로 연장된다(도 3에는, 간명함을 위해서, 이러한 2개의 라인들(14, 15)만이 예시되어 있다).
감지 증폭기 영역(10a, 10b)마다 제공된 LDQ 라인들(14, 15)의 개수(예컨대, 감지 증폭기 영역(10a)내에 제공된 또 다른 데이터 라인들(LDQa)(라인(15) 등)의 개수) 및 감지 증폭기 영역(10b)내에 제공된 또 다른 데이터 라인들(LDQb)(라인(14) 등)의 개수는, 통상적으로, 비교적 작을 수 있다(예컨대, 2개 또는 4개).
LDQ 라인들(14, 15)의 개개의 (또는 부분적인) 라인 부분의 길이는, 각각의 감지 증폭기 영역(10a, 10b)의 길이의 특정 비율, 예컨대, 각각의 감지 증폭기 영역 길이의 약 1/M(예컨대, 1/16 또는 1/32)과 실질적으로 같을 수 있다.
특정 감지 증폭기 영역(10a, 10b)의 개개의 LDQ 라인들(14, 15)은 서로에 대해 평행하게 - 등거리로 - 위치된다.
또한, 도 3에 따르면, 특정한 감지 증폭기 영역(10a, 10b)내에 위치된 모든 LDQ 라인들(14, 15)은 적절한 스위치들(16a, 16b)(MDQ 스위치(16a, 16b)을 통해(여 기서는: 적절한 제어 라인들(17a, 17b)을 통해 제어될 수 있는 트랜지스터들(16a, 16b)을 통해) 대응하는 감지 증폭기 영역(10a, 10b)(또는 대응하는 서브-어레이(8a) 각각)에 할당된 MDQ라인들(13a, 13b)에 연결된다.
대응하는 스위치(16a, 16b)가 폐쇄(close) 또는 개방되는 지에 따라(또는 여기서는: 스위치로서 사용되는 대응하는 트랜지스터(16a, 16b)가 - 도전(conducting) 또는 록킹 상태(locked state)에서 - 대응하는 제어 라인(17a, 17b)에 존재하는 제어 신호의 상태에 의존하는지에 따라), 대응하는 LDQ 라인(14, 15)은 거기에 할당된 MDQ 라인(13a, 13b)과 도전적으로 연결되거나, 그로부터 단전(electrically disconnect)된다.
도 2에 따르면, 복수의 데이터 또는 컬럼 선택 라인들(18)(CSL 라인들(18))은 - 각각의 어레이(3a)의 대응하는 디코딩/데이터 증폭기 영역(11)으로부터 시작하여 - 각각의 어레이(3a)의 모든 서브-어레이들(8a, 8b, 8c, 8d)(및 그 사이에 위치된 대응하는 감지 증폭기 영역들(10a, 10b, 10c)을 가로질러 연장된다(도 2에는, 간명함을 위해서, 하나의 단일한 CSL 라인, 즉 CSL 라인(18)만이 도시되어 있다).
CSL 라인들(18)은 MDQ 라인들(13a, 13b)에 대해 평행하게 또한 워드 라인들(12) 및 LDQ 라인들(14, 15)에 대해 수직으로 연장된다. 개개의 CSL 라인들(18)은 - 등거리로(또한, 각각의 서브-어레이들(8a, 8b, 8c, 8d) 또는 감지 증폭기 영역들(10a, 10b, 10c)의 전체 영역에 걸쳐 실질적으로 연장되어)- 서로에 대해 평행하게 배치된다.
CSL 라인들(18)의 개수(B)는, 예를 들어, 각각의 어레이(3a) 또는 서브-어레 이(8a, 8b, 8c, 8d)내의 메모리 셀 컬럼들의 개수에 (또는, 예를 들어, - 예컨대, 복수의, 예컨대, 2, 4, 또는 8 비트들이 동시적으로 판독/저장되는 경우 - 그 비율(fraction)에 대응하여(예컨대, 1/2, 1/4, 1/8)) 대응할 수 있다.
본 실시예에서는, 예를 들어, B = 2048 CSL 라인들(18)이 적용될 수 있다.
중심의 - 메모리 디바이스 제어기(5)("메모리 제어기")는 - 도 1에서 예시의 방식으로 나타낸 바와 같이 - 외부 핀들을 통해 DRAM 반도체 메모리 디바이스(1)와 연통(communicate)하는 별도의 반도체 디바이스로서 디자인될 수 있다.
대안적으로, 메모리 디바이스 제어기(5)는 상기 언급된 메모리 셀 어레이들(3a, 3b, 3c, 3d)(메모리 뱅크들(0 내지 3))과 동일한 칩(1)상에 배치될 수도 있다.
기록 또는 판독 액세스를 수행하기 위해서, 명령어들의 특정한, 사전설정된, 특별한 시퀀스가 본 명세서에 예시된 실시예에서 수행된다"
무엇보다도 - 예를 들어, 도 4에 예시된 바와 같이, 워드 라인 또는 서브-어레이 활성화 명령어(활성화 명령어(ACT))에 의해 - 특정한 어레이(3a, 3b, 3c, 3d)의 상기 언급된 어드레스(특히, 상기 언급된 "서브-어레이 선택 비트들" 또는 "서브-뱅크 어드레스 비트들")에 의해 결정된 - 또한, 상기 언급된 어드레스(특히, 상기 언급된 " 어레이 선택 비트들" 또는 "뱅크 어드레스 비트들")에 의해 정의된)(또한, 상기 언급된 어드레스, 특히 각각의 로우 어드레스에 의해 정의된) 특정한 서브-어레이(8b, 8c, 8d, 8d)에 할당된 메모리 셀들의 대응하는 워드 라인(12) 또는 로우 각각이 활성화되거나, - 대안적으로 - "서브-어레이 선택 비트들" 또는 " 서브-뱅크 어드레스 비트들" 각각에 의해 정의된 서브-어레이(8a, 8b, 8c, 8d)의 모든 워드 라인들이 활성화된다.
이는, 예를 들어, - 도 1에 예시된 바와 같이 - 어드레스될 각각의 어레이(3a, 3b, 3c, 3d)에 (또는 그 어레이 제어기(6a, 6b, 6c, 6d) 각각에)(또는, 대안적으로, 예를 들어, 모든 어레이들(3a, 3b, 3c, 3d)(또는 어레이 제어기들(6a, 6b, 6c, 6d))에) 할당된 제어 라인(4a, 4b, 4c, 4d)를 통해, 메모리 디바이스 제어기(5)가 대응하는 워드 라인 또는 서브-어레이 활성화 명령어 신호(ACT 신호)(및 - 예를 들어 동시적으로 - 상기 언급된 어드레스)를 보내기 때문에 수행된다.
어드레스 - 특히 로우 어드레스(및/또는 컬럼 어드레스, 및/또는 "어레이 선택 비트들" 또는 "뱅크 어드레스 비트들", 및/또는 "서브-어레이 선택 비트들" 또는 "서브-뱅크 어드레스 비트들")는 (각각의 어레이(3a, 3b, 3c, 3d)에 위치되거나 그에 근접(close)하며 또한 거기에 할당된) 로컬 메모리(local memory)내에서, 및/또는 - 특히 로우 어드레스 - (서브-어레이 제어기들(9a, 9b, 9c, 9d)에 위치되거나 그에 근접하며 또한 거기에 할당된) 또 다른 메모리내에서 버퍼링된다(예를 들어, 메모리 디바이스 제어기(5)에 위치되거나 그에 근접하며 또한 거기에 할당된 중심 메모리에서 어드레스의 - 특히 로우 어드레스의 - 버퍼링은 - 이하에 설명되는 바와 같이 - 생략될 수 있거나 생략되어야 한다).
- 이미 상술된 바와 같이 - 상기 언급된 "서브-어레이 선택 비트들" 또는 "서브-뱅크 어드레스 비트들"에 의하여 종래에 사용된 어드레스들에 비해 확대된 어드레스가 사용된다는 점에서, 본 실시예에서, (예컨대, 연속적으로, 특히, 예를 들 어, 클록 신호(CLK)의 연속적인 클록들을 갖는) 각각의 어레이(3a, 3b, 3c, 3d)내의 복수의 대응하는 (연속적인) 워드 라인 또는 서브-어레이 활성화 명령어 신호들(ACT 신호들)의 방출로 인해, - 동일한 어레이(3a, 3b, 3c, 3d)의 상이한 서브-어레이들(8a, 8b, 8c, 8d)내에 위치된 - 복수의 워드 라인들(12) - 또는 동일한 어레이(3a, 3b, 3c, 3d)의 복수의 상이한 서브-어레이들(8a, 8b, 8c, 8d)은 활성화된 상태에 놓일 수 있으며, 또한, - 평행하게 - 활성화된 상태로 유지된다(그러므로, 동일한 어레이(3a, 3b, 3c, 3d)를 이용하여, 복수의, 예컨대 2개, 4개, 8개, 또는 10개보다 많은 서브-어레이들(8a, 8b, 8c, 8d) - 또는 대응하는 워드 라인들이 - 동시적으로 활성화된 상태로 존재하게 된다).
이미 상술된 바와 같이, 복수의 감지 증폭기들은 각각의 어레이(3a, 3b, 3c, 3d)의 감지 증폭기 영역들(10a, 10b, 10c, 10d)의 각각에 배치되며, 대응하는 감지 증폭기들(또는, 보다 정확하게는: 2개의 각각의 상이한 서브-어레이들(8a, 8b, 8c, 8d) 사이에 위치된 감지 증폭기 영역들(10b, 10c)내에 배치된 감지 증폭기들)은 2개의 각각의 상이한 서브-어레이들(8a, 8b, 8c, 8d)(즉, 대응하는 감지 증폭기 영역(10b, 10c)에 바로 인접한 각각의 서브-어레이들(8a, 8b 또는 8c, 8d))에 할당된다.
그러므로, (하지만, 최대 매 두번째 서브-어레이(at most every second sub-array: 8a, 8b)내의, 여기서는, 예를 들어, 16개의 서브-어레이들(8a, 8c)내의, 또는 최대 매 두번째 서브-어레이(8a, 8c내의 각각의 워드 라인들에만) - 평행하게 또는 동시적으로 - 동일한 감지 증폭기 영역(10b, 10c)에 인접한 서브-어레이들 (8a, 8b) 또는 동일한 감지 증폭기 영역(10b, 10c)에 인접한 - 하지만 2개의 상이한 서브-어레이들(8a, 8b)에 할당된 - 평행하게 또는 동시적으로 - (예컨대, 메모리 디바이스 제어기(5)에 의해) 워드 라인들(12)이 활성화되지 않는 것이 보장되어야 한다.
상기 언급된 워드 라인 또는 서브-어레이 활성화 명령어 신호(ACT 신호)의 수신에 응답하여, 각각의 어레이(3a, 3b, 3c, 3d)에 대해 별도로 제공되고 각각의 ACT 명령어 신호를 수신하는 각각의 어레이 제어기(6a, 6b, 6c, 6d)(또는, 대안적으로: 대응하는 서브-어레이 제어기(9a, 9b, 9c, 9d))는, 각각의 로우의 - 상기 언급된 "서브-어레이 선택 비트들" 또는 "서브-뱅크 어드레스 비트들"에 의해 정의된 - 각각의 로우 어드레스에 의해 정의된 - 서브-어레이(8a, 8b)내에 배치된 메모리 셀들내에 저장된 데이터 값들이, 또는 - 대안적으로 - 상기 언급된 "서브-어레이 선택 비트들" 또는 "서브-뱅크 어드레스 비트들"(서브-어레이(8a, 8b)의 "활성화된 상태")에 의해 정의된 서브-어레이(8a, 8b)의 모든 메모리 셀들내에 저장된 모든 데이터 값들이 대응하는 워드 라인(워드 라인의 "활성화된 상태")에 할당된 각각의 감지 증폭기 영역(10a, 10b)의 감지 증폭기들에 의해 판독되는 것을 초기화한다.
하기에 보다 상세히 설명되는 바와 같이, 이 워드 라인 또는 이 서브-어레이는 - 상술된 - 활성화된 워드 라인의 서브-어레이(8a, 8b)(또는 활성화된 서브-어레이(8a, 8b))와 동일한 감지 증폭기 영역(10b, 10c)에 인접한 또 다른 서브-어레이(8a, 8b)의 또 다른 워드 라인에 대해(또는 또 다른 서브-어레이(8a, 8b))에 대해 액세스가 수행될 때까지, 각각 활성화된 상태로 유지된다.
부연하면, 동일한 워드 라인에 대한 또는 동일한 서브-어레이(8a, 8b)내에 배치된 워드 라인에 대한, 또는, 실제로, 활성화된 워드 라인 또는 활성화된 서브-어레이(8a, 8b)와 동일한 어레이(3a, 3b, 3c, 3d)내에 배치된 워드 라인에 대한, 하지만, 활성화된 서브-어레이(8a, 8b)(또는 - 상술된 - 활성화된 워드 라인의 서브-어레이(8a, 8b))와 동일한 감지 증폭기 영역(10b, 10c)에 인접하지 않은 서브-어레이(8a, 8b)에서, 액세스가 이후에 수행되어야 하는 경우, 또는 또 다른 어레이(3a, 3b, 3c, 3d)의 워드 라인에 대한 액세스가 수행되어야 하는 경우, 워드 라인 또는 서브-어레이(8a, 8b)는 활성화된 상태로 유지된다.
워드 라인 또는 서브-어레이(8a, 8b)가 상기 언급된 활성화된 상태로 유지되는 한, 반도체 메모리 디바이스(1)의 메모리 디바이스 제어기(5)는, 대응하는 어드레스로 비활성화될 서브-어레이 또는 비활성화될 워드 라인을 특성화하는 여하한의 대응하는 워드 라인 또는 서브-어레이 비활성화 명령어 신호(프리차지 또는 PRE 명령어 신호)를 보내지 않는다.
도 4에 따르면, 상기 언급된 워드 라인 또는 서브-어레이 활성화 명령어 신호(ACT 신호)가 보내어진(또는 안정된 방식으로 존재한) 클록(CLK1)(또는 포지티브 클록 에지(positive clock edge: 21))에 바로 후속한 클록(CLK2)에서, 메모리 디바이스 제어기(5)는, 어드레스될 각각의 어레이(3a, 3b, 3c, 3d)에 (또는 그 어레이 제어기(6a, 6b, 6c, 6d) 각각에)(또는, 대안적으로, 예컨대, 반도체 메모리 디바이스(1)의 모든 어레이들(3a, 3b, 3c, 3d)(또는 어레이-제어기들(6a, 6b, 6c, 6d)에) ) 할당된 제어 라인을 통해, (- 클록 에지(21)에 바로 후속하는 클록 에지(22)에서 - 안정된 방식으로 대응하는 제어 라인에 존재하는) 대응하는 판독 또는 기록 명령어 신호(RD 또는 WT 명령어 신호)(여기에서는, 예를 들어, 서브-어레이(8a)를 어드레스하는 "RD8a" 신호)를 보낸다.
판독 또는 기록 명령어 신호(RD 또는 WT 명령어 신호)와 함께, 상기 언급된 "서브-어레이 선택 비트들" 및/또는 컬럼 어드레스는 메모리 디바이스 제어기(5)(또는, 대안적으로: 어레이 또는 서브-어레이 제어기(6a, 9a, 9b, 9c, 9d))에 의해 방출될 수 있다(또는, 상기 언급된 메모리 디바이스로부터 판독될 수 있다).
상기 언급된 판독 또는 기록 명령어 신호(RD 또는 WT 명령어 신호)의 수신에 응답하여, 각각의 어레이(3a, 3b, 3c, 3d)에 대해 별도로 제공되고 각각의 RD(또는 WT) 명령어 신호를 수신하는 각각의 어레이 제어기(6a, 6b, 6c, 6d)(또는, 대안적으로: 대응하는 서브-어레이 제어기(9a, 9b, 9c, 9d))는, "서브-어레이 선택 비트들" 또는 "서브-뱅크 어드레스 비트들"에 의해 정의된 감지 증폭기 영역(10a)의(또는, "서브-어레이 선택 비트들" 또는 "서브-뱅크 어드레스 비트들"에 의해 정의된 서브-어레이(8a)에 할당된 감지 증폭기 영역(10a)의) 컬럼 어드레스에 의해 정의된 MDQ 스위치(들)(또는, 대안적으로, 모든 MDQ 스위치들(16a))가 (예를 들어, 대응하는 제어 라인(들)(17a)에 대응하는 제어 신호를 인가함으로써) 도전 상태에 놓이거나 폐쇄되는 것을, 즉, 활성화되는 것을 초기화한다.
따라서, 대응하는 LDQ 라인(들)(16)은 할당된 MDQ 라인(들)(13a, 13b)과 도전적으로 연결(즉, 활성화)된다.
대응하는 MDQ 스위치(들)(16a)의 - 비교적 이른 - 활성화로 인해, - 비교적 큰 신호 지연 시간에도 - 대응하는 MDQ 신호(들)(16a)는 제시간에 - 즉, 늦어도 다음 클록(CLK3)(또는, 다음에는, 포지티브 클록 에지(23))까지 상기 언급된 폐쇄 또는 도전 상태(예를 들어, 도 4에 예시된 MDQ 스위치(16a)의 상태(31)의 (첫 번째) 변화와 비교)에 있다는 것이 보장된다.
- 이전의 사이클들로부터 - (상기 언급된 - 새롭게 - 활성화된 - MDQ 스위치(들)(16a)와 다른) 하나 또는 복수의 MDQ 스위치(들)이 대응하는 어레이(3a, 3b, 3c, 3d)에서 여전히 활성화되어야 하는 경우, 이는, - 상기 언급된 MDQ 스위치(들)(16a)의 활성화와 동시에 - 비활성화된다, 즉 개방 또는 록킹 상태에 놓인다(예를 들면, 예컨대, 비활성화될 MDQ 스위치들에 연결된 대응하는 제어 라인들에 대응하는 제어 신호들을 인가함으로써, 대응하는 어레이 제어기(6a, 6b, 6c, 6d)(또는, 대안적으로: 대응하는 서브-어레이 제어기(9a, 9b, 9c, 9d))에 의해 다시 제어된다)).
다음, 상기 언급된 판독 또는 기록 명령어 신호(RD 또는 WT 명령어 신호)가 보내어진(또는 안정된 방식으로 존재한) 클록(CLK2)(또는 포지티브 클록 에지(22))에 바로 후속한 클록(CLK3)에서, 대응하는 어레이 제어기(6a, 6b, 6c, 6d)(또는, 대안적으로: 대응하는 서브-어레이 제어기(9a, 9b, 9c, 9d))는, 대응하는 제어 신호들이 대응하는 컬럼 어드레스에 의해 정확히 특정화된 대응하는 CSL 라인(들)에서 출력되는 것을 초기화하며(예를 들어, 도 4에 예시된 대응하는 신호의 상태(41)의 변화와 비교), 상기 제어 신호들은, 그에 따라 - 및 대응하는 로컬 메모리내에서 버퍼링된 로우 어드레스에 의해 - 어드레스된 감지 증폭기(들)가 대응하는 - 이 전에 판독된 - 데이터를 대응하여 출력하게 한다(또는 대응하는 데이터가 대응하는 메모리 셀(들)안에서 판독되게 한다).
대응하는 감지 증폭기(들)에 의해 출력된 데이터는 대응하는 LDQ 라인(들)(15)으로 공급되고, - 대응하는(상술된 바와 같이 - 폐쇄된) MDQ 스위치(들)(16a) 및 대응하는 MDQ 라인(들)을 통해 - 상기 언급된 디코딩/데이터 증폭기 영역(11)으로 전송된다. 거기에서, 데이터(또는 대응하는 데이터 신호들 각각)는 더욱 증폭될 수 있으며, 그 후, 반도체 메모리 디바이스(1)의 대응하는 데이터 핀(들)에서 출력될 수 있다.
- (상술된 바와 같이) 대응하는 ACT 신호에 의해 이미 활성화된 - 또 다른 서브-어레이(예컨대 서브-어레이(8c))가 이후에 액세스되어야 하는 경우, 메모리 디바이스 제어기(5)는 - 예를 들어, 도 4에 따라 - 바로(여기서는: 클록(CLK4)에서), 어드레스될 각각의 어레이(3a, 3b, 3c, 3d)(또는, 그 어레이 제어기(6a, 6b, 6c, 6d) 각각)(또는, 대안적으로, 예컨대, 반도체 메모리 디바이스(1)의 모든 어레이들(3a, 3b, 3c, 3d)(또는 어레이-제어기(6a, 6b, 6c, 6d)))에 할당된 제어 라인을 통해, (- 대응하는 클록 에지(24)에서 - 안정된 방식으로 대응하는 제어 라인에 존재하는) 대응하는 판독 또는 기록 명령어 신호(RD 또는 WT 명령어 신호)(여기서는, 예컨대, 서브-어레이(8c)를 어드레스하는 "RD8c" 신호)를 보낸다.
판독 또는 기록 명령어 신호(RD 또는 WT 명령어 신호)와 함께, 메모리 디바이스 제어기(5)는 대응하는 어드레스, 특히 대응하는 "어레이" 및 "서브-어레이 선택 비트들", 로우 및 컬럼 어드레스 등을 방출할 수 있다.
상기 언급된 판독 또는 기록 명령어 신호(RD 또는 WT 명령어 신호)의 수신에 응답하여, 각각의 어레이(3a, 3b, 3c, 3d)에 대해 별도로 제공되고 각각의 RD(또는 WT) 명령어 신호를 수신하는 각각의 어레이 제어기(6a, 6b, 6c, 6d)(또는, 대안적으로: 대응하는 서브-어레이 제어기(9a, 9b, 9c, 9d))는, "서브-어레이 선택 비트들" 또는 "서브-뱅크 어드레스 비트들"에 의해 정의된 감지 증폭기 영역(10c)의(또는, "서브-어레이 선택 비트들" 또는 "서브-뱅크 어드레스 비트들"에 의해 정의된 서브-어레이(8c)에 할당된 감지 증폭기 영역(10c)의) 컬럼 어드레스에 의해 정의된 MDQ 스위치(들)(또는, 대안적으로, 모든 MDQ 스위치들(16a))가 (예를 들어, 대응하는 제어 라인(들)에 대응하는 제어 신호를 인가함으로써) 도전 상태에 놓이거나 폐쇄되는 것을, 즉, 활성화되는 것을 초기화한다.
따라서, 대응하는 LDQ 라인(들)(15)은 할당된 MDQ 라인(들)(13a, 13b)과 도전적으로 연결(즉, 활성화)된다(또한, 예를 들어, 도 4에 예시된 대응하는 MDQ 스위치의 상태(33)의 변화를 비교).
- 이전의 사이클들로부터 - (상기 언급된 - 새롭게 - 활성화된 - MDQ 스위치(들)와 다른) 하나 또는 복수의 MDQ 스위치(들)이 대응하는 어레이(3a, 3b, 3c, 3d)에서 여전히 활성화되어야 하는 경우, 이는, - 상기 언급된 MDQ 스위치(들)의 활성화와 동시에 - 비활성화된다, 즉 개방 또는 록킹 상태에 놓인다(예를 들면, 예컨대, 비활성화될 MDQ 스위치들(16a)에 연결된 대응하는 제어 라인들(17a)에 대응하는 제어 신호들을 인가함으로써, 대응하는 어레이 제어기(6a, 6b, 6c, 6d)(또는, 대안적으로: 대응하는 서브-어레이 제어기(9a, 9b, 9c, 9d))에 의해 다시 제어된 다)).
다음, 상기 언급된 판독 또는 기록 명령어 신호(RD 또는 WT 명령어 신호)가 보내어진(또는 안정된 방식으로 존재한) 클록(CLK4)(또는 포지티브 클록 에지(24))에 바로 후속한 클록(CLK5)에서, 대응하는 어레이 제어기(6a, 6b, 6c, 6d)(또는, 대안적으로: 대응하는 서브-어레이 제어기(9a, 9b, 9c, 9d))는, 대응하는 제어 신호들이 상기 언급된 메모리 디바이스내에 저장된 대응하는 컬럼 어드레스에 의해 정확히 특정화된 대응하는 CSL 라인(들)(18)에서 출력되는 것을 초기화하며(예를 들어, 도 4에 예시된 대응하는 신호의 상태(51)의 변화와 비교), 상기 제어 신호들은, 그에 따라 - 및 대응하는 로컬 메모리내에서 버퍼링된 로우 어드레스에 의해 - 어드레스된 감지 증폭기(들)가 대응하는 - 이전에 판독된 - 데이터를 대응하여 출력하게 한다(또는 대응하는 데이터가 대응하는 메모리 셀(들)안에서 판독되게 한다).
대응하는 감지 증폭기(들)에 의해 출력된 데이터는 대응하는 LDQ 라인(들)(15)으로 공급되고, - 대응하는(상술된 바와 같이 - 폐쇄된) MDQ 스위치(들) 및 대응하는 MDQ 라인(들)을 통해 - 상기 언급된 디코딩/데이터 증폭기 영역(11)으로 전송된다. 거기에서, 데이터(또는 대응하는 데이터 신호들 각각)는 더욱 증폭될 수 있으며, 그 후, 반도체 메모리 디바이스(1)의 대응하는 데이터 핀(들)에서 출력될 수 있다.
- 마지막에 액세스된 서브-어레이(8c)가 위치된 동일한 어레이(3a)내에 액세스된 또 다른 서브-어레이 없이 - 마지막에 액세스된 서브-어레이(8c)가 다시 액세 스되어야 하는 경우, 메모리 디바이스 제어기(5)는 - 예를 들어, 도 4에 따라 - 바로(여기서는: 클록(CLK7)에서), 어드레스될 각각의 어레이(3a, 3b, 3c, 3d)(또는, 그 어레이 제어기(6a, 6b, 6c, 6d) 각각)(또는, 대안적으로, 예컨대, 반도체 메모리 디바이스(1)의 모든 어레이들(3a, 3b, 3c, 3d)(또는 어레이-제어기(6a, 6b, 6c, 6d)))에 할당된 제어 라인을 통해, (- 대응하는 클록 에지(25)에서 - 안정된 방식으로 대응하는 제어 라인에 존재하는) 대응하는 판독 또는 기록 명령어 신호(RD 또는 WT 명령어 신호)(여기서는, 예컨대, (마지막에 이미 어드레스된) 서브-어레이(8c)를 어드레스하는 "RD8c" 신호)를 보낸다.
판독 또는 기록 명령어 신호(RD 또는 WT 명령어 신호)와 함께, 메모리 디바이스 제어기(5)는 대응하는 어드레스, 특히 대응하는 "어레이" 및 "서브-어레이 선택 비트들", 로우 및 컬럼 어드레스 등을 방출할 수 있다.
- 이전의 액세스로부터 - "서브-어레이 선택 비트들" 또는 "서브-뱅크 어드레스 비트들"에 의해 정의된 센스 증폭기 영역의(10c)(또는 "서브-어레이 선택 비트들" 또는 "서브-뱅크 어드레스 비트들"에 의해 정의된 서브-어레이(8c)에 할당된 감지 증폭기 영역(10c)의) 컬럼 어드레스에 의해 정의된 MDQ 스위치(들)(또는, 대안적으로, 모든 MDQ 스위치들)는 이미 도전 상태에 놓이거나 폐쇄되었기, 즉 활성화되었기 때문에, 대응하는 어레이 제어기(6a, 6b, 6c, 6d)(또는, 대안적으로: 대응하는 서브-어레이 제어기(9a, 9b, 9c, 9d))는 - 바로 - 즉, 대응하는 판독 또는 기록 신호(여기에서는: 신호(RD8c'))가 보내어진 동일한 클록(CLK7) 동안에도 -, 대응하는 제어 신호들이 대응하는 컬럼 어드레스에 의해 정확히 특정화된 대응하는 CSL 라인(들)(18)에서 출력되는 것을 초기화하며(예를 들어, 도 4에 예시된 대응하는 신호의 상태(52)의 변화를 비교), 상기 제어 신호들은, 그에 따라 - 및 로우 어드레스에 의해 - 어드레스된 감지 증폭기(들)가 대응하는 - 이전에 판독된 - 데이터를 대응하여 출력하게 한다(또는, 대응하는 데이터가 대응하는 메모리 셀(들)안에서 판독되게 한다).
대안적으로, 대응하는 판독(RD) 또는 기록(WT) 명령어 신호(여기에서는: 신호(RD8c'))에 응답하여 출력된 제어 신호들은 - RD8a 및 RD8c 신호에 대해 상술된 것과 대응적으로 유사하게 - 1 클록 이후에(여기에서는: 클록(CLK8)에서) 출력될 수 있다(예를 들어, 도 4에서 점선으로 예시된 대응하는 신호의 상태(53)의 변화를 비교). 이는, 이에 따라 어드레스된 감지 증폭기(들)가 대응하는 - 이전에 판독된 - 이미 설명된 것보다 1 클록 이후의 데이터를 출력하는(또는, 대응하는 데이터가 대응하는 메모리 셀(들)에서 1 클록 이후에 판독되는) 결과를 유도한다.
대응하는 감지 증폭기(들)에 의해 출력된 데이터는 대응하는 LDQ 라인(들)(15)으로 공급되고, - 대응하는(상술된 바와 같이 - 폐쇄된) MDQ 스위치(들) 및 대응하는 MDQ 라인(들)을 통해 - 상기 언급된 디코딩/데이터 증폭기 영역(11)으로 전송된다. 거기에서, 데이터(또는 대응하는 데이터 신호들 각각)는 더욱 증폭될 수 있으며, 그 후, 반도체 메모리 디바이스(1)의 대응하는 데이터 핀(들)에서 출력될 수 있다.
이미 활성화된 서브-어레이(8a, 8b)(또는 이미 활성화된 어드 라인의 서브-어레이(8a, 8b))와 동일한 감지 증폭기 영역(10b, 10c)에 인접한, 서브-어레이(8a, 8b)의 워드 라인에 대한 또는 서브-어레이(8a, 8b) 각각에 대한 액세스가 수행되어야 하는 경우에만, (아직 활성화되지 않은) 대응하는 워드 라인 또는 (아직 활성화되지 않은) 대응하는 서브-어레이에 대한 대응하는 액세스 이전에, 대응하는 - 활성화된 - 서브-어레이(8a, 8b)가 비활성화되어야 한다.
이는, 예를 들어, - 도 1에 예시된 바와 같이 -, 메모리 디바이스 제어기(5)는 어드레스될 각각의 어레이(3a, 3b, 3c, 3d)(또는 그 어레이 제어기(6a, 6b, 6c, 6d) 각각)(또는, 대안적으로, 예를 들어, 반도체 메모리 디바이스(1)의 모든 어레이들(3a, 3b, 3c, 3d)(또는 어레이 제어기들(6a, 6b, 6c, 6d)))에 할당된 제어 라인(4a, 4b, 4c, 4d)을 통해, 대응하는 워드 라인 또는 서브-어레이 비활성화 명령어 신호(PRE 또는 프리차지 신호)(및 - 예를 들어, 동시에 - 대응하는 어드레스, 특히 비활성화될 서브-어레이(8a, 8b)를 특정화하는 "서브-어레이 선택 비트들" 또는 "서브-뱅크 어드레스 비트들"(및 대응하는 어레이(3a, 3b)를 특정화하는 "어레이 선택 비트들" 또는 뱅크 어드레스 비트들"))(또는, 가능하게는, 비활성화될 워드 라인을 특정화하는 로우 어드레스 등)를 보내기 때문에 수행된다.
대응하는 워드 라인 또는 서브-어레이 비활성화 명령어 신호(PRE 신호)의 수신에 응답하여, - 지금 활성화된 - 서브-어레이(8a, 8b)와 동일한 감지 증폭기 영역(10b, 10c)에 인접한 서브-어레이(8a, 8b)의 대응하는 워드 라인 또는 서브-어레이(8a, 8b)는 각각 다음 클록에 후속하고 대응하는 서브-어레이(8a, 8b)를 어드레스하는 워드 라인 또는 서브-어레이 활성화 명령어(ACT)를 위해 준비되도록, 대응하는 어레이 제어기(6a, 6b, 6c, 6d)(또는, 대안적으로, 대응하는 서브-어레이 제 어기(9a, 9b, 9c, 9d))는, 대응하는 워드 라인(또는 대응하는 서브-어레이(8a, 8b)가 비활성화되는 것을 초기화한다.

Claims (10)

  1. 반도체 메모리 디바이스(1)를 작동시키는 방법에 있어서,
    복수의 메모리 셀 서브-어레이들(8a, 8b, 8c, 8d)을 각각 포함하여 이루어지는 복수의 메모리 셀 어레이들(3a, 3b, 3c, 3d)을 포함하여 이루어지고,
    - 제 1 메모리 셀 서브-어레이(8a)내에 또는 메모리 셀들의 제 1 세트들내에 포함된 하나 또는 복수의 메모리 셀들이 액세스되어야 하는 경우에, 특히 상기 제 1 메모리 셀 서브-어레이(8a)의 동일한 로우(row) 또는 컬럼(column)내에 위치된 메모리 셀들의 상기 제 1 세트내에 포함된 상기 제 1 메모리 셀 서브-어레이(8a)의 메모리 셀들 또는 상기 제 1 메모리 셀 서브-어레이(8a)를 활성화하는 단계(ACT);
    - 대응하는 메모리 셀 또는 메모리 셀들을 액세스하는 단계(RD)를 포함하여 이루어지며,
    - 상기 제 1 메모리 셀 서브-어레이(8a)를 포함하여 이루어지는 동일한 메모리 셀 어레이(3a, 3b, 3c, 3d)의 제 2 메모리 셀 서브-어레이(8c)내에 포함된 하나 또는 복수의 또 다른 메모리 셀들이 액세스되어야 하는 경우, 상기 제 1 메모리 셀 서브-어레이(8a), 또는 활성화된 상태에서 메모리 셀들의 상기 제 1 세트내에 포함되는 상기 제 1 메모리 셀 서브-어레이(8a)의 메모리 셀들을 유지(leave)하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 디바이스(1)를 작동시키는 방법.
  2. 제 1 항에 있어서,
    상기 제 1 및 상기 제 2 메모리 셀 서브-어레이(8a)를 포함하여 이루어지는 동일한 메모리 셀 어레이(3a, 3b, 3c, 3d)의 제 3 메모리 셀 서브-어레이(8b)내에 포함된 하나 또는 복수의 또 다른 메모리 셀들이 액세스되어야 하는 경우, 상기 제 1 메모리 셀 서브-어레이(8a), 또는 메모리 셀들의 상기 제 1 세트내에 포함되는 상기 제 1 메모리 셀 서브-어레이(8a)의 메모리 셀들이 비활성화되는(PRE) 것을 특징으로 하는 반도체 메모리 디바이스(1)를 작동시키는 방법.
  3. 제 2 항에 있어서,
    제 3 메모리 셀 서브-어레이(8b)가 수단(10b), 특히 제 1 메모리 셀 서브-어레이(8a)에 의해 사용될 수 있는 감지 증폭기 수단을 이용하는 경우에, 상기 제 1 메모리 셀 서브-어레이(8a) 또는 메모리 셀들의 상기 제 1 세트내에 포함된 상기 제 1 메모리 셀 서브-어레이(8a)의 메모리 셀들이 비활성화되고(PRE),
    수단(10b), 특히 상기 제 3 메모리 셀 서브-어레이(8b)에 의해 사용된 감지 증폭기 수단이 사용되지 않거나 상기 제 1 메모리 셀 서브-어레이(8a)에 의해 사용될 수 없는 경우에, 상기 제 1 메모리 셀 서브-어레이(8a) 또는 메모리 셀들의 상기 제 1 세트내에 포함된 상기 제 1 메모리 셀 서브-어레이(8a)의 메모리 셀들이 활성화된 상태로 유지되는 것을 것을 특징으로 하는 반도체 메모리 디바이스(1)를 작동시키는 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 메모리 셀 서브-어레이(8a) 또는 메모리 셀들의 상기 제 1 세트내에 포함된 상기 제 1 메모리 셀 서브-어레이(8a)의 메모리 셀들을 활성화하기 위해, 활성화 신호(ACT)가 사용되는 것을 특징으로 하는 반도체 메모리 디바이스(1)를 작동시키는 방법.
  5. 제 4 항에 있어서,
    상기 활성화 신호(ACT)에 응답하여, 상기 제 1 메모리 셀 서브-어레이(8a)에 의해 사용된 감지 증폭기 수단은, 메모리 셀들의 상기 제 1 세트내에 또는 상기 제 1 메모리 셀 서브-어레이(8a)의 메모리 셀들내에 저장된 데이터를 판독하는 것을 특징으로 하는 반도체 메모리 디바이스(1)를 작동시키는 방법.
  6. 제 5 항에 있어서,
    상기 활성화 신호(ACT) 이후에 출력된 판독 신호(RD)에 응답하여, 대응하는 스위치들(16a, 16b)은, 감지 증폭기 수단과 연결된 라인들(14, 15)이 상기 제 1 메모리 셀 서브-어레이(8a)의 대응하는 데이터 입/출력 라인들(13a, 13b)과 연결되도록, 우선적으로 폐쇄(close)되고,
    이후, 선택 신호(CSL)에 의해 선택된 감지 증폭기 수단은, 동일한, 특히, 라인들(14, 15) 및 데이터 입/출력 라인들(13a, 13b)을 통해 판독된 데이터를 출력하는 것을 특징으로 하는 반도체 메모리 디바이스(1)를 작동시키는 방법.
  7. 반도체 메모리 디바이스(1)에 있어서,
    - 복수의 메모리 셀-어레이들(8a, 8b, 8c, 8d)을 각각 포함하여 이루어지는 복수의 메모리 셀 어레이들(3a, 3b, 3c, 3d),
    - 제 1 메모리 셀 서브-어레이(8a)내에 또는 메모리 셀들의 제 1 세트들내에 포함된 하나 또는 복수의 메모리 셀들이 액세스되어야 하는 경우에, 특히 상기 제 1 메모리 셀 서브-어레이(8a)의 동일한 로우 또는 컬럼내에 위치된 메모리 셀들의 상기 제 1 세트내에 포함된 상기 제 1 메모리 셀 서브-어레이(8a)의 메모리 셀들 또는 상기 제 1 메모리 셀 서브-어레이(8a)를 활성화하는 제어기(6a, 9a)를 포함하여 이루어지고,
    상기 제 1 메모리 셀 서브-어레이(8a)를 포함하여 이루어지는 동일한 메모리 셀 어레이(3a, 3b, 3c, 3d)의 제 2 메모리 셀 서브-어레이(8c)내에 포함된 하나 또는 복수의 또 다른 메모리 셀들이 액세스되어야 하는 경우, 상기 제어기(6a, 9a)는, 상기 제 1 메모리 셀 서브-어레이(8a), 또는 활성화된 상태에서 메모리 셀들의 상기 제 1 세트내에 포함되는 상기 제 1 메모리 셀 서브-어레이(8a)의 메모리 셀들을 유지하도록 디자인되는 것을 특징으로 하는 반도체 메모리 디바이스(1).
  8. 제 7 항에 있어서,
    상기 제어기, 특히 어레이 및/또는 서브-어레이 제어기(6a, 9a)는, 상기 제 1 및 상기 제 2 메모리 셀 서브-어레이(8a)를 포함하여 이루어지는 동일한 메모리 셀 어레이(3a, 3b, 3c, 3d)의 제 3 메모리 셀 서브-어레이(8b)내에 포함된 하나 또는 복수의 또 다른 메모리 셀들이 액세스되어야 하는 경우, 상기 제 1 메모리 셀 서브-어레이(8a) 또는 메모리 셀들의 상기 제 1 세트내에 포함되는 상기 제 1 메모리 셀 서브-어레이(8a)의 메모리 셀들을 비활성화하도록(PRE) 디자인되는 것을 특징으로 하는 반도체 메모리 디바이스(1).
  9. 제 1 항 내지 제 6항 중 어느 한 항에 있어서,
    복수의 메모리 셀 서브-어레이들(8a, 8b, 8c, 8d)을 각각 포함하여 이루어지는 복수의 메모리 셀 어레이들(3a, 3b, 3c, 3d)을 포함하여 이루어지고,
    - 메모리 셀들의 상기 제 1 세트들내에 포함된 하나 또는 복수의 메모리 셀들이 액세스되어야 하는 경우에, 메모리 셀들의 상기 제 1 세트내에 포함된 상기 제 1 메모리 셀 서브-어레이(8a)의 메모리 셀들을 활성화하는 단계(ACT);
    - 대응하는 메모리 셀 또는 메모리 셀들을 액세스하는 단계(RD);
    - 상기 제 2 메모리 셀 서브-어레이(8c)에 의해 사용된 감지 증폭기 수단이 상기 제 1 메모리 셀 서브-어레이(8a)에 의해 사용되지 않는 경우에, 상기 하나의 또는 상기 복수의 또 다른 메모리 셀들에 대한 액세스의 시작 또는 종료를 각각 지나서(beyond), 상기 제 1 메모리 셀 서브-어레이(8a)를 포함하여 이루어지는 동일한 메모리 셀 어레이(3a, 3b, 3c, 3d)의 제 2 메모리 셀 서브-어레이(8c)내에 포함된 하나 또는 복수의 또 다른 메모리 셀들이 액세스되어야 하는 경우, 활성화된 상태에서 메모리 셀들의 상기 제 1 세트내에 포함되는 상기 제 1 메모리 셀 서브-어 레이(8a)의 메모리 셀들을 유지(leave)하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 디바이스(1)를 작동시키는 방법.
  10. 제 9 항에 있어서,
    - 상기 제 3 메모리 셀 서브-어레이(8b)에 의해 사용된 감지 증폭기 수단이 상기 제 1 메모리 셀 서브-어레이(8a)에 의해 사용되는 경우, 상기 제 1 메모리 셀 서브-어레이(8a)를 포함하여 이루어지는 동일한 메모리 셀 어레이(3a, 3b, 3c, 3d)의 제 3 메모리 셀 서브-어레이(8b)내에 포함된 하나 또는 복수의 추가 메모리 셀들이 액세스되어야 하는 경우에만, 메모리 셀들의 상기 제 1 세트내에 포함된 상기 제 1 메모리 셀 서브-어레이(8a)의 상기 메모리 셀들을 비활성화하는 단계(PRE)를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 디바이스(1)를 작동시키는 방법.
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