JP2007504577A - 半導体メモリデバイス、および半導体メモリデバイスを動作させる方法 - Google Patents
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Abstract
本発明は、半導体メモリデバイス(1)、および半導体メモリデバイス(1)の動作方法に関するものである。半導体メモリデバイス(1)は、複数のメモリセルサブバンク(8a、8b、8c、8d)をそれぞれ備える複数のメモリセルバンク(3a、3b、3c、3d)を備えている。上記動作方法は、第1メモリセルサブバンク(8a)、または第1メモリセルサブバンク(8a)の第1セットのメモリセルに含まれるメモリセル、特に第1メモリセルサブバンク(8a)と同一の行または列にあるメモリセルを、第1メモリセルサブバンク(8a)または上記第1セットのメモリセルに含まれる1つまたは複数のメモリセルにアクセスする場合に活性化(ACT)する工程と、対応するメモリセルまたは複数のメモリセルにアクセス(RD)する工程とを含む。本発明は、上記動作方法が、第1メモリセルサブバンク(8a)を備えているのと同じメモリセルバンク(3a、3b、3c、3d)の第2メモリセルサブバンク(8c)に含まれる1つまたは複数のまた別のメモリセルにアクセスする場合に、第1メモリセルサブバンク(8a)、または第1メモリセルサブバンク(8a)の第1セットのメモリセルに含まれるメモリセルを、活性化したままにしておく工程を含むことを特徴とする。
Description
本発明は、請求項1に記載されている上位概念に基づく半導体メモリデバイスを動作させる方法、および請求項7に記載されている上記概念に基づく半導体メモリデバイスに関するものである。
半導体メモリデバイスでは、いわゆる機能メモリデバイス(例えば、PLS、PALなど)と、いわゆるテーブルメモリデバイス[例えば、ROM装置(ROM=Read Only Memory)と、RAM装置(RAM=RAM = Random Access Memoryまたは読み書きメモリ)]とが区別されている。
RAM装置では、所定のアドレスに基づいてデータを保存し、上記アドレスから、後にデータを読み出すことができるようになっている。
対応するアドレスを、いわゆるアドレスピンまたはアドレス入力ピンを介して、RAM装置に入力することが出来る。データを入出力するために、複数(例えば、16個)のいわゆるデータピンまたはデータ入/出力ピン(I/Oまたは入/出力部)が備えられており、書き込み/読み込み選択ピンに適当な信号(例えば、読み込み/書き込み信号)を印加することにより、(その時点で)データを保存するのか、もしくはデータを読み出すのかを選択できる。
RAM装置には、出来る限り多くのメモリセルを設けたほうがよいので、多くのメモリセルを出来る限り簡単に設ける努力がなされている。いわゆるSRAM(SRAM=Static Random Access Memory)では、個々のメモリセルは、例えば少数(例えば6個)のトランジスタからなる。そして、いわゆるDRAM(DRAM=Dynamic Random Access Memory)では、通常は1つのメモリセルに対応して制御される1つのコンデンサがあり、上記コンデンサの容量を用いて、各1つのビットを電荷として蓄積できる。しかしながら、この電荷はほんの短い時間しか保持されないので、定期的に(例えば、64ms毎に)いわゆる「リフレッシュ」を行う必要がある。
技術的な理由により、メモリデバイス(特にDRAM装置)では、個々のメモリセルは、多数の行および列において隣り合って、長方形のマトリックスまたは長方形のアレイに配列されている。
メモリ容量の総量を相応に高くするため、および/またはデータ読み込み速度もしくはデータ書き込み速度を出来るだけ高くするため、個々のRAM装置またはチップ(「マルチバンクチップ」)に、1つのシングルアレイの代りに、例えば4つのほぼ長方形のシングルアレイを備えてもよい(いわゆる「メモリバンク」)。
書き込みアクセスまたは読み込みアクセスを行うために、特定のシーケンスの命令を行う必要がある。
例えば、まず、ワード線活性化命令[活性化命令(ACT)]によって、特に特定のシングルアレイ(「メモリバンク」)に割り当てられている(そして、行アドレスによって規定されている)対応するワード線が活性化される。
続いて、対応する読み込み命令または書き込み命令(RDまたはWT命令)により、対応する列アドレスによって正確に指定された対応するデータが、対応して出力され始める(または読み込まれ始める)。
次に、ワード線不活性化命令[例えば、プレチャージ命令(PRE命令)]によって対応するワード線を再び不活性化し、対応するアレイ(「メモリバンク」)は、次のワード線活性化命令(ACT)に対する準備を行う。
DRAM装置のエラーのない動作を保証するため、特定の時間条件を守る必要がある。
例えば、ワード線活性化命令(ACT命令)と対応する読み込み(または書き込み)命令[RD(またはWT)命令]との間に、特定の時間的な間隔tRCDがある必要がある(いわゆるRAS−CAS遅延)。このRAS−CAS遅延は、例えばセンスアンプが、ワード線によってメモリセルから供給されるデータを増幅するために必要になる。
同じく、読み込み(または書き込み)命令[RD(またはWT)命令]に続くワード線不活性化命令(PRE命令)と、その後に続くワード線活性化命令(ACT命令)との間にも、これに相当した時間的な間隔tRPが守られている必要がある(いわゆる「列プレチャージ時間」遅延)。
既に説明したように、複数の個々に独立したアレイ(「メモリバンク」)を、1つの単一なDRAM装置に備えることにより、対応するメモリデバイス制御装置(「メモリ制御装置」)から、それぞれ個々に対応するワード線活性化命令および不活性化命令などが生成される。よって、データの読み込みまたは書き込みの際に生じる遅延時間を短縮し、それに伴って、DRAM装置の性能を高めることができる。(例えば、並行、または時間的に重複しながら、複数の異なるアレイ(「メモリバンク」)のそれぞれに対応する書き込みアクセスまたは読み込みアクセスを実行できるので)。
対応するDRAM装置の性能をさらに高めるために、対応するメモリデバイス制御装置(「メモリ制御装置」)によって、[対応するワード線活性化命令(ACT命令)および対応する読み込み(または書き込み)命令{RD(またはWT)命令}を出力した後]各ワード線を、まず活性化状態のままにしておくことがよい[すなわち、対応するワード線不活性化命令(PRE命令)がまず抑制されるのがよい]。
少なくとも、最後にアクセスされたメモリセルと同じワード線または行に割り当てられているメモリセルの次にアクセスされる場合(これは統計的に見れば頻繁に生じている状況である)は、対応するアレイ(「メモリバンク」)において、ワード線活性化命令(ACT命令)を再び出力しなくてもよい。
その代わり、メモリデバイス制御装置(「メモリ制御装置」)から、対応する読み込み(または書き込み)命令[RD(またはWT)命令]を、各アレイ(「メモリバンク」)へ直接出力してもよい。[そうすれば、相当するRAS−CAS遅延のtRCDを生じることなく、対応するデータをすぐに読み出せる(または書き込める)]。
最後にアクセスされたメモリセルとは異なるワード線または行に割り当てられているメモリセルの次にアクセスされる場合(これは統計的に希少な場合である)は、対応するアレイ(「メモリバンク」)において、対応するワード線不活性化命令(PRE命令)を出力することにより、対応する最後に使用されたワード線を不活性してから、[対応するさらなるワード線活性化命令(ACT命令)を出力することによって]新しいワード線を活性化する。
本発明の目的は、半導体メモリデバイスを動作させるための新しい種類の方法、および新しい種類の半導体メモリデバイスを提供することである。
本発明は、請求項1および請求項7の記載内容によって上記目的およびさらなる目的を達成することができる。
本発明のさらに有利な実施形態は従属請求項に記載されている。
以下で、実施形態および添付の図を参照して本発明を詳しく説明する。
図1は、複数のアレイを有する半導体メモリデバイス、および本発明の実施形態におけるメモリデバイス制御装置を示す概略図である。
図2は、図1に示す半導体メモリデバイスのアレイのうちの1つの断面を詳しく示す図である。
図3は、図2に示す上記アレイの断面の一部を詳しく示す図である。
図4は、図1、図2および図3に示すアレイ/サブアレイを制御する場合に使用される信号の概略的なタイミンググラフである。
図1は、半導体メモリデバイス1または半導体メモリチップのそれぞれ、および本発明の実施形態における中央メモリデバイス制御装置5の構造を示す概略図である。
半導体メモリデバイス1は、例えば、CMOS技術を基盤とするテーブルメモリデバイスの、例えば、RAMメモリ装置(RAM= Random Access Memory または読み書きメモリ)、特にDRAMメモリ装置(DRAM = Dynamic Random Access Memory またはダイナミックな読み書きメモリ)であってもよい。
半導体メモリデバイス1では、(例えば、中央メモリデバイス制御装置5によって)対応するアドレスが入力された後、各アドレスにデータが保存され、上記アドレスから再びデータを読み出すことができる。
上記アドレスは、複数(例えば2つ)の連続した段階で入力してもよい。例えば、まず、行アドレス[および、場合によっては列アドレスの一部{および/または、場合によってはさらに他のアドレス部分または上記他のアドレスの一部(下記参照)}]を入力し、次に、列アドレス[または、列アドレスの残りの部分、および/またはこのとき初めて上述のさらに他のアドレス部分(または、さらに他のアドレス部分の残りの部分)(下記参照)]を入力する。
対応する制御信号(例えば、読み/書き信号)を、(例えば、中央メモリデバイス制御装置5によって)印加することによって、データを保存するのか、または読み出すのかを選択できる。
半導体メモリデバイス1に入力されたデータは、以下で詳しく説明するように、対応するメモリセルに保存され、後に、対応するメモリセルから再び読み出される。
各メモリセルは、例えばいくつかの構成要素からなっており、特に1つのメモリセルに対応して制御される1つのコンデンサでは、上記コンデンサの容量を用いて各1つのビットを電荷として蓄積できる。
図1から分かるように、それぞれ複数の列および行に隣り合って設けられている特定の数のメモリセルは、それぞれ長方形または正方形のアレイ(「メモリバンク」)3a・3b・3c・3dに配置されている。その結果、1つのアレイ3a・3b・3c・3dには、含まれているメモリセルの数に応じて、例えばそれぞれ32MBit、64MBit、128MBit、256MBitなどの容量を蓄積できる。
さらに、図1に示されているように、半導体メモリデバイス1は、複数(例えば4つ)のメモリセルアレイ3a・3b・3c・3d(ここでは、メモリバンク0〜3)を備えている。メモリセルアレイ3a・3b・3c・3dは、それぞれほぼ同じ構造であって、半導体メモリデバイス1の領域の一面に均一に割り当てられており、中央メモリデバイス制御装置5によって、それぞれほぼ独立に制御される。したがって、例えば128MBit、256MBit、512MBit、または1024MBit(または1GBit)を総計したメモリ容量が半導体メモリデバイス1の容量となる。
それぞれほぼ独立した複数のアレイ3a・3b・3c・3dを設けることによって、複数の異なるアレイ3a・3b・3c・3dに対して、対応する書き込みアクセスまたは読み込みアクセスを、並行もしくは時間的に重複して実行できる。
上記の(半導体メモリデバイス1、または中央メモリデバイス制御装置5のそれぞれに入力される)アドレスは、上記さらに他のアドレス部分の一部として、対応する数の(ここでは、例えば、2つの)ビット(「アレイ選択ビット」または「バンクアドレスビット」)を含んでおり、上記ビットは、データを格納または読み出す場合に、各所望のアレイ3a・3b・3c・3dにアクセスする。
以下でさらに詳しく説明する。例えば、図2に示されているように、アレイ3a・3b・3c・3dの各々は、ある特定の数(例としては、10〜100の間の数、特に20〜70の間の数であって、一例をあげれば30〜40の間の数、例えば32個)のサブアレイ8a・8b・8c・8d(「サブバンク」8a・8b・8c・8d)を備えている。
サブアレイ8a・8b・8c・8dは、それぞれほぼ同じ構造であって、ほぼ長方形に形成されているとともに、それぞれ複数の行および列に隣り合って配置されたメモリセルを、ある特定の数だけそれぞれが備えている。
各2つのサブアレイ8a・8b・8c・8d同士の間[および、サブアレイ8aと(ここでは同様にほぼ長方形の)サブアレイ8aに隣接する複号/データ増幅器領域11との間]に、(ここでは同様にほぼ長方形の)センスアンプ領域10a・10b・10c・10dがそれぞれ設けられている。
センスアンプ領域10a・10b・10c・10dのそれぞれには、複数のセンスアンプが配置されている。対応するセンスアンプ(または、より正確に言えば、2つのそれぞれ異なるサブアレイ8a・8b・8c・8d同士の間に位置しているセンスアンプ領域10b・10cに配置されているセンスアンプ)は、2つのそれぞれ異なるサブアレイ8a・8b・8c・8d(つまり、対応するセンスアンプ領域10b・10cに直接隣接するサブアレイ8a・8bまたはサブアレイ8c・8dなど)に割り当てられている。
上記(半導体メモリデバイス1または中央メモリデバイス制御装置5に入力される)アドレスは、従来の半導体メモリデバイスとは異なり、上記さらに他のアドレス部分のさらに他の部分として、対応する数(ここでは、例えば4つ)のビットRA<0:4>(「サブアレイ選択ビット」または「サブアレイアドレスビット」)を含んでいる。上記ビットは、データを格納または読み出す場合に、(「アレイ選択ビット」または「バンクアドレスビット」によって指定されるアレイ3a・3b・3c・3dの範囲内において)各所望のサブアレイ8a・8b・8c・8dまたは各所望のサブバンク8a・8b・8c・8dのアドレスとしての役目を果たす。
それぞれほぼ独立した複数のサブアレイ8a・8b・8c・8dを備えることによって、以下でさらに詳しく説明するように、様々な複数のサブアレイ8a・8b・8c・8dに対して、対応するサブアレイ8a・8b・8c・8dが隣り合って位置していない、すなわち同じ1つのセンスアンプ領域10b・10cに隣接していないということが確実となっている限り、対応する書き込みまたは読み込みアクセスを並行、または時間的に重複して実行できるようになる。ただし、センスアンプ領域10b・10cのセンスアンプは、上述のように、それぞれ2つの対応するセンスアンプ領域10b・10cに隣接するサブアレイ8a・8b・8c・8dに割り当てられており、すなわち、それぞれ2つの隣接するサブアレイ8a・8b・8c・8dのうちのそれぞれ1つのデータのみを特定の時点で読み出せるようになっている。
図1および図2から分かるように、各アレイ3a・3b・3c・3dは、アレイ制御装置6a・6b・6c・6d(BCまたは「バンクコントロール」)をそれぞれ備えている。アレイ制御装置6a・6b・6c・6dは、各アレイ3a・3b・3c・3dに対して別々に割り当てられており、ここでは同じくほぼ長方形になっている。また、アレイ制御装置6a・6b・6c・6dは、上述の複号/データ増幅器領域11とサブアレイ制御領域7a・7b・7c・7d(SBCまたは「サブバンクコントロール」)とに隣接して、各アレイ3a・3b・3c・3dの角の領域に配置されている。これについては後に詳述する。
図2では、サブアレイ制御領域7a・7b・7c・7dは、アレイ3a・3b・3c・3dの上述のサブアレイ8a・8b・8c・8dとセンスアンプ領域10a・10b・10c・10dとに隣接して配置されており、ほぼ長方形である。また、複数(ここでは例として、10〜100の間の数、特に20〜70の間の数であって、一例をあげれば30〜40の間の数、例えば32個)のサブアレイ制御装置9a・9b・9c・9dを備えている。サブアレイ制御装置9a・9b・9c・9dは、アレイ3a・3b・3c・3dの上述のサブアレイ8a・8b・8c・8dのうち、特定の1つ(および、対応するサブアレイ8a・8b・8c・8dに隣接しているとともにサブアレイ8a・8b・8c・8dに割り当てられているそれぞれ2つのセンスアンプ領域10a・10b・10c・10d)に個別に割り当てられている。
サブアレイ制御装置9a・9b・9c・9dは、それぞれほぼ同じ構造であって、ほぼ長方形に設計されているとともに、各サブアレイ制御装置9a・9b・9c・9dにそれぞれ個別に割り当てられているサブアレイ8a・8b・8c・8dのそれぞれ、およびサブアレイ8a・8b・8c・8dにそれぞれ割り当てられている2つのセンスアンプ領域10a・10b・10c・10dのそれぞれとに隣接して配置されている。
図2から分かるように、各サブアレイ8a・8b・8c・8dの範囲内には、(対応するサブアレイ制御装置9a・9b・9c・9dから出る)複数のワード線12がそれぞれ延びている(図2では、分かり易いように、1本のワード線のみ、すなわちワード線WLのみを示す)。サブアレイ8a・8b・8c・8dごとに備えられているワード線12の数は、例えば、各サブアレイ8a・8b・8c・8dにあるメモリセルの行の数[または、それぞれ複数(2、4、または8個)のビットを同時に読み出し/格納する場合などには、メモリセルの行の数に対応する分数(例えば、1/2、1/4、または、1/8)]に対応していてもよい。
個々のワード線12は、等間隔でお互い並列に配置されている。(また、各サブアレイ8a・8b・8c・8dの外縁に対して並列して延びている)。
図2からさらに分かるように、(個別のアレイ3aに対応する複号/データ増幅器領域11から出て)ワード線12に対して垂直に位置するとともに、個別のアレイ3aに対応するサブアレイ8a・8b・8c・8d(および、例えば、対応するサブアレイ8a・8b・8c・8dの間に位置するセンスアンプ領域10a・10b・10c)を横切って、複数のデータ線13a・13bが延びている。(配線MDQ<0:A−1>、例えばA=64)なお、図2では、分かり易いように、1本だけのMDQ配線、すなわちMDQ線13aのみを示す。
MDQ線13a・13bなどは、対応するアドレスのいかんを問わず、個別のアレイ3aに含まれるあらゆるサブアレイ8a・8b・8c・8dに対応している。
個々のMDQ線13a・13bは、等間隔でお互い並列して配置されている。
図3によれば、センスアンプ領域10a・10bに隣接して位置するサブアレイ8aにあるワード線12に対して並列するとともに、上述のMDQ線13a・13bに直交するように、対応するアレイ3aの各センスアンプ領域10a・10b中にそれぞれ複数のデータ線14・15(LDQ線14・15)がさらに延びている。なお、図3では、分かり易いように、データ線14・15を2本だけ示す。
センスアンプ領域10a・10bごとに備えられているLDQ線14・15の数[例えば、センスアンプ領域10aに備えられているさらなるデータ線LDQa(データ線15など)の数、およびセンスアンプ領域10bに備えられているさらなるデータ線LDQb(データ線14など)の数]などは、一般的には比較的少なくてもよい(例えば2または4本)。
LDQ線14・15の個々の(または部分的な)線の部分の長さは、だいたいセンスアンプ領域10a・10bの長さの特定の分数であってもよい[例えば、各センスアンプ領域の長さの約1/M(例えば、1/16または1/32)]。
特定のセンスアンプ領域10a・10bの個々のLDQ線14・15は、等間隔でお互いに並列に配置されている。
図3からさらに分かるように、特定のセンサアンプ領域10a・10bに位置するLDQ線14・15の全ては、対応するスイッチ16a・16b(MDQスイッチ16a・16b)を介して(ここでは、対応する制御線17a・17bを介して制御可能なトランジスタ16a・16bを介して)対応するセンスアンプ領域10a・10b(または、対応するサブアレイ8a)に割り当てられているMDQ線13a・13bと接続されている。
対応するスイッチ16a・16bが閉じているか、または開いているかに応じて(または、ここではスイッチとして使用される対応するトランジスタ16a・16bが、対応する制御線17a・17bに印加される制御信号の状態に応じて伝導状態であるか、もしくは非伝導状態であるかに応じて)対応するLDQ線14・15が、LDQ線14・15に対して割り当てられているMDQ線13a・13bと伝導性接続されるか、またはMDQ線13a・13bから電気的に切断される。
図2から分かるように、個々のアレイ3aの対応する複号/データ増幅器領域11から出て、個々のアレイ3aの全てのサブアレイ8a・8b・8c・8d(および、対応するサブアレイ8a・8b・8c・8dの間にあるセンスアンプ領域10a・10b・10c)を通って、複数のデータ選択線または列選択線18(CSL線18)が延びている。なお、図2では、分かり易いように、1本のCSL線のみ、すなわちCSL線18のみを示す。
CSL線18は、MDQ線13a・13bに対して並列に延びいるとともに、ワード線12とLDQ線14・15とに対して垂直に延びている。個々のCSL線18は、等間隔で(および、だいたい各サブアレイ8a・8b・8c・8dまたは読み込み増幅器領域10a・10b・10cの全ての領域上に延びて)お互いに並列に配置されている。
CSL線18の数Bは、個々のアレイ3aにあるメモリセルの列の数またはサブアレイ8a・8b・8c・8dの数に対応していてもよい[または、それぞれ複数(例えば、2、4、または、8)ビットを同時に読み出す/格納する場合には、その分数(例えば、1/2、1/4、または1/8)であってもよい]。
上記の例では、例えば、B=2048のCSL線18が備えられていてもよい。
中央メモリデバイス制御装置5(「メモリ制御装置」)は、図1に例示するように、外部のピンを介してDRAM半導体メモリ装置1と通信可能な、別個の半導体デバイスとして形成されていてもよい。
あるいは、中央メモリデバイス制御装置5は、上述のメモリセルアレイ3a・3b・3c・3d(メモリバンク0〜3)などのように、例えば、同じ1つのチップ1上に配置されていてもよい。
書き込みアクセス、または読み込みアクセスを実行するために、ここに示す実施形態では、所定の特別な命令手順を実行する。
つまり、例えば図4に示すように、まず、ワード線活性化命令またはサブアレイ活性化命令[活性化命令(ACT)]によって、対応するワード線12、またはメモリセルの行を活性化する。なお、上記ワード線12、またはメモリセルの行は、上述のアドレス(特に上述の「アレイ選択ビット」または「バンクアドレスビット」)によって決定された特定のアレイ3a・3b・3c・3dの上述のアドレス(特に、上述の「サブアレイ選択ビット」または「サブバンクアドレスビット」)によって決定された特定のサブアレイ8a・8b・8c・8dに割り当てられているものである(また、上述のアドレス、特に各行アドレスによっても規定されるものである)。
例えば、図1に示すように、それぞれアドレス指定されるアレイ3a・3b・3c・3d(または、アレイ3a・3b・3c・3dのアレイ制御装置6a・6b・6c・6d)[あるいは、例えば半導体メモリデバイス1の全てのアレイ3a・3b・3c・3d(または、アレイ制御装置6a・6b・6c・6d)]に割り当てられている制御線4a・4b・4c・4dを介して、中央メモリデバイス制御装置5から、対応するワード線命令またはサブアレイ活性化信号(ACT信号)(および、例えば同時に上述のアドレス)を送信することによって実行される。
上記アドレス、特に上記行アドレス(および/または列アドレス、および/または「アレイ選択ビット」もしくは「バンクアドレスビット」、および/または「サブアレイ選択ビット」もしく「サブバンクアドレスビット」)は、局所的なメモリ装置(各アレイ3a・3b・3c・3d中または近接した場所に位置しており、各アレイ3a・3b・3c・3dに割り当てられている)に一時的に格納、および/または特に行アドレスは、さらに他のメモリ装置(サブアレイ制御装置9a・9b・9c・9d中または近接した場所に位置しており、サブアレイ制御装置9a・9b・9c・9dに割り当てられている)に格納されている(例えば、中央メモリデバイス制御装置5の中または近接した場所に位置しているとともに、中央メモリデバイス制御装置5に割り当てられている中央メモリ装置に一時的に格納されている上記アドレス、特に行アドレスは、以下に説明することの結果、省くことができる、または省くべきである)。
既述のように、従来用いられていたアドレスに対して、上述の「サブアレイ選択ビット」または「サブバンクアドレスビット」の周囲に広がったアドレスを使用することにより、本実施の形態では、複数の対応する(連続する)ワード線活性化命令信号またはサブアレイ活性化命令信号(ACT信号)を、(例えば、順次、特に、例えば、クロック信号CLKの前後に連続するクロックで)各アレイ3a・3b・3c・3dに出力することにより、(同じ1つのアレイ3a・3b・3c・3dの異なるサブアレイ8a・8b・8c・8dにある)複数のワード線12、または、同じ1つのアレイ3a・3b・3c・3dの複数の異なるサブアレイ8a・8b・8c・8dを、活性化状態にし、並行して活性化状態にしておく(その結果、同じ1つのアレイ3a・3b・3c・3dでは、複数の(例えば、2、4または10を上回る)サブアレイ8a・8b・8c・8dまたは対応するワード線が、同時に活性化状態になっている)。
上述のように、各アレイ3a・3b・3c・3dのセンスアンプ領域10a・10b・10c・10dの各々には、複数のセンスアンプが配置されている。対応するセンスアンプ(または、より正確には、異なる2つのサブアレイ8a・8b・8c・8dの間にそれぞれ位置するセンスアンプ領域10b・10cに配置されているセンスアンプ)は、それぞれ異なる2つのサブアレイ8a・8b・8c・8dに(つまり、例えば対応するセンスアンプ領域10b・10cに隣接するサブアレイ8a・8bまたは8c・8dに)割り当てられている。
したがって、(例えば、中央メモリデバイス制御装置5によって)同じ1つのセンスアンプ領域10b・10cに隣接する2つの異なるサブアレイ8a・8bに割り当てられている複数のワード線12、または同じ1つのセンスアンプ領域10b・10cに隣接するサブアレイ8a・8bは、並行もしくは同時に活性化されない[しかし、多くともそれぞれ1つおきのサブアレイ8a・8c(例えば、ここでは多くとも16個のサブアレイ8a・8cまたは、多くともそれぞれ1つおきのサブアレイ8a・8c)のワード線だけがそれぞれ活性化される]ということを確実にする必要がある。
上述のワード線活性化命令信号またはサブアレイ活性化命令信号(ACT信号)の受信に反応して、各アレイ3a・3b・3c・3dにそれぞれ別個に設けられた、各ACT命令信号を受信する各アレイ制御装置6a・6b・6c・6d(あるいは対応するサブアレイ制御装置9a・9b・9c・9d)によって、各行アドレスにより規定されている各行の、上述の「サブアレイ選択ビット」または「サブバンクアドレスビット」によって規定されるサブアレイ8a・8b中に配置されているメモリセルに格納されたデータ値が、各読み込み増幅器領域10a・10bの対応するワード線に割り当てられているセンスアンプによって読み出され始める(ワード線の「活性化された状態」)。あるいは上述の「サブアレイ選択ビット」または「サブバンクアドレスビット」によって規定されるサブアレイ8a・8bの全てのメモリセルに格納された全てのデータ値が、各センスアンプ領域10a・10bの対応するワード線に割り当てられているセンスアンプによって読み出され始める(サブアレイ8a・8bの「活性化された状態」)。
以下でより詳しく説明されるように、このワード線またはこのサブアレイは、上述のように活性化されたワード線のサブアレイ8a・8b(または、活性化されたサブアレイ8a・8b)と同一のセンスアンプ領域10b・10cに隣接している、さらに他のサブアレイ8a・8bのさらに他のワード線(または、さらに他のサブアレイ8a・8b)に対するアクセスが実行されるまでは活性化状態のままになっている。
言い換えれば、ワード線またはサブアレイ8a・8bは、同じワード線に対して、または同じ1つのサブアレイ8a・8bに割り当てられているワード線に対して、遅れてアクセスが実行されたほうがよい場合、もしくは上記活性化されたワード線または上記活性化されたサブアレイ8a・8bと同じアレイ3a・3b・3c・3dに配置されているが、上記活性化されたサブアレイ8a・8b(または、上述のように活性化されたワード線のサブアレイ8a・8b)と同一のセンスアンプ領域10b・10cに隣接してはいないサブアレイ8a・8bにあるワード線に対して、他のアレイ3a・3b・3c・3dのワード線に対するアクセスが実行された場合には、上記活性化状態のままにしておいてもよい。
ワード線またはサブアレイ8a・8bが上記活性化状態になっている限り、半導体デバイス1の中央メモリデバイス制御装置5は、対応するワード線不活性化命令信号またはサブアレイ不活性化命令信号(プレチャージまたはPRE命令信号)を送信しない。なお、上記ワード線不活性化命令信号またはサブアレイ不活性化命令信号は、不活性化されるワード線または不活性化されるサブアレイに対応するアドレスによって性格付けられるものである。
図4から分かるように、例えば、上記ワード線活性化命令信号またはサブアレイ活性化命令信号(ACT信号)が送信された時点での(または、安定して印加されていた時点での)クロックCLK1(または、立ち上がりクロックエッジ21)の直後のクロックCLK2で、中央メモリデバイス制御装置5から、それぞれアドレスが指定されているアレイ3a・3b・3c・3d(または、アレイ3a・3b・3c・3dのアレイ制御装置6a・6b・6c・6d)[あるいは、例えば半導体メモリデバイス1の全てのアレイ3a・3b・3c・3d(または、アレイ制御装置6a・6b・6c・6d)]に割り当てられている制御線を介して、対応する読み込み命令信号または書き込み命令信号[読み込み(RD)または書き込み(WT)命令信号]が送信される[上記命令信号(ここでは、例えば、サブアレイ8aにアドレス指定する「RD8a」信号)は、立ち上がりクロックエッジ21の直後の立ち上がりクロックエッジ22で、対応する制御線に安定して印加される]。
読み込み命令信号または書き込み命令信号[読み込み(RD)または書き込み(WT)命令信号]とともに、中央メモリデバイス制御装置5(あるいはアレイ制御装置6aまたはサブアレイ制御装置9a・9b・9c・9d)から、上述の「サブアレイ選択ビット」および/または列アドレスが送出される(または、上述のメモリ装置から読み出される)。
上述の読み込みまたは書き込み命令信号[読み込み(RD)または書き込み(WT)命令信号]の受信に反応して、各アレイ3a・3b・3c・3dに対して別々に設けられた、各RD(またはWT)命令信号を受信する各アレイ制御装置6a・6b・6c・6d(あるいは対応するサブアレイ制御装置9a・9b・9c・9d)によって、上述の「サブアレイ選択ビット」または「サブバンクアドレスビット」によって規定されるセンスアンプ領域10a(または、上述の「サブアレイ選択ビット」または「サブバンクアドレスビット」によって規定されるサブアレイ8aに割り当てられているセンスアンプ領域10a)の列アドレスによって規定されているMDQスイッチ16a(あるいは全てのMDQスイッチ16a)が、(例えば、対応する制御信号を対応する制御線17aに印加することによって)閉鎖状態または伝導状態に切り替えられる(すなわち活性化される)。
その結果、対応するLDQ線15は、割り当てられているMDQ線13a・13bと伝導性接続される(すなわち、活性化される)。
対応するMDQスイッチ16aを比較的早期に活性化することにより、信号遅延時間が比較的大きい場合でも、対応するMDQスイッチ16aは、適時、すなわち遅くとも次のクロックCLK3(または、次の立ち上がりクロックエッジ23)までは、上述の閉鎖状態または伝導状態であるということが保証される(例えば、MDQ16aの図4に記載の(第1)状態変化31を参照)。
対応するアレイ3a・3b・3d・3dにおいて、先行するサイクルから、(上述の新しく活性化される上記MDQスイッチ16aとは異なる)1つまたは複数のMDQスイッチが活性化され続けている場合は、新しく活性化される上記MDQスイッチ16aが活性化されると同時に、上記1つまたは複数のMDQスイッチを不活性化する。すなわち、上記1つまたは複数のMDQスイッチは、例えば対応する制御信号を、対応する不活性化されるMDQスイッチに接続されている制御線に印加することによって、(例えば、同じく対応するアレイ制御装置6a・6b・6c・6d(あるいは、対応するサブアレイ制御装置9a・9b・9c・9d)によって再度制御されることによって)開放状態、または閉鎖状態に切り替えられる。
次に、例えば、上記読み込みまたは書き込み命令信号[書き込み(RD)または書き込み(WT)命令信号]が送信された時点での(または、安定して印加されていた時点での)クロックCLK2(または、立ち上がりクロックエッジ22)の直後のクロックCLK3で、対応するアレイ制御装置6a・6b・6c・6d(あるいは、対応するサブアレイ制御装置9a・9b・9c・9d)により、対応する列アドレスによって正確に特定された、対応するCSL線18に対応する制御信号が出力され始める。(例えば、図4に記載の対応する信号の状態変化41を参照)。上記制御信号によって(および、場合によっては、対応する局部的なメモリ装置に一時的に格納された行アドレスによって)アドレス指定されたセンスアンプは、予め読み出された上記対応するデータを、対応して出力する(または、上記対応するデータを、対応するメモリセルへ書き込む)。
対応するセンスアンプから出力されたデータは、対応するLDQ線15に入力され、対応する(上述したように閉鎖されている)MDQスイッチ16a、および対応するMDQ線を介して、上記複号/データ増幅器領域11へ転送される。上記データ(またはそれぞれ対応するデータ信号)は、上記複号/データ増幅器領域11において、場合によってはさらに増幅されてもよく、その上、半導体メモリデバイス1の対応するデータピンに出力されてもよい。
例えば、対応するACT信号によって(上述したように対応して)既に活性化されているさらに他のサブアレイ(例えば、サブアレイ8c)が、遅れてアクセスされたほうがよい場合、例えば図4から分かるように、中央メモリデバイス制御装置5からすぐに(ここではクロックCLK4で)それぞれアドレスが指定されているアレイ3a・3b・3c・3d(または、アレイ3a・3b・3c・3dのアレイ制御装置6a・6b・6c・6d)[あるいは、例えば半導体メモリデバイス1の全てのアレイ3a・3b・3c・3d(または、アレイ制御装置6a・6b・6c・6d)]に割り当てられている制御線を介して、対応する読み込みまたは書き込み命令信号[読み込み(RD)または書き込み(WT)命令信号]が送信される[上記命令信号(ここでは、例えばサブアレイ8cアドレス指定する「RD8c」信号)は、対応する立ち上がりクロックエッジCLK24で、対応する制御線に安定して印加されている]。
読み込み命令信号または書き込み命令信号[読み込み(RD)または書き込み(WT)命令信号]とともに、中央メモリデバイス制御装置5から、対応するアドレス、特に、対応する「アレイ選択ビット」および「サブアレイ選択ビット」、行アドレスならびに列アドレスなどが出力される。
上記読み込みまたは書き込み命令信号[読み込み(RD)または書き込み(WT)命令信号]の受信に反応して、各アレイ3a・3b・3c・3dに対して別々に設けられた、各RD(またはWT)命令信号を受信する各アレイ制御装置6a・6b・6c・6d(あるいは、対応するサブアレイ制御装置9a・9b・9c・9d)によって、上述の「サブアレイ選択ビット」または「サブバンクアドレスビット」によって規定されるセンスアンプ領域10c(または、上述の「サブアレイ選択ビット」または「サブバンクアドレスビット」によって規定されるサブアレイ8cに割り当てられているセンサアンプ領域10c)の列アドレスによって規定されているMDQスイッチ(あるいは、全てのMDQスイッチ)が、(例えば、対応する制御信号を対応する制御線に印加することにより)閉鎖状態または伝導状態に切り替えられる(すなわち活性化される)。
その結果、対応するLDQ線15は、割り当てられているMDQ線13a・13bと伝導性接続される(すなわち、活性化される)。(例えば、図4に記載の対応するMDQスイッチの状態変化33を参照)。
対応するアレイ3a・3b・3d・3dにおいて、先行するサイクルから、(上述の新しく活性化される上記MDQスイッチとは異なる)1つまたは複数のMDQスイッチ(ここでは、例えばスイッチ16a)が活性化され続けている場合は、新しく活性化される上記MDQスイッチが活性化されると同時に、上記1つまたは複数のMDQスイッチを不活性化する。すなわち、上記1つまたは複数のMDQスイッチは、例えば対応する制御信号を、不活性化される対応するMDQスイッチ16aに接続されている制御線17aに印加することによって、(例えば、同じく対応するアレイ制御装置6a・6b・6c・6d(あるいは、対応するサブアレイ制御装置9a・9b・9c・9d)によって再度制御されることによって)、開放状態または閉鎖状態に切り替えられる[例えば、図4に記載の対応するスイッチ16aの(第2)状態変化32を参照]。
次に、例えば、上記読み込みまたは書き込み命令信号[書き込み(RD)または書き込み(WT)命令信号]が送信された時点(または、安定して印加されていた時点)でのクロックCLK4(または、立ち上がりクロックエッジ24)の直後のクロックCLK5で、対応するアレイ制御装置6a・6b・6c・6d(あるいは、対応するサブアレイ制御装置9a・9b・9c・9d)により、上述のメモリ装置に格納された対応する列アドレスによって正確に特定された、対応するCSL線18に対応する制御信号が出力され始める。(例えば、図4に記載の対応する信号の状態変化51を参照)。上記制御信号によって(および、場合によっては、対応する局部的なメモリ装置に一時的に格納された行アドレスによって)アドレス指定されたセンスアンプは、予め読み出された上記対応するデータを、対応して出力する(または、上記対応するデータを、対応するメモリセルへ書き込む)。
対応するセンスアンプから出力されたデータは、対応するLDQ線15に入力され、対応する(上述したように閉鎖されている)MDQスイッチ、および対応するMDQ線を介して、上記復号/データ増幅領域11へ転送される。上記データ(または対応するデータ信号)は、上記復号/データ増幅領域11において、場合によっては増幅されてもよく、その上、半導体メモリデバイス1の対応するデータピンに出力されてもよい。
最後にアクセスされたサブアレイ8cの存在する同じアレイ3aにおいて、他のサブアレイにアクセスせず最後にアクセスされたサブアレイ8cに再びアクセスしたほうがよい場合は、例えば図4から分かるように、直ぐに(ここではクロックCLK7で)中央メモリデバイス制御装置5から、それぞれアクセスされるアレイ3a・3b・3c・3d(または、アレイ3a・3b・3c・3dのアレイ制御装置6a・6b・6c・6d)[あるいは、例えば半導体メモリデバイス1の全てのアレイ3a・3b・3c・3d(または、アレイ制御装置6a・6b・6c・6d)]に割り当てられている制御装置を介して、対応する読み込みまたは書き込み命令信号[読み込み(RD)または書き込み(WT)命令信号]が送信される[上記命令信号(ここでは、例えば、同じ1つの(既に最後にアクセスされた)サブアレイ8cにアドレス指定する「RD8c」信号]は、対応するクロックエッジ25で、対応する制御線に安定して印加されている]。
読み込み命令信号または書き込み命令信号[読み込み(RD)または書き込み(WT)命令信号]とともに、中央メモリデバイス制御装置5から、対応するアドレス、特に、対応する「アレイ選択ビット」および「サブアレイ選択ビット」、行アドレスならびに列アドレスなどが出力される。
先行するアクセスによって、上述の「サブアレイ選択ビット」すなわち「サブバンクアドレスビット」によって規定されるセンスアンプ領域10c(または、上述の「サブアレイ選択ビット」または「サブバンクアドレスビット」によって規定されるサブアレイ8cに割り当てられているセンスアンプ領域10c)の列アドレスによって規定されているMDQスイッチ(あるいは、全てのMDQスイッチ)が既に閉鎖状態または伝導状態に切り替えられている(すなわち活性化されている)ので、すぐに(すなわち、読み込み命令信号または書き込み命令信号(ここでは、信号RD8c’)が送信されたのと同じ時点のクロックCLK7で)、対応するアレイ制御装置6a・6b・6c・6d(あるいは、対応するサブアレイ制御装置9a・9b・9c・9d)により、対応する列アドレスによって正確に特定された、対応するCSL線18に対応する制御信号が出力され始める(例えば、図4に示す対応する信号の状態変化52を参照)。上記制御信号によって(および、行アドレスによって)アドレス指定されたセンスアンプは、予め読み出された上記対応するデータを、対応して出力する(または、上記対応するデータを、対応するメモリセルへ書き込む)。
あるいは、対応する読み込み(RD)または書き込み(WT)命令信号(ここでは、RD8c’信号)に反応して出力された制御信号は、RD8a信号およびRD8c信号についてこれより前に説明したのと同様に、1クロック後に(ここではクロックCLK8で)初めて出力されてもよい(例えば、対応する信号の状態変化53を破線で示した図4を参照)。その結果、このようにしてアドレス指定されたセンスアンプは、予め読み出された対応するデータを、これより前に説明した場合よりも1クロック後に、対応して出力する(または、対応するデータは、1クロック後に、対応するメモリセルへ書き込まれる)。
対応するセンスアンプから出力されたデータは、対応するLDQ線15に入力され、対応する(上述したように閉鎖されている)MDQスイッチ、および対応するMDQ線を介して、上記復号/データ増幅器領域11へ転送される。上記データ(または対応するデータ信号)は、上記復号/データ増幅器領域11において、場合によってはさらに増幅されてもよく、その上、半導体メモリデバイス1の対応するデータピンに出力されてもよい。
既に活性化されたサブアレイ8a・8b(または、既に活性化されたワード線のサブアレイ8a・8b)と同一のセンスアンプ領域10b・10cに隣接しているサブアレイ8a・8bのワード線またはサブアレイ8a・8bにアクセスしたほうがよい場合だけ、活性化された対応するサブアレイ8a・8bは、(未だ活性化されていない)対応するワード線、または(未だ活性化されていない)対応するサブアレイへの対応するアクセスの前に、不活性化される必要がある。
このことは、例えば図1から分かるように、中央メモリデバイス制御装置5からそれぞれアドレス指定されるアレイ3a・3b・3c・3d(または、アレイ3a・3b・3c・3dのアレイ制御装置6a・6b・6c・6d)[あるいは、半導体メモリデバイス1の全てのアレイ3a・3b・3c・3d(または、アレイ制御装置6a・6b・6c・6d)]に割り当てられている制御線4a・4b・4c・4dを介して、対応するワード線不活性化命令信号またはサブアレイ不活性化命令信号(PRE信号またはプレチャージ信号)が送信されることにより行われる[および、例えば同時に、対応するアドレス、特に、不活性化されるサブアレイ8a・8bに対して特定の「サブアレイ選択ビット」または「サブバンクアドレスビット」{および、対応するアレイ3a・3bを特定する「アレイ選択ビット」または「バンクアドレスビット」(または、場合によっては、不活性化されるワード線に特定の行アドレスなど)}]が送信されることにより行われる)。
対応するワード線不活性化命令信号またはサブアレイ不活性化命令信号(PRE信号)の受信に反応して、対応するアレイ制御装置6a・6b・6c・6d(あるいは、対応するサブアレイ制御装置9a・9b・9c・9d)によって、対応するワード線(または、対応するサブアレイ8a・8b)が不活性化される。その結果、サブアレイ8a・8bの対応するワード線、または現在不活性化されているサブアレイ8a・8bと同一のセンスアンプ領域10b・10cにそれぞれ隣接するサブアレイ8a・8bを、次のクロックに続くワード線活性化命令またはサブアレイ活性化命令[活性化命令(ACT)]、および対応するサブアレイ8a・8bへのアドレス指定に対して準備させ始める。
Claims (10)
- 第1メモリセルサブアレイ(8a)、または第1セットのメモリセルに含まれる上記第1メモリセルサブアレイ(8a)のメモリセル、特に上記第1メモリセルサブアレイ(8a)と同じ1つの行または列に位置するメモリセルを、上記第1メモリセルサブアレイ(8a)または上記第1セットのメモリセルに含まれる上記メモリセルの1つまたは複数にアクセスする場合に活性化(ACT)する工程と、
対応するメモリセル、または対応する複数のメモリセルにアクセス(RD)する工程とを含む、
複数のメモリセルサブアレイ(8a、8b、8c、8d)をそれぞれ有する複数のメモリセルアレイ(3a、3b、3c、3d)を備える半導体メモリデバイス(1)を動作させる方法であって、
上記第1メモリセルサブアレイ(8a)または上記メモリセルサブアレイ(8a)の、上記第1セットのメモリセルに含まれるメモリセルを、上記第1メモリセルサブアレイ(8a)が同じく備えられているメモリセルアレイ(3a、3b、3c、3d)の第2メモリセルサブアレイ(8c)に含まれる1つまたは複数のさらに他のメモリセルにアクセスする場合に活性化する工程をさらに含むことを特徴とする半導体メモリデバイスを動作させる方法。 - 上記第1メモリサブアレイ(8a)および第2メモリセルサブアレイ(8c)を備えているのと同じメモリセルアレイ(3a、3b、3c、3d)の第3メモリセルサブアレイ(8b)に含まれている1つまたは複数のさらに他のメモリセルにアクセスする場合は、上記第1メモリセルサブアレイ(8a)、または上記第1メモリセルサブアレイ(8a)の上記第1セットのメモリセルに含まれているメモリセルを不活性化(PRE)することを特徴とする請求項1に記載の半導体メモリデバイスを動作させる方法。
- 上記第3メモリセルサブアレイ(8b)が、手段(10b)、特に上記第1メモリセルサブアレイ(8a)によっても使用できるセンスアンプ手段を使用している場合は、上記第1メモリセルサブアレイ(8a)、または上記第1メモリセルサブアレイ(8a)の上記第1セットのメモリセルに含まれるメモリセルを、不活性化(PRE)し、
上記第3メモリセルサブアレイ(8b)によって使用される手段(10b)、特にセンスアンプ手段が、第1メモリセルサブアレイ(8a)によって使用されない、または使用できない場合は、上記第1メモリセルサブアレイ(8a)または、上記第1メモリセルサブアレイ(8a)の上記第1セットのメモリセルに含まれるメモリセルを、活性化状態のままにしておくことを特徴とする請求項2に記載の半導体メモリデバイスを動作させる方法。 - 上記第1メモリセルサブアレイ(8a)または、上記第1メモリセルサブアレイ(8a)の上記第1セットのメモリセルに含まれるメモリセルを活性化するために、活性化信号(ACT)を使用することを特徴とする請求項1〜3のいずれか1項に記載の半導体メモリデバイスを動作させる方法。
- 上記活性化信号(ACT)に反応して、上記第1メモリセルサブアレイ(8a)によって使用される上記センスアンプ手段は、上記第1セットのメモリセル、または上記第1メモリセルサブアレイ(8a)のメモリセルに格納されているデータを読み出すことを特徴とする請求項4に記載の半導体メモリデバイスを動作させる方法。
- 上記活性化信号(ACT)の後に送出される読み込み信号(RD)に反応して、まず、対応するスイッチ(16a、16b)を閉鎖し、その結果、上記センスアンプ手段と接続されている線(14、15)を、上記第1メモリセルサブアレイ(8a)に対応するデータ入力/出力線(13a、13b)と接続し、次に、選択信号(CSL)によって選択されたセンスアンプ手段によって、センスアンプ手段から読み出されたデータを、特に上記線(14、15)および上記データ入力/出力線(13a、13b)を介して出力することを特徴とする請求項5に記載の半導体メモリデバイスを動作させる方法。
- 複数のメモリセルサブアレイ(8a、8b、8c、8d)をそれぞれ備える複数のメモリセルアレイ(3a、3b、3c、3d)と、
第1メモリセルサブアレイ(8a)、または、上記第1メモリセルサブアレイ(8a)の上記第1セットのメモリセルに含まれるメモリセル、特に上記第1メモリセルサブアレイ(8a)と同じ1つの行または列に位置しているメモリセルを、上記第1メモリセルサブアレイ(8a)、もしくは上記第1セットのメモリセルに含まれるメモリセルにアクセスする場合に活性化するための制御装置(6a、9a)とを備える半導体メモリデバイス(1)であって、
上記制御装置(6a、9a)は、上記第1メモリセルサブアレイ(8a)が同じく備えられている上記メモリセルアレイ(3a、3b、3c、3d)の第2メモリセルサブアレイ(8c)に含まれる1つまたは複数のさらに他のメモリセルにアクセスする場合に、上記第1メモリセルサブアレイ(8a)、または上記第1メモリセルサブアレイ(8a)の上記第1セットのメモリセルに含まれるメモリセルを活性化状態のままにしておくことを特徴とする半導体メモリデバイス(1)。 - 上記制御装置、特にアレイ制御装置および/またはサブアレイ制御装置(6a、9a)は、上記第1メモリセルサブアレイ(8a)および第2メモリセルサブアレイ(8c)が同じく備えられている上記メモリセルアレイ(3a、3b、3c、3d)の第3メモリセルサブアレイ(8b)に含まれている1つまたは複数のさらに他のメモリセルにアクセスする場合に、上記第1メモリセルサブアレイ(8a)、または上記第1メモリセルサブアレイ(8a)の上記第1セットのメモリセルに含まれるメモリセルを不活性化(PRE)することを特徴とする請求項7に記載の半導体メモリデバイス(1)。
- 第1メモリセルサブアレイ(8a)の第1セットのメモリセルに含まれるメモリセルを、第1セットのメモリセルに含まれるメモリセルの1つまたは複数にアクセスする場合に活性化(ACT)する工程と、
対応するメモリセルまたは対応する複数のメモリセルにアクセス(RD)する工程とを含む、
複数のメモリセルサブアレイ(8a、8b、8c、8d)をそれぞれ有する複数のメモリセルアレイ(3a、3b、3c、3d)を備える半導体メモリデバイス(1)を動作させる方法であって、
上記第1メモリセルサブアレイ(8a)の上記第1セットのメモリセルに含まれるメモリセルを、上記第1メモリセルサブアレイ(8a)が同じく備えられている上記メモリセルアレイ(3a、3b、3c、3d)の第2メモリセルサブアレイ(8c)に含まれている1つまたは複数のさらに他のメモリセルにアクセスする場合は、上記1つまたは複数のさらに他のメモリセルに対するアクセスが開始し、終了するまで、上記第2メモリセルサブアレイ(8c)によって使用されるセンスアンプ手段が上記第1メモリセルサブアレイ(8a)によって使用されないときは活性化状態にしておく工程とを含むことを特徴とする請求項1〜6のいずれか1項に記載の半導体メモリデバイスを動作させる方法。 - 上記第3メモリセルサブアレイ(8b)によって使用されるセンスアンプが上記第1メモリセルサブアレイ(8a)によっても使用される場合は、上記第1メモリセルサブアレイ(8a)が同じく備えられている上記メモリセルアレイ(3a、3b、3c、3d)の第3メモリセルサブアレイ(8b)に含まれている1つまたは複数のさらに他のメモリセルにアクセスする場合にのみ、上記第1メモリセルサブアレイ(8a)の上記第1セットのメモリセルに含まれているメモリセルを不活性化(PRE)する工程をさらに含むことを特徴とする請求項9に記載の半導体メモリデバイスを動作させる方法。
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