CN1758438A - 半导体存储装置及其封装以及使用该装置的存储卡 - Google Patents

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Abstract

公开了一种半导体存储装置及其封装以及一种使用该装置的存储卡。该半导体存储装置包括存储单元阵列，在该阵列中多个共享字线的内存单元构成一页。将相同行地址信号输入到包括用于选择页的行译码器的两个或更多存储芯片，以便同时选择该两个或更多存储芯片的预定页。如果将该半导体存储装置封装或应用到存储卡，则可显著地减少该页的大小。并且，因为将数据交替地加载到存储芯片中或交替地输出存储芯片的数据，所以可改善整个程序化及读取速度。因此，可改善该半导体存储装置的性能。

Description

半导体存储装置及其封装以及使用该装置的存储卡
技术领域
本发明涉及一种半导体存储装置，尤其涉及一种半导体存储装置，其中可提高操作速度，同时增加在诸如闪存或DRAM的该半导体存储装置中的一页的大小。
背景技术
在将数据写入至一单元或从一单元读取数据时，一次执行该写入操作或该读取操作的单位称为“页”。在NAND型闪存装置的情况中，该页是由多个共享一单个字线的单元所组成。最近，该页的单位从512字节扩充至2K字节，以便增加每小时所处理的数据量。
同时，在一单元与外部间的数据传送程序中将数据加载到页缓冲器中称为“数据加载”，以及将页缓冲器把数据输出到外部称为“数据输出”。在此情况中，将该数据加载及该数据输出的时间规格(spec)分别表示成tWC及tRC。然而，如果将数据顺序加载到一页为2K字节的单元，则总加载时间不可避免地要比现存512字节的时间长。响应于该问题，可使该tWC规格变快，例如，从50ns至30ns。如果希望使tWC规格较快，则该页的大小需从2K字节扩充至4K字节等。
然而，在现在技术中，当共享该字线的单元数目增加时，芯片的结构在一个方向上会过分地变大。因而，很难设计此规格。再者，因为数据的加载时间增加，所以必须将tWC从30ns减少至15-20ns，以便相应地减少效率的降低。因此，设计负荷变得繁重。此外，当该芯片的功率损耗增加时，处理此问题的设计负载也会变得繁重。
发明内容
因此，有鉴于上述问题而提出本发明，以及本发明的目的在于提供一种半导体存储装置，在该装置中可提高数据加载及数据输出的操作速度，同时增加页的大小而不需在一个方向上过分地增大芯片的结构。
本发明的另一目的在于提供一种半导体存储装置的封装，其中可提高数据加载及数据输出的操作速度，同时增加页的大小。
本发明的又一目的在于提供一种使用半导体存储装置的存储卡，其中可提高数据加载及数据输出的操作速度，同时增加页的大小。
为了实现上述目的，根据本发明的实施例，提供一种半导体存储装置，在该装置中多个共享字线的内存单元构成一页，以及多个页构成存储单元阵列，其中该半导体存储装置包括行译码器，用于根据行地址信号选择预定页，因而构成存储芯片，其中两个或更多存储芯片接收一个行地址信号作为公共输入，以及同时选择该两个或多个存储芯片的预定页。
该两个或更多存储芯片经由相同输入/输出引脚输入或输出数据。
该两个或更多存储芯片的每一芯片包括：页缓冲器区块，用于存储选定页的程序数据或选定页的读取数据；输入/输出缓冲器，用于将数据从该页缓冲器区块输出到外部或将数据从外部存储到该页缓冲器区块；以及列译码器，用于连接该页缓冲器区块及该输入/输出缓冲器。
根据该列地址信号的低位字节及控制信号来交替选择该两个或更多存储芯片，以便交替地执行数据输入/输出操作。
根据控制信号与具有延长周期的修正控制信号的组合来交替选择该两个或更多存储芯片，从而交替地执行数据输入/输出操作。
该两个或更多存储芯片接收相同命令及同时执行所有命令，其中交替地执列数据输入/输出操作。
使该两个或更多存储芯片的输入/输出缓冲器同步到写入使能信号或读取使能信号的下降边缘或上升边缘，以便在输入/输出数据时，无法同时使能这些输入/输出缓冲器。
该控制信号是由存储芯片中所包含的电路产生。
此外，根据本发明的实施例，提供一种半导体存储装置的封装，在该半导体存储装置中电性连接两个或更多存储芯片，其中两个或更多存储芯片接收一个行地址信号作为公共输入，并且因而同时选择该两个或更多存储芯片的预定页，以及根据列地址信号的低位字节及控制信号来交替执行该两个或更多存储芯片的数据输入/输出操作。
该两个或更多存储芯片具有一般连接的输入/输出引脚、地址引脚及控制引脚。
再者，根据本发明的实施例，提供一种半导体存储装置，包括：存储单元阵列，其由多个页组成，其中多个共享字线的内存单元构成一页；行译码器，用于根据行地址信号选择该存储单元阵列的预定页；页缓冲器区块，用于存储选定页的程序数据或选定页的读取数据；输入/输出缓冲器，用于将数据从该页缓冲器区块输出到外部或将数据从外部存储到该页缓冲器区块中；以及列译码器，用于连接该页缓冲器区块及该输入/输出缓冲器，由此构成存储芯片，其中两个或更多存储单元阵列接收一个行地址信号作为公共输入，并且因而可同时选择该两个或更多存储单元阵列的预定页，以及根据列地址信号的低位字节及控制信号来交替执行该两个或更多存储单元阵列的数据输入/输出操作。
再者，根据本发明的实施例，提供一种存储卡，其具有用于控制存储芯片的控制器及存储芯片，其中两个或多个存储芯片接收一个行地址信号作为公共输入，并且因而同时选择该两个或多个存储芯片的预定页，以及根据列地址信号的低位字节及控制信号来交替执行该两个或更多存储芯片的数据输入/输出操作。
该两个或多个存储芯片同时接收相同的命令以执行所有命令，其中交替执行该数据输入/输出操作。
附图说明
图1是描述根据本发明的半导体存储装置的结构的电路图；
图2显示了根据本发明的半导体存储装置中的存储单元阵列的结构；
图3是用于说明根据本发明的半导体存储装置中的列地址分配方法的示意图；
图4是用于说明根据本发明的半导体存储装置的数据加载操作的时序图；
图5是用于说明根据本发明的半导体存储装置的数据输出操作的时序图；
图6是用于说明根据本发明的另一实施例在爆裂(bust)模式中的数据输出操作的时序图；以及
图7A及7B是根据本发明的另一实施例在爆裂模式中的数据输出的示范电路。
具体实施方式
现在，将配合所附附图来描述根据本发明的优选实施例。
图1是描述根据本发明的半导体存储装置的结构的电路图。在图1中，显示了该NAND型闪存装置的结构，在该结构中第一及第二存储芯片100及200的行译码器13及14接收相同行地址信号RA作为输入并选择存储单元阵列11及12的每一个的预定页。
图2显示根据本发明的半导体存储装置中的存储单元阵列的结构。在此实施例中，虽然已描述两个存储芯片接收相同行地址信号作为输入，但是本发明并非局限于此，而是可应用到其中两个或更多存储芯片根据相同行地址信号同时选择对应页的情况中。同时，设计一个存储芯片以便两个存储单元阵列共享单个行译码器，以及可设计该存储芯片，以便通常将相同行地址信号输入到因此设计的两个或更多存储单元阵列。
第一存储芯片100包括存储单元阵列11、行译码器13、页缓冲器区块15，列译码器17及输入/输出缓冲器19。第二存储芯片200也包括存储单元阵列12、行译码器14、页缓冲器区块16，列译码器18及输入/输出缓冲器区块20。第一及第二存储芯片100及200的行译码器13及14接收该行地址信号RA作为公共输入，以同时选择存储单元阵列11及12的预定页。列译码器17及18接收不同列地址信号CAl及CA2作为输入，然而共享相同的输入/输出引脚21。
第一及第二存储单元阵列11及12分别包括多个单元区块300a至300k。这些单元区块300a至300k之一包括：多个单元串(cell strings)310，其中多个单元串联连接到这些单元串；多个位线BL；多个字线WL；漏极选择晶体管320，其连接于单元串310与位线BL之间；以及源极选择晶体管330，其连接于单元串310与共享源极线之间。同时，该共享单个字线的多个内存单元构成一页340。所有这些单元共享P井。再者，漏极选择晶体管320共享漏极选择线DSL，以及源极选择晶体管330共享源极选择线SSL。
针对预定操作，该行译码器13及14根据相同行地址信号RA分别选择构成第一及第二存储单元阵列11及12的预定单元区块的预定页。每个行译码器13及14针对预定操作，例如程序化或读取操作将预定电压施加到选定页。
同时，这些页缓冲器区块15及16用于存储一选定页的程序数据或一选定页的读取数据。这些列译码器17及18根据不同列地址信号CA1及CA2分别连接这些页缓冲器区块15及16以及这些输入/输出缓冲器19及20，以及传送该程序数据或该读取数据。
在上述根据本发明所构成的半导体存储装置中，在程序化操作的情况中，由列译码器17及18将经由输入/输出引脚21以及输入/输入缓冲器19及20所输入的数据交替地存储在页缓冲器区块15及16中。如果由行译码器13及14分别选择第一及第二存储单元阵列11及12的预定页，则将页缓冲器区块15及16中所存储的数据编程到选定页。
在读取操作的情况中，由行译码器13及14分别选择第一及第二存储单元阵列11及12的预定页，将选定页的数据分别存储在页缓冲器区块15及16，以及然后通过列译码器17及18将页缓冲器区块15及16中所存储的数据经由输入/输出缓冲器19及20及输入/输出脚21输出到外部。
同时，在根据本发明的半导体存储装置中，同时将所有命令输入到各个存储芯片。因此，基本上同时执行所有操作。然而，程序化的数据加载操作及依赖于读取的数据输出操作是由第一及第二存储芯片100及200交替地执行。例如，在第一存储芯片100加载数据之后，可使第二存储芯片200加载数据。这可在将从外部所接收的列地址信号CA1及CA2交替地输入到第一及第二存储芯片11及12时来执行。存储芯片的这种选择由当结合(bind)或封装两个或更多存储芯片时被扩展的外部列地址来执行。
图3是用于说明根据本发明的半导体存储装置中的列地址分配方法的示意图。图3是用于说明在交错模式(interleaving mode)中的列地址分配方法。
要选择哪一个存储芯片是由列地址的低位字节的组合所决定。这表示将地址顺序分配给各个存储芯片。例如，在具有上述第一及第二存储芯片的半导体存储装置的情况中，以交错模式将这些列地址分配给第一及第二存储芯片，在该模式中将这些地址顺序分配给第一及第二存储芯片，如第一存储芯片的第0地址、第二存储芯片的第0地址、第一存储芯片的第1地址、第二存储芯片的第1地址等。
图4是用于说明根据本发明的半导体存储装置的数据加载操作的时序图。
如上所述，要使用数据对哪一个存储芯片编程是通过列地址的低位字节的组合来决定。即，通过组合最低列地址及外部写入使能信号WE来产生要编程到给定存储芯片中的信号。例如，以下将描述首先选择第一存储芯片的情况。
首先，交替地输入要编程到第一存储芯片中的数据A及要编程到第二存储芯片中的数据B。使第一存储芯片的内部写入使能信号AWE在该外部写入使能信号WE的一个时钟的下降边缘处被同步，以及将第一数据A加载到第一存储芯片中。相反地，使第二存储芯片的内部写入使能信号BWE在该外部写入使能信号WE的下一周期时钟的下降边缘处被同步，以及将第二数据B加载到第二存储芯片中。即，在该外部写入使能信号WE的每一下降边缘处将这些程序数据顺序加载到第一及第二存储芯片中。
同时，已描述了使该存储芯片的写入使能信号在该外部写入使能信号WE的下降边缘处被同步及使该程序数据编程到该存储芯片中的情况。然而，要注意的是也可能有下列情况：使该存储芯片在该外部写入使能信号WE的上升边缘处被同步及使该程序数据编程到该存储芯片中。在此程序化操作中，当输入两次外部数据时，实际上分别将数据输入到第一及第二存储芯片仅一次。因此，数据输入次数为两次。因此，可执行两次从外部输入数据，快于每一单元芯片的次数。
图5是用于说明根据本发明的半导体存储装置的数据输出操作的时序图。
如上所述，将要读取哪一个存储芯片的数据是由该列地址的低位字节的组合来决定。即，通过最低列地址及外部读取使能信号RE的组合来产生用于读取给定存储芯片的数据的信号。例如，使第一存储芯片的内部读取使能信号ARE在该外部读取使能信号RE的低周期中被同步，以及因此输出第一存储芯片的第一数据A。相反地，使第二存储芯片的内部读取使能信号BRE在该外部读取使能信号RE的下一时钟的低周期中被同步，以及因此输出第二存储芯片的第二数据B。
即，在该外部读取使能信号RE的每一低周期可重复地输出第一存储芯片的第一数据及第二存储芯片的第二数据。同时，已描述了使该存储芯片的读取使能信号在该外部读取使能信号RE的低周期中被同步及输出该存储芯片的数据的情况。然而，要注意的是也可能有下列情况：使该存储芯片的读取使能信号在该外部读取使能信号RE的高周期中被同步及输出该存储芯片的数据。然而，在此操作中，如果同时驱动第一存储芯片的输出缓冲器及第二存储芯片的输出缓冲器，则会发生不同数据彼此竞争的情况。因此，会产生过多电流损耗及数据失真。因而，要求不可使驱动这些输出缓冲器的时间重叠。
图6是用于说明根据本发明的另一实施例在爆裂模式中的数据输出操作的时序图。图6是显示用于说明在闪存装置、DRAM等以爆裂模式输出数据的情况中交替地选择各个存储芯片的方法。
如果在输入/输出大量连续数据的爆裂模式中驱动该存储芯片，则可以不从外部施加列地址信号。在该爆裂模式中，该存储芯片在程序化操作中根据写入使能信号WE来操作及在读取操作中根据读取使能信号RE来操作。在此情况中，交替地选择两个或更多存储芯片。每一存储芯片交替地接收该写入使能信号WE或读取使能信号RE。在另一存储芯片操作的周期中，不理会一信号及不执行内部操作。然后，将描述在该爆裂模式中交替地选择存储芯片的方法。
在没有输入特定起始地址的情况中的地址缺省为第一地址。首先，选择第一存储芯片的第一地址。因此，第二存储芯片不理会第一写入使能信号WE或读取使能信号RE并且以第二写入使能信号WE或读取使能信号RE开始操作。如果第二存储芯片以给定行地址开始操作于爆裂模式中，则当输入一命令时其会输入行地址。此时，根据是否该行地址的最低地址为0或1，来决定其地址符合第一地址的第一存储芯片和第二存储芯片之一。接下来，使该写入使能信号WE或下一读取使能信号RE同步的方法与上述的方法相同。首先，选择其地址符合第一地址的存储芯片，以及然后，交替地选择多个存储芯片。
在具有两个存储芯片的半导体装置中，通过修改读取使能信号RE以适用于存储芯片的示范电路显示于图7A及7B中。由于使读取使能信号RE的周期成为两次，产生了延迟读取使能信号RE_DEL。或门接收读取使能信号RE及延迟读取使能信号RE_DEL，以产生每一存储芯片所需的第一读取使能信号RE1。此外，或门接收读取使能信号RE及由反向器反向的延迟读取使能信号RE_DEL的反向信号，以产生第二读取使能信号RE2。产生第一读取使能信号RE1的电路构造在其地址符合第一地址的存储芯片，即，爆裂(bust)开始的存储芯片中。产生第二读取使能信号RE2的电路构造在相对侧中。写入使能信号WE也是如此。
同时，作为本发明的另一实施例，可在至少一个封装中形成根据本发明的两个或更多存储芯片，以及两个或更多存储芯片可接收单个行地址信号作为公共输入及同时选择该两个或更多存储芯片的预定页。
仍然作为本发明的另一实施例，在具有用于控制存储芯片的控制器的存储卡中，两个或更多存储芯片可接收单个行地址信号作为公共输入及同时选择该两个或更多存储芯片的预定页。再者，可根据列地址信号的低位字节及控制信号交替地执行该两个或更多存储芯片的数据输入/输出操作。
如上所述，根据本发明，构造一种半导体存储装置，其中两个或更多存储芯片接收相同的行地址信号及共享相同的输入/输出引脚，以及根据列地址信号的低位字节或控制信号来交替地选择这些存储芯片的预定页。封装该半导体存储装置。因而，可显著地增加一页的大小。通过顺序地将数据加载到各个存储芯片或顺序地输出这些存储芯片的数据，可改善程序化及读取速度。因此，本发明具有可提高该半导体存储装置的性能的优点。
虽然已参加者优选实施例进行了上述说明，但是应该理解本领域的普通技术人员在不脱离本发明及所附权利要求的精神及范围的情况下，可对本发明进行变更及修改。

Claims (14)

1.一种半导体存储装置，在该装置中多个共享字线的内存单元构成一页，以及多个页构成存储单元阵列，其中该半导体存储装置包括行译码器，用于根据行地址信号选择一预定页，因而构成存储芯片，
其中两个或更多存储芯片接收一个行地址信号作为公共输入，以及同时选择该两个或多个存储芯片的预定页。
2.如权利要求1所述的半导体存储装置，其中该两个或更多存储芯片经由相同输入/输出引脚输入或输出数据。
3.如权利要求1所述的半导体存储装置，其中该两个或更多存储芯片的每一芯片包括：
页缓冲器区块，用于存储选定页的程序数据或选定页的读取数据；
输入/输出缓冲器，用于将数据从该页缓冲器区块输出到外部或将数据从外部存储到该页缓冲器区块；以及
列译码器，用于连接该页缓冲器区块及该输入/输出缓冲器。
4.如权利要求1所述的半导体存储装置，其中根据该列地址信号的低位字节及控制信号来交替选择该两个或更多存储芯片，以便交替地执行数据输入/输出操作。
5.如权利要求4所述的半导体存储装置，其中该控制信号由包含在该存储芯片中的电路产生。
6.如权利要求1所述的半导体存储装置，其中根据控制信号与具有延长周期的修正控制信号的组合来交替选择该两个或更多存储芯片，从而交替地执行数据输入/输出操作。
7.如权利要求6所述的半导体存储装置，其中该控制信号由包含在该存储芯片中的电路产生。
8.如权利要求1所述的半导体存储装置，其中该两个或更多存储芯片接收相同命令及同时执行所有命令，其中交替地执行数据输入/输出操作。
9.如权利要求1至3中任何一个所述的半导体存储装置，其中使该两个或更多存储芯片的输入/输出缓冲器同步到写入使能信号或读取使能信号的下降边缘或上升边缘，以便在输入/输出数据时，无法同时使能这些输入/输出缓冲器。
10.一种半导体存储装置，包括：
存储单元阵列，由多个页所组成，其中多个共享字线的内存单元构成一页；
行译码器，用于根据行地址信号选择该存储单元阵列的预定页；
页缓冲器区块，用于存储选定页的程序数据或选定页的读取数据；
输入/输出缓冲器，用于将数据从该页缓冲器区块输出到外部或将数据从外部存储在该页缓冲器区块中；以及
列译码器，用于连接该页缓冲器区块及该输入/输出缓冲器，由此构成一个存储芯片，
其中两个或更多存储单元阵列接收一个行地址信号作为公共输入，并且因而同时选择该两个或更多存储单元阵列的预定页，以及
根据列地址信号的低位字节及控制信号来交替执行该两个或更多存储单元阵列的数据输入/输出操作。
11.一种半导体存储装置的封装，在该半导体存储装置中两个或更多存储芯片电性连接，
其中该两个或更多存储芯片接收一个行地址信号作为公共输入，并且因而同时选择该两个或更多存储芯片的预定页，以及
根据列地址信号的低位字节及控制信号来交替执行该两个或更多存储芯片的数据输入/输出操作。
12.如权利要求11所述的封装，其中该两个或更多存储芯片具有一般连接的输入/输出引脚、地址引脚及控制引脚。
13.一种存储卡，具有用于控制存储芯片的控制器及存储芯片，
其中两个或多个存储芯片接收一个行地址信号作为公共输入，并且因而同时选择该两个或多个存储芯片的预定页，以及
根据列地址信号的低位字节及控制信号来交替执行该两个或更多存储芯片的数据输入/输出操作。
14.如权利要求13所述的存储卡，该两个或多个存储芯片同时接收相同的命令以执行所有命令，其中交替执行数据输入/输出操作。
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