CN106486144A - 存储器结构 - Google Patents

Abstract

本发明公开了一种存储器结构。此种存储器结构包括N个阵列区及分别耦接至该N个阵列区的N个页缓冲区。N为等于或大于2的整数。该N个阵列区分别包括由多个存储单元构成的一个三维阵列。存储单元具有在三维阵列的一水平存储单元平面上的二相邻存储单元之间的一横向距离d。该N个阵列区分别还包括多条导线。导线设置在三维阵列之上，并耦接至三维阵列。导线具有一节距p，且p/d＝1/5～1/2。该N个阵列区及该N个页缓冲区配置在沿着导线的一延伸方向的一条线上。

Description

存储器结构

技术领域

本发明是关于一种半导体结构，特别是关于一种存储器结构。

背景技术

对于存储装置的使用来说，高速是重要的。为了提供高速存储装置，特别是三维(3D)存储装置，一种方式是增加位线的密度。较高的位线密度有利于平行处理(parallel operation)，从而可提高速度。同时，串行选择线的数目可以减少。由于串行选择线的数目减少，可得到一些其他的优点，例如降低的读取干扰(read disturbance)及减少的电力消耗(powerconsumption)。

然而，较高的位线密度意味着位线之间的间隔较小，从而意味着较高的电容(C)。此外，为了形成高密度位线，可能需要较小的线宽，因此电阻(R)可能增加。较高的电容及增加的电阻，二者都不利于电阻电容延迟(R*C)。较高的电容亦不利于电力消耗(C*V²)。此外，在一些工艺中，形成高密度的位线可能导致较高的光刻工艺(litho-etch process)成本。

发明内容

在本发明中，提供另一种得到高速存储装置的方式。根据本说明书，是避免过高的位线密度。

根据一些实施例，一种存储器结构包括N个阵列区及N个页缓冲区(page buffer)。N为等于或大于2的整数。该N个阵列区分别包括由多个存储单元构成的一个三维阵列。存储单元具有在三维阵列的一水平存储单元平面上的二相邻存储单元之间的一横向距离d。该N个阵列区分别还包括多条导线。导线设置在三维阵列之上，并耦接至三维阵列。导线具有一节距(pitch)p，且p/d＝1/5～1/2。N个页缓冲区分别耦接至N个阵列区。该N个阵列区及该N个页缓冲区配置在沿着导线的一延伸方向的一条线上。

为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1标出根据一实施例的存储器结构。

图2A示出一种示例性的阵列区的透视图。

图2B示出一种示例性的阵列区的上视图。

图2C示出一种示例性的阵列区的上视图。

图3标出具有一种耦接型态的示例性的存储器结构。

图4标出具有另一种耦接型态的示例性的存储器结构。

图5标出根据一实施例的存储器结构。

图6标出根据一实施例的存储器结构。

图7标出根据一实施例的存储器结构。

【符号说明】

10：基板

11：导电层

12：串行选择线

13：导线

15：串行

17：串行触点

100：三维阵列

110：字线

200：存储器芯片

202：页缓冲区

204：译码器

206：字线驱动器

208：全局字线

210：共享栅极

212：控制栅极

A(1)～A(8)：阵列区

B(0)～B(3)：区块

d、d1、d2：横向距离

p：节距

u：单元

具体实施方式

以下将参照所附图式，对于各种不同的实施例进行更详细的说明。为了图示上的清楚，在大部分的图式中，只会示出欲讨论的元件，且这些元件的一些部分也可能被省略。

请参照图1，其示出根据一实施例的存储器结构。举例而言，存储器结构可为一存储器芯片200。存储器结构包括N个阵列区A(1)～A(N)及N个页缓冲区202。N为等于或大于2的整数。在本实施例中，N＝2。阵列区A(1)及A(2)分别包括由多个存储单元构成的一个三维阵列，例如示于图2A的三维阵列100，其细节叙述将在后文中提供。存储单元具有在三维阵列的一水平存储单元平面上的二相邻存储单元之间的一横向距离d(示于图2B及图2C)。阵列区A(1)及A(2)分别还包括多条导线13。导线13设置在三维阵列之上，并耦接至三维阵列。导线13具有一节距p(示于图2B及图2C)，且p/d＝1/5～1/2。p/d特别可为1/5、1/4、1/3或1/2。页缓冲区202分别耦接阵列区A(1)及A(2)。阵列区A(1)、A(2)及页缓冲区202配置在沿着导线13的一延伸方向的一条线上。

现在请参照图2A，其提供一三维NAND存储装置的典型阵列区的透视图。需注意的是，此一结构只是作为范例，其他结构也可应用于阵列区A(1)～A(N)。在阵列区中，导电层11的一多层叠层设置在基板10之上，并平行于基板10。导电层11可为字线，并定义出阵列区的区块(block)。多条串行15在正交于基板10的方向上贯穿导电层11。多个存储单元由串行15及导电层11之间的交点所定义。这些存储单元构成一三维阵列100。多条串行选择线12设置在导电层11的多层叠层上，并平行于该多层叠层。各条串行选择线12分别与一列的串行相交。多条导线13彼此平行地设置在串行选择线12之上。导线13可为位线。串行触点17分别以对应于各个存储单元的串行15的方式设置，且串行触点17电性连接至对应的串行选择线12及对应的位线。在此，X-Y平面被定义为平行于基板10的平面，Z方向被定义为正交于基板10的方向。典型地，X方向被定义为字线的一延伸方向，Y方向被定义为位线的一延伸方向。一般而言，X方向可垂直于Y方向。

导线13相对于串行15的一种配置，是透过导线13及串行15在X-Y平面上的投影，绘示于图2B中。在这样的X-Y平面上，串行15是配置在一规则网格中，连带着存储单元是配置在一规则网格中。该规则网格的「单元」u，被定义为四个顶点位于网格的四个串行15中心、具有最小总边长及最小面积的平行四边形。存储单元在一水平存储单元平面(亦即X-Y平面)上的横向距离d，被定义为平行四边形单元u的一边长。在一些情况下，例如在单元u为正方形或菱形的情况下，单元u的四个边长相等。亦即，横向距离d是常数。在其他情况下，单元u可能具有二个不同的边长。此时，横向距离d1不等于横向距离d2。在此，横向距离d1被定义为在垂直于导线13延伸方向的方向上的横向距离d。导线13是以一个单元u的一个边上的二个串行15不对应至相同导线13的方式设置在串行15之上。由于三维的阵列设计，导线13的节距p不必像在二维阵列的案例中等于d。根据此处所述的实施例，节距p为d*(1/5)～d*(1/2)。如果节距p小于d*(1/5)，可能会浮现由于导线13(例如位线)的高密度而导致的问题。导线13的节距p较佳地为d1*(1/5)～d1*(1/2)。在示于图2B的实施例中，导线13的节距p为d*(1/2)。导线13的节距p可为38纳米～120纳米。

导线13相对于串行15的另一种配置是绘示于图2C中。图2C及图2B的差异在于，在示于图2C的实施例中，导线13的节距p为d*(1/5)。

请再回头参照图1，在大部分的实施例中，N为偶数。此时，N个阵列区A(1)～A(N)可包括一第(2n-1)个阵列区及一第2n个阵列区，其中n为1～N/2的整数。在此，为了能易于理解，分别以第一个阵列区A(1)及第二个阵列区A(2)来描述第(2n-1)个阵列区及第2n个阵列区。亦即，在此讨论N＝2且n＝1的情况。第一个阵列区A(1)及第二个阵列区A(2)可在空间中彼此分离。举例而言，如图1所示，第一个阵列区A(1)及第二个阵列区A(2)，可通过分别耦接至第一个阵列区A(1)及第二个阵列区A(2)的二个页缓冲区202，在空间中彼此分离。根据一实施例，第一个阵列区A(1)及第二个阵列区A(2)是以实质上镜像的方式设置。此例中，导线13并不是以镜像的方式设置。第一个阵列区A(1)的导线13及第二个阵列区A(2)的导线13，较佳地错开配置，以提供较简单的设计规则。

存储器结构还可包括至少N个译码器204，例如字线译码器。该至少N个译码器204分别在垂直于导线13的延伸方向的一方向上以相邻于N个阵列区A(1)～A(N)中的一个对应阵列区的方式设置，并耦接至该对应阵列区。在一实施例中，该至少N个译码器204为2N个译码器204，且该2N个译码器204中的每二个译码器204在垂直于导线13的延伸方向的该方向上以相邻于N个阵列区A(1)～A(N)中的该对应阵列区的方式设置。举例而言，如图1所示，二个译码器204是以相邻于对应的阵列区A(1)的方式设置，另外二个译码器204是以相邻于对应的阵列区A(2)的方式设置。

以上的叙述是从结构的观点来提供。而从电性的观点来看，存储器结构可为一多平面(multi-plane)存储器芯片200。必须注意的是，本文所述的「平面」不应以空间的观点来解读，而应以电性的观点来解读。更具体地说，存储器结构可包括N个平面，其中该N个平面分别包括该N个阵列区A(1)～A(N)。相较于单一平面的设计，在沿着导线13延伸方向设置的多个平面中的导线13，可具有较短的长度及较低的密度。因此，导线13的电容及电阻皆可降低，从而可降低电阻电容延迟。并且，可提供较大的页缓冲区。又再者，由于导线13的负担较小，可提供较少的电力消耗。此外，当采用多平面设计时，可以使用一些方式来减少额外时间(overheadtime)。举例而言，首先发送一第一指令地址，并将读取一第一数据。在等待第一数据的同时，可发送一第二指令地址。因此，时间被节省下来。

具体而言，根据一些实施例，N个阵列区A(1)～A(N)中的M个阵列区，尽管在空间中被分离，可被配置成同时运作，其中M为整数，且M/N为1/2或1。亦即，一个字线地址可分至N个平面中的M个平面，M为整数，且M/N为1/2或1。欲达成此点，连接M个阵列区中的所有对应组字线是不实际的。一些达成此一目标的方式，将在以下的段落中，配合图3及图4而提供。相较于连接M个阵列区中的所有对应组字线，在这些方式中所需的连接数目是大幅地降低，例如减少一个数量级到二个数量级。

如图3所示，阵列区A(1)及A(2)分别包括多个区块。在此，于每个阵列区中示例性地示出四个区块B(0)～B(3)。每个区块包括多条字线110。这些字线110分别通过多个字线驱动器206连接至对应的全局字线(globalword line)208。字线驱动器206可为高压MOS晶体管。对应至一个区块的字线驱动器206具有一共享栅极(common gate)210。亦即，区块分别对应至用于其多条字线110的多个字线驱动器206的一共享栅极210。第一个阵列区A(1)及第二个阵列区A(2)是以实质上镜像的方式设置。一组的M个区块，被定义为由分别属于M个阵列区的M个区块所构成。举例而言，一组的二个区块，例如二个区块B(2)，分别属于二个阵列区A(1)及A(2)。根据示于图3的实施例，该组的二个区块(例如二个区块B(2))，可通过连接该二个区块的共享栅极210而耦接。因此，相同的字线地址可提供至M个区块。然而，需注意位线地址会是不同的。

另一种耦接型态是提供于图4，其具有类似于图3的配置。图4及图3的差异在于，在示于图4的实施例中，M个区块所构成的一个组，是通过连接该M个区块的共享栅极210的控制栅极(control gate)212而耦接。

请参照图5，其示出根据另一实施例的存储器结构。图5及图1的差异在于页缓冲区202的位置。在本实施例中，虽然在空间中分离，阵列区A(1)是设置成在一侧相邻于阵列区A(2)。用于阵列区A(1)的页缓冲区202则设置在相对侧，亦即阵列区A(1)的外侧。

图6及图7示出根据又另外的实施例的存储器结构。在示于图6的实施例中，存储器结构包括四个阵列区A(1)～A(4)，亦即N＝4。在示于图7的实施例中，存储器结构包括八个阵列区A(1)～A(8)，亦即N＝8。前述的其他方面、细节及特征亦可提供在这二个实施例。

综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (10)

1.一种存储器结构，包括：

N个阵列区，其中N为等于或大于2的整数，该N个阵列区分别包括：

由多个存储单元构成的一个三维阵列，其中这些存储单元具有在该三维阵列的一水平存储单元平面上的二相邻存储单元之间的一横向距离d；及

多条导线，设置在该三维阵列之上，并耦接至该三维阵列，其中这些导线具有一节距p，且p/d＝1/5～1/2；以及

N个页缓冲区，分别耦接至该N个阵列区；

其中该N个阵列区及该N个页缓冲区配置在沿着这些导线的一延伸方向的一条线上。

2.根据权利要求1所述的存储器结构，其中p/d为1/5、1/4、1/3或1/2。

3.根据权利要求1所述的存储器结构，其中p为38纳米～120纳米。

4.根据权利要求1所述的存储器结构，更包括：

至少2N个译码器，该2N个译码器中的每二个译码器在垂直于这些导线的该延伸方向的该方向上以相邻于该N个阵列区中的一对应阵列区的方式设置，并耦接至该对应阵列区。

5.根据权利要求1所述的存储器结构，其中N为偶数，且其中该N个阵列区包括一第(2n-1)个阵列区及一第2n个阵列区，n为1～N/2的整数；

其中该第(2n-1)个阵列区及该第2n个阵列区是以镜像的方式设置；

其中该第(2n-1)个阵列区的这些导线及该第2n个阵列区的这些导线错开配置。

6.根据权利要求1所述的存储器结构，其中这些导线为位线。

7.根据权利要求6所述的存储器结构，其中该N个阵列区中的M个阵列区被配置成同时运作，M为整数，且M/N为1/2或1。

8.根据权利要求7所述的存储器结构，其中该M个阵列区分别包括多个区块，这些区块分别对应至用于这些区块各者的多条字线的多个字线驱动器的一共享栅极；且

其中分别属于该M个阵列区的M个区块所构成的一个组，通过连接该M个区块的这些共享栅极而耦接。

9.根据权利要求7所述的存储器结构，其中该M个阵列区分别包括多个区块，这些区块分别对应至用于这些区块各者的多条字线的多个字线驱动器的一共享栅极；且

其中分别属于该M个阵列区的M个区块所构成的一个组，通过连接该M个区块的这些共享栅极的控制栅极而耦接。

10.根据权利要求6所述的存储器结构，包括N个平面，

其中该N个平面分别包括该N个阵列区，且

其中一个字线地址分至该N个平面中的M个平面，M为整数，且M/N为1/2或1。