CN105097026B - 半导体存储器件 - Google Patents

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Abstract

一种半导体存储器件包括分别对应于第一存储体和第二存储体的第一页缓冲器块和第二页缓冲器块；输入/输出控制电路，其适于传送输入数据至数据线；第一列解码器和第二列解码器，其适于基于通过由第一列解码器和第二列解码器共享的地址线传送的列地址，将通过数据线传送的输入数据分别锁存至第一页缓冲器块和第二页缓冲器块；以及控制信号发生电路，其适于产生控制第一列解码器和第二列解码器的多个页缓冲器选择信号以选择性地对第一页缓冲器块和第二页缓冲器块执行数据锁存操作。

Description

半导体存储器件
相关申请的交叉引用
本申请要求2014年5月14日提交的申请号为10-2014-0057999的韩国专利申请的优先权，其全部公开内容通过引用合并于此。
技术领域
本发明的各种实施例总体而言涉及一种电子器件，且更具体而言，涉及一种半导体存储器件。
背景技术
半导体存储器件被划分成易失性存储器件和非易失性存储器件。
易失性存储器件以高的写入速度和读取速度进行操作，但是当断电时它们丢失储存的数据。因而，非易失性存储器件用来保持数据，而与加电/断电条件无关。非易失性存储器的实例包括：只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、快闪存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、阻变RAM(RRAM)和铁电RAM(FRAM)。快闪存储器被分类成或非(NOR)型或与非(NAND)型。
快闪存储器具有RAM和ROM这二者的优点。例如，快闪存储器可以与RAM类似被随意地编程和擦除，并且与ROM类似，快闪存储器即使当不被供电时也可以保持储存的数据。快闪存储器已经广泛地用作诸如数码照相机、个人数字助理(PDA)和MP3播放器之类的便携式电子设备的储存媒介。
发明内容
本发明的各种实施例针对一种半导体存储器件，其能够通过减小半导体存储器件的数据输入电路的尺寸来实现更高的集成度并且降低功耗。
根据本发明的一个实施例，一种半导体存储器件可以包括分别对应于第一存储体和第二存储体的第一页缓冲器块和第二缓冲器块；输入/输出控制电路，其适于将输入数据传送至数据线；第一列解码器和第二列解码器，其适于基于通过由第一列解码器和第二列解码器共享的地址线传送的列地址，将通过数据线传送的输入数据分别锁存至第一页缓冲器块和第二页缓冲器块；以及控制信号发生电路，其适于产生多个页缓冲器选择信号来控制第一列解码器和第二列解码器选择性地对第一页缓冲器块和第二页缓冲器块执行数据锁存操作。
根据本发明的一个实施例，一种半导体存储器件可以包括：第一存储体和第二存储体，每个存储体包括存储单元和页缓冲器单元；输入/输出焊盘单元，其适于接收输入数据、命令信号和地址信号；第一列解码器和第二列解码器，其适于基于多个页缓冲器选择信号和列地址来分别控制第一存储体和第二存储体的页缓冲器单元的数据锁存操作；控制信号发生电路，其适于根据数据输入次序产生页缓冲器选择信号以阻断与第一列解码器霍第二列解码器相对应的页缓冲器单元的数据锁存操作；地址计数器，其适于通过由第一列解码器和第二列解码器共享的地址线来传送列地址；以及输入/输出控制电路，其适于将输入数据传送至与第一存储体和第二存储体的页缓冲器单元耦接的数据线。
根据本发明的一个实施例，一种半导体存储器件可以包括：多个存储体单元，每个存储体单元包括存储单元和页缓冲器单元；与相应的存储体单元相对应的多个列解码器，每个列解码器适于基于列地址和页缓冲器选择信号来控制对应的页缓冲器单元的数据锁存操作；控制信号发生电路，其适于基于命令信号来产生页缓冲器选择信号以激活页缓冲器单元的数据锁存操作；以及地址计数器，其适于对内部时钟进行计数以产生列地址，并且通过由列解码器共享的地址线来传送列地址。
附图说明
图1是图示半导体存储器件的框图；
图2是图示根据本发明一个实施例的半导体存储器件的框图；
图3是图2中所示的输入/输出控制电路的详细图；
图4是图3中所示的数据控制块的详细图；
图5是图3中所示的数据控制块的详细图；
图6是图2中所示的控制信号发生电路的详细图；
图7和图8是用于图示根据本发明一个实施例的半导体存储器件的操作的信号的波形图；
图9是图示根据本发明一个实施例的存储系统的框图；
图10是图示图9中所示的存储系统的一个应用实例的框图；以及
图11是图示包括参照图10所述的存储系统的计算系统的框图。
具体实施方式
在下文中，将参照附图详细描述本发明的各种示例性实施例。提供了附图以使得本领域普通技术人员能够根据本发明的示例性实施例来制造和使用本发明。
在本公开中，附图标记直接对应于本发明的各种附图和实施例中相同编号的部分。在本说明书中还应注意，“连接/耦接”不仅表示一个部件与另一个部件直接耦接，还表示通过中间部件与另一个部件间接耦接。另外，只要未在句子中具体提及，单数形式可以包括复数形式。
图1是图示半导体存储器件10的框图。
参见图1，半导体存储器件10可以包括：输入/输出焊盘单元11、时钟发生单元12、输入/输出控制单元13、地址寄存器14、第一计数器15和第二计数器16、列解码器单元17、控制信号发生电路18、以及第一存储体单元BANK0和第二存储体单元BANK1。
输入/输出焊盘单元11可以接收从外部设备输入的输入数据DATA、多个数据输入信号WE、CLE和DQS、以及地址信号ALE，以及将接收的数据和信号传送至相应的部件。
时钟发生单元12可以响应于从输入/输出焊盘单元11接收的数据输入信号WE来产生以预定的周期触发的数据输入时钟CLK。
输入/输出控制单元13可以基于从输入/输出焊盘单元11接收的数据输入信号WE、CLE和DQS产生对控制信号发生单元18进行控制的控制信号，以及产生把数据输入包括在第一存储体单元BANK0和第二存储体单元BANK1中的第一页缓冲器单元PB0、PB2和第二页缓冲器单元PB1、PB3的控制信号。
第一计数器15和第二计数器16可以对由时钟发生单元12产生的数据输入时钟进行计数，以输出与第一存储体和第二存储体相对应的计数信号。
地址寄存器14可以使地址与由第一计数器15和第二计数器16输出的计数信号同步，暂时地储存地址，以及将地址传送至包括在列解码器单元17中的第一列解码器单元17A和第二列解码器单元17B。
列解码器单元17可以包括与第一存储体单元BANK0相对应的第一列解码器单元17A、和与第二存储体单元BANK1相对应的第二列解码器单元17B。第一列解码器单元17A和第二列解码器单元17B可以响应于由地址寄存器14输出的地址信号来输出列解码信号以对控制信号发生单元18进行控制。
控制信号发生单元18可以包括与第一存储体单元BANK0相对应的第一控制信号发生单元18A和与第二存储体单元BANK1相对应的第二控制信号发生单元18B。第一控制信号发生单元18A和第二控制信号发生单元18B可以基于由列解码器单元17输出的列解码信号来控制数据，使得数据可以输入至选自包括在第一存储体单元BANK0和第二存储体单元BANK1中的第一页缓冲器单元PB0和PB2以及第二页缓冲器单元PB1和PB3之中的页缓冲器。
第一存储体单元BANK0可以包括：第一存储单元M0、第二存储单元M1、与第一存储单元M0相对应的第一页缓冲器单元PB0、以及与第二存储单元M1相对应的第二页缓冲器单元PB1。第二存储体单元BANK1可以包括：第一存储单元M2、第二存储单元M3、与第一存储单元M2相对应的第一页缓冲器单元PB2、以及与第二存储单元M3相对应的第二页缓冲器单元PB3。第一页缓冲器单元PB0、PB2和第二页缓冲器单元PB1、PB3可以基于由控制信号发生电路18产生的控制信号，暂时储存通过输入/输出控制单元13输入的输入数据DATA。另外，在程序操作期间，第一存储单元M0和M2以及第二存储单元M1和M3可以利用分别暂时储存在第一页缓冲器单元PB0和PB1以及第二页缓冲器单元PB2和PB3中的数据来编制。
如上所述，半导体存储器件10需要包括第一计数器15、第二计数器16、与第一存储体单元BANK0相对应的第一控制信号发生单元18A、以及与第二存储体单元BANK1相对应的第二控制信号发生单元18B的数据输入电路。因而，数据输入电路占据了大的电路面积。此外，随着存储体数目的增加，会提供更多的计数器和更多的控制信号发生单元。结果，被数据输入电路占据的电路面积会增加。
图2是图示根据本发明一个实施例的半导体存储器件100的框图。
参见图2，半导体存储器件100可以包括：输入/输出焊盘单元110、时钟发生单元120、输入/输出控制电路130、地址计数器单元140、选择信号发生电路150、第一列解码器160和第二列解码器170、以及第一存储体单元BANK0和第二存储体单元BANK1。
输入/输出焊盘单元110可以接收从外部设备输入的输入数据DATA、命令信号WE、CLE和DQS、以及地址信号ALE，以执行数据输入操作和将接收到的数据和信号传送至相应的部件。输入/输出焊盘单元110可以包括控制电路。控制电路可以响应于命令信号WE、CLE和DQS以及地址信号ALE来产生并传送新的内部控制信号至相应的部件。
时钟发生单元120可以基于从输入/输出焊盘单元110接收的命令信号，产生以预定的周期触发的内部时钟和数据输入时钟。
输入/输出控制电路130可以响应于从输入/输出焊盘单元110接收的命令信号和由时钟发生单元120产生的数据输入时钟来将输入数据DATA传送至与第一存储体单元BANK0和第二存储体单元BANK1耦接的数据线。另外，在数据输入操作期间，输入/输出控制电路130可以将数据传送至选中的数据线，例如与第一存储体单元BANK0耦接的数据线，并且阻断针对未选中的数据线(例如，与第二存储体单元BANK1耦接的数据线)的数据传输操作。
地址计数器单元140可以对由时钟发生单元120产生的内部时钟进行计数以产生计数信号，以及基于从输入/输出焊盘单元110接收的计数信号和命令信号产生列地址。产生的列地址可以被传送至第一列解码器160和第二列解码器170。地址计数器单元140可以将完整的列地址传送至第一列解码器160和第二列解码器170，而不是与第一存储体单元BANK0和第二存储体单元BANK1相对应的不同的地址。因此，地址计数器单元140可以由单个计数器电路组成，所以可以减少与第一列解码器160和第二列解码器170耦接的地址线的数目。
控制信号发生电路150可以基于通过输入/输出焊盘单元110输入的命令信号来输出控制第一列解码器160和第二列解码器170的控制信号。控制信号发生电路150可以控制第一列解码器160和第二列解码器170以选择包括在第一存储体单元BANK0和第二存储体单元BANK1的第一页缓冲器单元PB0和PB2以及第二页缓冲器单元PB1和PB3中的一些或全部，使得通过输入/输出控制电路130输入的输入数据DATA可以被输入至第一页缓冲器单元PB0和PB2以及第二页缓冲器单元PB1和PB3中的一些或全部。控制信号发生电路150可以由单个电路组成，而与第一存储体单元BANK0和第二存储体单元BANK1的数目无关。因此，可以降低电路的尺寸以增加集成度。此外，由于简化了电路配置，所以功耗可以得以降低。
第一列解码器160和第二列解码器170可以分别对应于第一存储体单元BANK0和第二存储体单元BANK1。第一列解码器160和第二列解码器170可以基于从控制信号发生电路150输出的控制信号来选择第一存储体BANK0和第二存储体BANK1中的任一个或这二者，以激活数据输入操作。
第一存储体单元BANK0可以包括：第一存储单元M0、第二存储单元M1、与第一存储单元M0相对应第一页缓冲器单元PB0、以及与第二存储单元M1相对应的第二页缓冲器单元PB1。第二存储体单元BANK1可以包括：第一存储单元M2、第二存储单元M3、与第一存储单元M2相对应的第一页缓冲器单元PB2、以及与第二存储单元M3相对应的第二页缓冲器单元PB3。第一页缓冲器单元PB0和PB2以及第二页缓冲器PB1和PB3可以基于由控制信号发生电路150产生的控制信号，暂时储存通过输入/输出控制单元130输入的输入数据DATA。
图3是图示图2中所示的输入/输出控制电路的配置的图。
参见图3，输入/输出控制电路130可以包括第一数据线控制块131和第二数据线控制块132。
第一数据线控制块131可以耦接在第一局部数据线IOIN_BO<15:0>和第一全局数据线GDL_B0<15:0>之间，响应于数据输入激活信号DIN_EN而被激活、以及基于数据输入时钟DCLK_BO和数据输入时钟DCLK_B1_B0来传送或阻断图2中所示的通过输入/输出焊盘单元110输入至第一局部数据线IOIN_BO<15:0>的输入数据至第一全局数据线GDL_B0<15:0>。第一数据线控制块131可以对应于图1中所示的第一存储体BANK0。
第一数据线控制块131可以包括耦接在第一局部数据线IOIN_BO<15:0>和第一全局数据线GDL_B0<15:0>之间的多个数据控制单元131<15:0>。数据控制单元131<15:0>可以包括相同的电路配置。
第二数据线控制块132可以耦接在第二局部数据线IOIN_B1<15:0>和第二全局数据线GDL_B1<15:0>之间，响应于数据输入激活信号DIN_EN而被激活，以及基于数据输入时钟DCLK_B1来传送或阻断图2中所示的通过输入/输出焊盘单元110输入至第二局部数据线IOIN_B1<15:0>的输入数据至第二全局数据线GDL_B1<15:0>。第二数据线控制块132可以对应于图1中所示的第二存储体BANK1。
第二数据线控制块132可以包括耦接在第二局部数据线IOIN_B1<15:0>与第二全局数据线GDL_B1<15:0>之间的多个数据控制单元132<15:0>。数据控制单元132<15:0>可以具有相同的电路配置。
图4是图示图3中所示的数据控制块132<15>的电路图。
参见图4，数据控制块132<15>可以包括第一传送单元T1和第二传送单元T2以及输出单元OUT1。
第一传送单元T1可以包括与第一局部数据线IOIN_B0<15>耦接的传输晶体管P1和N1、锁存器IV3、IV4和反相器IV1。反相器IV1可以将数据输入时钟DCLK_BO反相，并且将反相的数据输入时钟DCLK_BO传送至传输晶体管P1。基于反相的数据输入时钟DCLK_BO和数据输入时钟DCLK_BO，传输晶体管P1和N1可以将通过第一局部数据线IOIN_B0<15>输入的输入数据传送至锁存器IV3和IV4，并且锁存器IV3和IV4可以暂时储存通过传输晶体管P1和N1输入的输入数据。
第二传送单元T2可以包括与第一传送单元T1耦接的传输晶体管P2和N2、锁存器IV6和IV7以及反相器IV5。反相器IV5可以将数据输入时钟DCLK_B1_BO反相，并且将反相的数据输入时钟DCLK_B1_BO传送至传输晶体管P2。基于反相的数据输入时钟DCLK_B1_BO和数据输入时钟DCLK_B1_BO，传输晶体管P2和N2可以将通过第一传送单元T1输入的输入数据传送至锁存器IV6和IV7，并且锁存器IV6和IV7可以暂时储存通过传输晶体管P2和N2输入的输入数据。
输出单元OUT1可以包括耦接在第二传送单元T2和第一全局数据线GDL_B0<15>之间的缓冲器BF，以及与第一全局数据线GDL_B0<15>耦接的锁存器IV8和IV9。缓冲器BF可以基于数据输入激活信号DIN_EN被激活，以及将通过第二传送单元T2输入的输入数据传送至锁存器IV8和IV9。锁存器IV8和IV9可以将锁存的数据传送至第一全局数据线GDL_B0<15>。
图5是图示图3中所示的数据控制块132<15>的电路图。
参见图5，数据控制块132<15>可以包括与第二局部数据线IOIN_B1<15>耦接的触发器I/F、以及输出单元OUT2。
触发器I/F可以使通过数据输入时钟DCLK_B1输入的输入数据与第二局部数据线IOIN_B1<15>同步。
输出单元OUT2可以包括耦接在触发器I/F和第二全局数据线GDL_B1<15>之间的缓冲器BF、以及与第二全局数据线GDL_B1<15>耦接的锁存器IV10和IV11。缓冲器BF可以基于数据输入激活信号DIN_EN来激活，将通过触发器I/F输入的输入数据传送至锁存器IV10和IV11，并且锁存器IV10和IV11可以将锁存的数据传送至第二全局数据线GDL_B1<15>。
图6是图示图2中所示的控制信号发生电路的电路图。
参见图6，控制信号发生电路150可以包括：多个触发器I/F1、I/F2以及I/F3、负载单元LO、以及多个逻辑门ND1至ND4。
触发器I/F1可以基于与第一存储体的第一存储器相对应的第一选择信号LOAD_BO_LB来激活，以及基于页缓冲器选择信号PBSEL的反相信号和内部电源电压VCCI来输出输出信号。逻辑门ND1可以对触发器I/F1的输出信号和页缓冲器选择信号PBSEL执行逻辑操作，以输出与第一存储体的第一存储器相对应的第一页缓冲器选择信号PBSEL_BO_LB。
触发器I/F2可以基于与第一存储体的第二存储器相对应的第二选择信号LOAD_BO_HB来激活，以及基于页缓冲器选择信号PBSEL的反相信号和内部电源电压VCCI来输出输出信号。逻辑门ND2可以对触发器I/F2的输出信号和页缓冲器选择信号PBSEL执行逻辑操作，并且输出与第一存储体的第二存储器相对应的第二页缓冲器选择信号PBSEL_BO_HB。
触发器I/F3可以基于与第二存储体的第一存储器相对应的第三选择信号LOAD_B1_LB来激活，以及基于页缓冲器选择信号PBSEL的反相信号和内部电源电压VCCI来输出输出信号。逻辑门ND3可以对触发器I/F3的输出信号和页缓冲器选择信号PBSEL执行逻辑操作，以输出与第二存储体的第一存储器相对应的第三页缓冲器选择信号PBSEL_B1_LB。
负载单元LO可以暂时储存和输出与第二存储体的第二存储器相对应的第十四选择信号LOAD_B1_HB。逻辑门ND4可以对负载单元LO的输出信号和页缓冲器选择信号PBSEL执行逻辑操作，以输出与第二存储体的第二存储器相对应的第四页缓冲器选择信号PBSEL_B1_HB。
图7和图8是用于图示根据本发明一个实施例的半导体存储器件的操作的信号的波形图。
图7是用于图示在数据输入操作期间数据同时被输入至第一存储体单元BANK0和第二存储体单元BANK1的情况的信号的波形图。
当数据同时被输入至第一存储体BANK0和第二存储体BANK1时，开始存储体地址可以与第一存储体BANK0相对应，而结尾存储体地址可以与第二存储体BANK1相对应。存储体地址可以响应于地址信号ALE来输入。参见图2和图7，用于数据输入操作的命令信号WE、CLE和DQS以及地址信号ALE可以通过输入/输出焊盘单元110传送至相应的部件。此外，输入/输出焊盘单元110可以将外部输入的数据DATA 0至15作为局部数据D0至D15传送至局部数据线IOIN_EVEN<7:0>和IOIN_ODD<7:0>。
时钟发生单元120可以基于从输入/输出焊盘单元110接收的命令信号，产生以预定的周期触发的内部时钟CK4DP，以及通过利用内部时钟CK4DP产生数据输入时钟DCLK_B0和DCLK_B1，使得数据输入时钟DCLK_B0和DCLK_B1可以具有相同的周期并且交替地触发。当数据被输入至第一存储体单元BANK0和第二存储体单元BANK1时，可以把数据输入时钟DCLK_B1_B0产生为具有与数据输入时钟DCLK_B1相同的周期和触发定时。
输入/输出控制电路130可以基于从输入/输出焊盘单元110接收的命令信号和由时钟发生单元120产生的数据输入时钟DCLK_B0、DCLK_B1和DCLK_B1_B0，将传送至第一局部数据线IOIN_B0<15:0>和第二局部数据线IOIN_B1<15:0>的局部数据D0至D15传送至第一全局数据线GDL_B0<15:0>和第二全局数据线GDL_B1<15:0>。
地址计数器单元140可以对由时钟发生单元120产生的内部时钟CK4DP进行计数，以产生计数信号，并且基于计数信号和从输入/输出焊盘单元110接收的命令信号产生列地址。产生的列地址可以被传送至第一列解码器160和第二列解码器170。地址计数器单元140可以将完整的列地址传送至第一列解码器160和第二列解码器170，而不是与第一存储体单元BANK0和第二存储体单元BANK1相对应的不同的地址。因此，地址计数器单元140可以由单个计数器电路组成，因而，可以减少与第一列解码器160和第二列解码器170耦接的地址线的数目。
控制信号发生电路150可以基于通过输入/输出焊盘单元110输入的命令信号产生控制第一列解码器160和第二列解码器170的第一页缓冲器选择信号PBSEL_BO_LB、第二页缓冲器选择信号PBSEL_BO_HB、第三页缓冲器选择信号PBSEL_B1_LB和第四页缓冲器选择信号PBSEL_B1_HB。基于第一页缓冲器选择信号PBSEL_BO_LB、第二页缓冲器选择信号PBSEL_BO_HB、第三页缓冲器选择信号PBSEL_B1_LB和第四页缓冲器选择信号PBSEL_B1_HB，第一列解码器160和第二列解码器170可以选择包括在第一存储体单元BANK0和第二存储体单元BANK1中的第一页缓冲器单元PB0和PB2以及第二页缓冲器单元PB1和PB3，以将通过输入/输出控制电路130输入的内部数据D0至D15输入至第一页缓冲器单元PB0和PB2以及第二页缓冲器单元PB1和PB3。
图8是用于图示第一存储体BANK0和第二存储体BANK1在数据输入操作中具有不同的定时的情况的信号的波形图。也就是说，以下参照图8来描述在数据输入操作的初始部分数据仅被输入至第二存储体单元BANK1，而在数据输入操作的最后部分数据被输入至第一存储体单元BANK0的情况。
当在数据输入操作的初始部分数据仅被输入至第二存储体BANK1，而在数据输入操作的最后部分数据仅被输入至第一存储体BANK0时，开始存储体地址可以与第二存储体BANK1相对应，而结尾存储体地址可以与第一存储体BANK0相对应。参见图2至图6和图8，用于数据输入操作的命令信号WE、CLE和DQS以及地址信号ALE可以通过输入/输出焊盘单元110被传送至相应的部件。此外，输入/输出焊盘单元110可以将外部输入的数据DATA 0至15作为内部数据D0至D15传送至局部数据线IOIN_EVEN<7:0>和IOIN_ODD<7:0>。
时钟发生单元120可以基于从输入/输出焊盘单元110接收的命令信号来产生以预定的周期触发的内部时钟CK4DP，并且通过利用内部时钟CK4DP产生数据输入时钟DCLK_B0和DCLK_B1，使得数据输入时钟DCLK_B0和DCLK_B1可以具有相同的周期并且交替地触发。当以不同的定时向第一存储体单元BANK0和第二存储体单元BANK1输入数据时，数据输入时钟DCLK_B1_B0可以具有与数据输入时钟DCLK_B1相同的周期和触发定时，并且基于在数据输入操作的最后部分转变的命令信号WE和CLE触发。
输入/输出控制电路130可以基于从输入/输出焊盘单元110接收的命令信号和由时钟发生单元120产生的数据输入时钟DCLK_B0、DCLK_B1以及DCLK_B1_B0将被传送至第一局部数据线IOIN_B0<15:0>和第二局部数据线IOIN_B1<15:0>的内部数据D0至D15传送至第一全局数据线GDL_B0<15:0>和第二全局数据线GDL_B1<15:0>。
地址计数器单元140可以对由时钟发生单元120产生的内部时钟CK4DP进行计数以产生计数信号，以及基于从输入/输出焊盘单元110接收的命令信号和计数信号产生列地址。产生的列地址可以被传送至第一列解码器160和第二列解码器170。地址计数器单元140可以将完整的列地址传送至第一列解码器160和第二列解码器170，而不是与第一存储体单元BANK0和第二存储体单元BANK1相对应的不同的地址。因此，地址计数器单元140可以由单个计数器电路组成，因而，可以减少与第一列解码器160和第二列解码器170耦接的地址线的数目。
控制信号发生电路150可以基于通过输入/输出焊盘单元110输入的命令信号产生控制第一列解码器160和第二列解码器170的第一页缓冲器选择信号PBSEL_BO_LB、第二页缓冲器选择信号PBSEL_BO_HB、第三页缓冲器选择信号PBSEL_B1_LB和第四页缓冲器选择信号PBSEL_B1_HB。
控制信号发生电路150可以促使第一选择信号LOAD_BO_LB和第二选择信号LOAD_BO_HB触发至低电平，以防止在数据输入操作的初始部分数据被输入至第一存储体单元BANK0，使得即使当页缓冲器选择信号PBSEL激活时也可以防止激活第一页缓冲器选择信号PBSEL_B0_LB和第二页缓冲器选择信号PBSEL_B0_HB。因此，即使当第一列解码器160和第二列解码器170使用相同的列地址时，也可以防止数据被传送至第一存储体单元BANK0。
控制信号发生电路150可以促使第三选择信号LOAD_B1_LB和第四选择信号LOAD_B1_HB触发至低电平，以防止在数据输入操作的最后部分最后的数据被输入至第二存储体单元BANK1，使得即使当页缓冲器选择信号PBSEL激活时也可以防止激活第三页缓冲器选择信号PBSEL_B1_LB和第四页缓冲器选择信号PBSEL_B1_HB。
基于第一页缓冲器选择信号PBSEL_BO_LB、第二页缓冲器选择信号PBSEL_BO_HB、第三页缓冲器选择信号PBSEL_B1_LB和第四页缓冲器选择信号PBSEL_B1_HB，第一列解码器160和第二列解码器170可以选择包括在第一存储体单元BANK0和第二存储体单元BANK1中的第一页缓冲器单元PB0和PB2以及第二页缓冲器单元PB1和PB3，使得通过输入/输出控制电路130输入的内部数据D0至D15可以被输入至第一页缓冲器单元PB0和PB2以及第二页缓冲器单元PB1和PB3。
在数据输入操作的最后部分，输入/输出控制电路130可以基于数据输入时钟DCLK_B1将被传送至第一局部输入线IOIN_B0<15:0>的最后的内部数据传送至第一全局数据线GDL_B0<15:0>。
图9是图示根据本发明的一个实施例的存储系统200的框图。
参见图9，存储系统200可以包括非易失性存储器件220和存储器控制器210。
非易失性存储器件220可以配置成上述的半导体存储器件，并且可以通过与存储器控制器210兼容的上述方法来操作。存储器控制器210可以配置成控制非易失性存储器件220。具有上述配置的存储系统200可以是组合了非易失性存储器件220和存储器控制器210的存储卡或固态盘(SSD)。静态RAM(SRAM)211可以用作中央处理单元(CPU)212的操作存储器。主机接口(I/F)213可以包括与存储系统200耦接的主机的数据交换协议。错误校正码(ECC)214可以检测和校正包括在从非易失性存储器件220读取的数据中的错误。存储器接口(I/F)215可以与非易失性存储器件220相互配合工作。CPU 212可以执行用于存储器控制器1110的数据交换的总体控制操作。
尽管在图9中未示出，但是存储系统200还可以包括储存用来与主机相互配合工作的代码数据的ROM(未示出)。此外，非易失性存储器件220可以是由多个快闪存储器芯片组成的多芯片封装体。存储系统200可以被提供为具有高可靠性和低错误率的储存媒介。根据本发明的一个实施例的快闪存储器可以被提供在诸如半导体盘设备之类的存储系统中，例如固态盘(SSD)。也就是说，当存储系统200是SSD时，存储器控制器110可以通过包括USB、MMC、PCI-E、SATA、PATA、SCSI、ESDI和IDE在内的接口协议中的一种与外部(例如，主机)通信。
图10是图示根据前述的各种实施例的融合式存储器件或融合式存储系统的框图。例如，本发明的技术特征可以应用于OneNand快闪存储器300以作为融合式存储器件。
OneNand快闪存储器300可以包括：主机接口(I/F)310、缓冲RAM 320、控制器330、寄存器340以及与非(NAND)型快闪单元阵列1150。主机接口310可以配置成通过不同的协议与器件交换各种类型的信息。缓冲RAM 320可以具有用于驱动存储器件的嵌入代码或者暂时储存数据。控制器330可以配置成基于外部给出的控制信号和命令控制读取和程序操作以及每个状态。寄存器340可以配置成将包括限定系统操作环境的指令、地址和配置的数据储存在存储器件中。NAND型快闪单元阵列350可以包括包含有非易失性存储器单元和页缓冲器的操作电路。基于来自主机的写入请求，OneNAND快闪存储体300可以采用前述的方式来编制数据。
图11是根据本发明的一个实施例的计算系统400的框图。
计算系统400可以包括诸如基带芯片组之类的CPU 420、RAM 430、用户接口440、调制解调器450，以及存储系统410，它们与系统总线460电耦接。如果计算系统400是移动设备，则可以提供电池以向计算系统400施加操作电压。存储系统410可以包括存储器控制器411和快闪存储器件412。尽管在图11中未示出，但是计算系统400还可以包括应用芯片组、照相机图像处理器、或移动DRAM。存储系统410可以形成利用非易失性存储器来储存数据的固态驱动器(SSD)。存储系统410可以被提供为融合式快闪存储器(例如，OneNAND快闪存储器)。
根据本发明的一个实施例，由于在半导体存储器件中与多个存储体相对应的输入控制电路被集成为单个控制电路，所以可以减小包括在半导体存储器件中的数据输入电路的尺寸，以增加半导体存储器件的集成度和降低功耗。
以上所述的各种实施例不限制于器件和方法，但是可以通过实施与实施例的特征相对应的功能的程序来实施或者通过该程序所记录在的永久性计算机可读记录媒介来实施。基于实施例的描述，本领域普通技术人员容易地进行这样的实现方式。
本文中已经公开了示例性实施例，尽管利用了具体术语，但是这些术语仅以一般性且描述性的意义来使用和解释，并非出于限制的目的。在一些情况下，本领域技术人员显而易见的是，自本申请提交起，除非另外具体指出，否则可以单独地使用结合特定实施例描述的特征、特性和/或元素，或者与结合其他实施例描述的特征、特性和/或元素组合使用。尽管已经参照本发明的一些说明性实施例描述了各实施例，但是应当理解，本领域技术人员能够设计落入由所附权利要求阐述的声明要求保护的发明的精神和范围内的众多其他修改和各种实施例。
通过本发明的实施例可以看出，本发明提供了下面技术方案:
技术方案1.一种半导体存储器件，包括：
第一页缓冲器块和第二页缓冲器块，其分别对应于第一存储体和第二存储体；
输入/输出控制电路，其适于将输入数据传送至数据线；
第一列解码器和第二列解码器，其适于基于通过地址线传送的列地址和由所述第一列解码器和所述第二列解码器共享的多个页缓冲器选择信号，将通过所述数据线传送的所述输入数据分别锁存至所述第一页缓冲器块和所述第二页缓冲器块；以及
控制信号发生电路，其适于产生多个页缓冲器选择信号。
技术方案2.如技术方案1所述的半导体存储器件，还包括时钟发生单元，其适于基于命令信号产生内部时钟和数据输入时钟。
技术方案3.如技术方案2所述的半导体存储器件，还包括地址计数器，其适于对所述内部时钟进行计数以基于所述命令信号产生所述列地址，以及将所述列地址通过所述地址线传送至所述第一列解码器和所述第二列解码器。
技术方案4.如技术方案1所述的半导体存储器件，其中，当在输入与所述第二存储体相对应的第二存储体地址之前输入与所述第一存储体相对应的第一存储体地址时，数据被同时输入至所述第一存储体和所述第二存储体，以及当在输入所述第一存储体地址之前输入所述第二存储体地址时，所述第二存储体的数据输入操作在所述第一存储体的数据输入操作之前执行。
技术方案5.如技术方案1所述的半导体存储器件，其中，在数据输入操作期间，当数据被同时输入至所述第一存储体和所述第二存储体时，所述控制信号发生电路将所述页缓冲器选择信号激活，以选择所述第一页缓冲器块和所述第二页缓冲器块。
技术方案6.如技术方案1所述的半导体存储器件，其中，在数据输入操作期间，当所述第一存储体和所述第二存储体中的一个被选中时，所述控制信号发生电路将所述页缓冲器选择信号激活，以选择所述第一页缓冲器块和所述第二页缓冲器块之中与选中的存储体相对应的页缓冲器块。
技术方案7.如技术方案1所述的半导体存储器件，其中，所述输入/输出控制电路包括：
第一数据线控制单元，其适于将所述输入数据传送至与所述第一存储体相对应的第一数据线；以及
第二数据线控制单元，其适于将所述内部数据传送至与所述第二存储体相对应的第二数据线。
技术方案8.如技术方案7所述的半导体存储器件，其中，所述第一数据线控制单元包括多个第一数据控制单元，所述多个第一数据控制单元适于基于第一数据输入时钟和第二数据输入时钟将所述输入数据传送至所述第一数据线。
技术方案9.如技术方案8所述的半导体存储器件，其中，所述第二数据线控制单元包括多个第二数据控制单元，所述多个第二数据控制单元适于基于第三数据输入时钟将所述输入数据传送至所述第二数据线。
技术方案10.如技术方案9所述的半导体存储器件，其中，所述第一数据输入时钟和所述第三数据输入时钟具有相同的周期，并且交替地触发。
技术方案11.如技术方案9所述的半导体存储器件，其中，在数据输入操作的最后部分，所述第二数据输入时钟比所述第一数据输入时钟多触发一次。
技术方案12.一种半导体存储器件，包括：
第一存储体和第二存储体，每个存储体包括存储单元和页缓冲器单元；
输入/输出焊盘单元，其适于接收输入数据、命令信号和地址信号；
第一列解码器和第二列解码器，其适于基于多个页缓冲器选择信号和列地址来分别控制所述第一存储体和所述第二存储体的页缓冲器单元的数据锁存操作；
控制信号发生电路，其适于产生所述页缓冲器选择信号；
地址计数器，其适于通过由所述第一列解码器和所述第二列解码器共享的地址线传送所述列地址；以及
输入/输出控制电路，其适于将所述输入数据传送至与所述第一存储体和所述第二存储体的页缓冲器单元耦接的数据线。
技术方案13.如技术方案12所述的半导体存储器件，还包括时钟发生单元，其适于基于所述命令信号产生内部时钟和数据输入时钟。
技术方案14.如技术方案12所述的半导体存储器件，其中，所述控制信号发生电路在数据输入操作期间，当数据被同时输入至所述第一存储体和所述第二存储体时，将所述页缓冲器选择信号激活，以选择所述第一页缓冲器单元和所述第二页缓冲器单元。
技术方案15.如技术方案12所述的半导体存储器件，其中，在数据输入操作期间，当所述第一存储体和所述第二存储体中的一个被选中时，所述控制信号发生电路将所述页缓冲器选择信号激活，以选择所述第一页缓冲器单元和所述第二页缓冲器单元之中与选中的存储体相对应的页缓冲器单元。
技术方案16.如技术方案12所述的半导体存储器件，其中，所述输入/输出控制电路包括：
第一数据线控制单元，其适于将所述输入数据传送至与所述第一存储体相对应的第一数据线；以及
第二数据线控制单元，其适于将所述内部数据传送至与所述第二存储体相对应的第二数据线。
技术方案17.如技术方案12所述的半导体存储器件，其中，所述第一数据线控制单元包括多个第一数据控制单元，其适于基于第一数据输入时钟和第二数据输入时钟将所述输入数据传送至所述第一数据线。
技术方案18.如技术方案17所述的半导体存储器件，其中，所述第二数据线控制单元包括多个第二数据控制单元，其适于基于第三数据输入时钟将所述内部数据传送至第二数据线。
技术方案19.一种半导体存储器件，包括：
多个存储体单元，每个存储体单元包括存储单元和页缓冲器单元；
与相应的存储体单元相对应的多个列解码器，每个列解码器适于基于列地址和页缓冲器选择信号来控制对应的页缓冲器单元的数据锁存操作；
控制信号发生电路，其适于基于命令信号产生所述页缓冲器选择信号，以激活所述页缓冲器单元的数据锁存操作；以及
地址计数器，其适于对内部时钟进行计数以产生所述列地址，以及通过由所述列解码器共享的地址线传送所述列地址。
技术方案20.如技术方案19所述的半导体存储器件，还包括时钟发生单元，所述时钟发生单元适于基于所述命令信号产生所述内部时钟和第一数据输入时钟至第三数据输入时钟。
技术方案21.如技术方案20所述的半导体存储器件，还包括输入/输出控制电路，所述输入/输出控制电路适于基于所述第一数据输入时钟至所述第三数据输入时钟将输入数据传送至与相应的页缓冲器单元耦接的数据线。
技术方案22.如技术方案21所述的半导体存储器件，其中，所述输入/输出控制电路包括多个数据线控制单元，所述多个数据线控制单元适于将所述输入数据传送至与相应的存储体单元相对应的数据线。

Claims (21)

1.一种半导体存储器件，包括：
第一存储体中所包括的第一页缓冲器块和第二存储体中所包括的第二页缓冲器块；
输入/输出控制电路，其适于将输入数据传送至数据线；
第一列解码器和第二列解码器，其适于：基于多个页缓冲器选择信号和通过由所述第一列解码器和所述第二列解码器共享的地址线传送的列地址，来分别选择所述第一存储体中所包括的所述第一页缓冲器块和所述第二存储体中所包括的所述第二页缓冲器块，以锁存通过所述数据线传送的所述输入数据；以及
控制信号发生电路，其适于产生所述多个页缓冲器选择信号，
其中，当在输入与所述第二存储体相对应的第二存储体地址之前输入与所述第一存储体相对应的第一存储体地址时，数据被同时输入至所述第一存储体和所述第二存储体，以及当在输入所述第一存储体地址之前输入所述第二存储体地址时，所述第二存储体的数据输入操作在所述第一存储体的数据输入操作之前执行。
2.如权利要求1所述的半导体存储器件，还包括时钟发生单元，其适于基于命令信号产生内部时钟和数据输入时钟。
3.如权利要求2所述的半导体存储器件，还包括地址计数器，其适于对所述内部时钟进行计数以基于所述命令信号产生所述列地址，以及将所述列地址通过所述地址线传送至所述第一列解码器和所述第二列解码器。
4.如权利要求1所述的半导体存储器件，其中，在数据输入操作期间，当数据被同时输入至所述第一存储体和所述第二存储体时，所述控制信号发生电路将所述页缓冲器选择信号激活，以选择所述第一页缓冲器块和所述第二页缓冲器块。
5.如权利要求1所述的半导体存储器件，其中，在数据输入操作期间，当所述第一存储体和所述第二存储体中的一个被选中时，所述控制信号发生电路将所述页缓冲器选择信号激活，以选择所述第一页缓冲器块和所述第二页缓冲器块之中与选中的存储体相对应的页缓冲器块。
6.如权利要求1所述的半导体存储器件，其中，所述输入/输出控制电路包括：
第一数据线控制单元，其适于将所述输入数据传送至与所述第一存储体相对应的第一数据线；以及
第二数据线控制单元，其适于将所述输入数据传送至与所述第二存储体相对应的第二数据线。
7.如权利要求6所述的半导体存储器件，其中，所述第一数据线控制单元包括多个第一数据控制单元，所述多个第一数据控制单元适于基于第一数据输入时钟和第二数据输入时钟将所述输入数据传送至所述第一数据线。
8.如权利要求7所述的半导体存储器件，其中，所述第二数据线控制单元包括多个第二数据控制单元，所述多个第二数据控制单元适于基于第三数据输入时钟将所述输入数据传送至所述第二数据线。
9.如权利要求8所述的半导体存储器件，其中，所述第一数据输入时钟和所述第三数据输入时钟具有相同的周期，并且交替地触发。
10.如权利要求8所述的半导体存储器件，其中，在数据输入操作的最后部分，所述第二数据输入时钟比所述第一数据输入时钟多触发一次。
11.一种半导体存储器件，包括：
第一存储体和第二存储体，每个存储体包括存储单元和页缓冲器单元；
输入/输出焊盘单元，其适于接收输入数据、命令信号和地址信号；
第一列解码器和第二列解码器，其适于基于多个页缓冲器选择信号和列地址来分别控制所述第一存储体和所述第二存储体的页缓冲器单元的数据锁存操作；
控制信号发生电路，其适于产生所述页缓冲器选择信号；
地址计数器，其适于通过由所述第一列解码器和所述第二列解码器共享的地址线传送所述列地址；以及
输入/输出控制电路，其适于将所述输入数据传送至与所述第一存储体和所述第二存储体的页缓冲器单元耦接的数据线。
12.如权利要求11所述的半导体存储器件，还包括时钟发生单元，其适于基于所述命令信号产生内部时钟和数据输入时钟。
13.如权利要求11所述的半导体存储器件，其中，所述控制信号发生电路在数据输入操作期间，当数据被同时输入至所述第一存储体和所述第二存储体时，将所述页缓冲器选择信号激活，以选择第一页缓冲器单元和第二页缓冲器单元。
14.如权利要求11所述的半导体存储器件，其中，在数据输入操作期间，当所述第一存储体和所述第二存储体中的一个被选中时，所述控制信号发生电路将所述页缓冲器选择信号激活，以选择第一页缓冲器单元和第二页缓冲器单元之中与选中的存储体相对应的页缓冲器单元。
15.如权利要求11所述的半导体存储器件，其中，所述输入/输出控制电路包括：
第一数据线控制单元，其适于将所述输入数据传送至与所述第一存储体相对应的第一数据线；以及
第二数据线控制单元，其适于将所述输入数据传送至与所述第二存储体相对应的第二数据线。
16.如权利要求15所述的半导体存储器件，其中，所述第一数据线控制单元包括多个第一数据控制单元，其适于基于第一数据输入时钟和第二数据输入时钟将所述输入数据传送至所述第一数据线。
17.如权利要求16所述的半导体存储器件，其中，所述第二数据线控制单元包括多个第二数据控制单元，其适于基于第三数据输入时钟将所述输入数据传送至所述第二数据线。
18.一种半导体存储器件，包括：
多个存储体单元，每个存储体单元包括存储单元和页缓冲器单元；
与相应的存储体单元相对应的多个列解码器，每个列解码器适于基于列地址和页缓冲器选择信号来控制对应的页缓冲器单元的数据锁存操作；
控制信号发生电路，其适于基于命令信号产生所述页缓冲器选择信号，以激活所述页缓冲器单元的数据锁存操作；以及
地址计数器，其适于对内部时钟进行计数以产生所述列地址，以及通过由所述列解码器共享的地址线传送所述列地址。
19.如权利要求18所述的半导体存储器件，还包括时钟发生单元，所述时钟发生单元适于基于所述命令信号产生所述内部时钟和第一数据输入时钟至第三数据输入时钟。
20.如权利要求19所述的半导体存储器件，还包括输入/输出控制电路，所述输入/输出控制电路适于基于所述第一数据输入时钟至所述第三数据输入时钟将输入数据传送至与相应的页缓冲器单元耦接的数据线。
21.如权利要求20所述的半导体存储器件，其中，所述输入/输出控制电路包括多个数据线控制单元，所述多个数据线控制单元适于将所述输入数据传送至与相应的存储体单元相对应的数据线。
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