CN114388036A - 感测节点控制器、存储器装置和操作该存储器装置的方法 - Google Patents

感测节点控制器、存储器装置和操作该存储器装置的方法 Download PDF

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Abstract

本公开涉及一种感测节点控制器、存储器装置和操作该存储器装置的方法。本技术涉及电子装置。一种减少在感测操作期间产生的噪声的存储器装置包括：多个页，所述多个页各自包括多个存储器单元；外围电路，其被配置为感测多个页中的选定页，所述选定页包括选定存储器单元；以及感测节点控制器，其被配置为基于为了感测选定页中的多个逻辑页当中的一个逻辑页而执行的多个感测操作当中的第一感测操作的结果，在第二感测操作期间控制通过位线联接到选定存储器单元的页缓冲器中的感测节点。

Description

感测节点控制器、存储器装置和操作该存储器装置的方法
技术领域
本文所描述的一个或更多个实施方式涉及一种电子装置，更具体地，涉及一种存储器装置和操作该存储器装置的方法。
背景技术
存储装置在主机装置(例如，计算机、智能电话或智能平板)的控制下存储数据。存储装置可以将数据存储在各种类型的存储器装置中。示例包括磁盘(例如，硬盘驱动器(HDD))、半导体存储器(例如，固态驱动器(SSD))、存储卡或其它类型存储器装置。
在一些情况下，存储装置可以包括存储数据的存储器装置和控制存储器装置中的数据存储的存储器控制器。存储器装置可以分类为易失性存储器或非易失性存储器。非易失性存储器的示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EPM)、闪存存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)和铁电RAM(FRAM)。
发明内容
本公开的实施方式提供了一种减少感测操作期间产生的噪声的存储器装置及其操作方法。
根据本公开的一个实施方式，一种存储器装置可以包括：多个页，所述多个页各自包括多个存储器单元；外围电路，所述外围电路被配置为感测多个页中的选定页，所述选定页包括选定存储器单元；以及感测节点控制器，所述感测节点控制器被配置为基于为了感测选定页中的多个逻辑页当中的一个逻辑页而执行的多个感测操作当中的第一感测操作的结果，在所述多个感测操作当中的第二感测操作期间控制通过位线联接到选定存储器单元的页缓冲器中的感测节点。
根据本公开的一个实施方式，一种操作存储器装置(该存储器装置被配置为感测各自包括多个存储器单元的多个页当中的包括选定存储器单元的选定页)的方法可以包括以下步骤：执行第一感测操作以感测选定页中的多个逻辑页当中的一个逻辑页；以及基于第一感测操作的结果，在用于感测该逻辑页的第二感测操作期间，控制通过位线联接到选定存储器单元的页缓冲器中的感测节点。
根据本公开的一个实施方式，一种操作存储器装置(该存储器装置被配置为感测各自包括多个存储器单元的多个页当中的包括选定存储器单元的选定页)的方法可以包括以下步骤：根据通过在为了感测多个逻辑页当中的一个逻辑页而执行的多个感测操作当中在最后的感测操作之前执行的一个或更多个感测操作而获得的感测数据，在所述最后的感测操作期间控制通过位线联接到所述选定存储器单元的页缓冲器中的感测节点。
根据本公开的一个实施方式，一种设备可以包括：输出端，该输出端联接到页缓冲器的感测节点；以及控制器，该控制器被配置为基于不同于第二感测操作的第一感测操作的结果产生要通过输出端传送到感测节点的掩蔽值，其中，在第一感测操作之后并且在感测节点联接到选定存储器单元的时间期间执行第二感测操作。
根据本技术，可以通过在执行最后的感测操作之前基于感测的数据掩蔽感测节点值来减少页缓冲器中被翻转的锁存器的数量，从而减少噪声的出现。
附图说明
图1示出了存储装置的实施方式。
图2示出了存储器装置的实施方式。
图3示出了存储器单元阵列的实施方式。
图4示出了页缓冲器的实施方式。
图5A至图5C示出了感测包括在一个页中的多个逻辑页的方法的实施方式。
图6示出了感测最低有效位(LSB)页的方法的实施方式。
图7示出了感测LSB页时感测节点的示例值。
图8示出了用于掩蔽感测节点的存储器装置的示例配置。
图9示出了掩蔽和感测在评估操作期间感测的数据的方法的实施方式。
图10示出了感测中间有效位(CSB)页的方法的实施方式。
图11示出了使用掩蔽来感测CSB页的实施方式。
图12示出了使用掩蔽来感测CSB页的实施方式。
图13示出了操作存储器装置的实施方式。
图14示出了操作存储器装置的实施方式。
图15示出了存储器控制器的实施方式。
图16示出了存储卡的实施方式。
图17示出了固态驱动器(SSD)系统的实施方式。
图18示出了用户系统的实施方式。
具体实施方式
在本说明书或本申请中公开的实施方式的具体结构描述或功能描述仅用于描述根据本公开的实施方式。可以以各种形式实现根据本公开的实施方式，并且描述不限于本说明书或本申请中描述的实施方式。
在下文中，将参照附图详细描述本公开的实施方式，使得本公开所属领域的技术人员可以容易地实现本公开的技术精神。
图1是示出存储装置50的实施方式的框图，存储装置50可以包括存储器装置100和存储器控制器200。存储装置50可以在主机300的控制下存储数据。主机300的示例包括蜂窝电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、电视机、平板PC或车载信息娱乐系统。
存储装置50可以具有与主机300的主机接口的通信标准或协议兼容的类型。存储装置50的示例包括SSD、多媒体卡(以MMC、eMMC、RS-MMC和micro-MMC的形式)、安全数字卡(以SD、mini-SD和micro-SD的形式)、通用串行总线(USB)存储装置、通用闪存存储(UFS)装置、个人计算机存储卡国际协会(PCMCIA)卡型存储装置、外围组件互连(PCI)卡型存储装置、PCI Express(PCI-E)卡型存储装置、紧凑型闪存(CF)卡、智能媒体卡和记忆棒。
可以根据各种类型的封装来制造存储装置50。示例包括层叠封装(POP)、系统级封装(SIP)、片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶片级制造封装(WFP)和晶片级层叠封装(WSP)。
存储器装置100可以存储数据并且响应于存储器控制器200的控制而操作。存储器装置100可以包括一个或更多个存储器单元阵列，每个存储器单元阵列可以包括存储数据的多个存储器单元。存储器单元阵列可以包括多个存储器块，每个存储器块可以包括多个存储器单元。多个存储器单元可以配置一个或多个页。在一个实施方式中，页可以是用于将数据存储在存储器装置100中或读取存储在存储器装置100中的数据的单位。存储器块可以是用于擦除数据的单位。
存储器装置100可以是例如双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪存存储器、垂直NAND闪存存储器、NOR闪存存储器、电阻随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)或自旋转移力矩随机存取存储器(STT-RAM)等。为了便于描述，可以假设存储器装置100是NAND闪存存储器。
存储器装置100可以实现为二维阵列结构或三维阵列结构。在下文中，将三维阵列结构描述为实施方式，但本公开不限于三维阵列结构。此外，实施方式不仅可以应用于闪存存储器装置(其中电荷存储层由导电浮栅(FG)配置)，而且还可以应用于其中电荷存储层由绝缘膜配置的电荷俘获闪存(CTF)。
在一个实施方式中，存储器装置100可以按照单层单元(SLC)方法操作，其中一个数据位存储在一个存储器单元中。在一个实施方式中，存储器装置100可以按照在一个存储器单元中存储至少两个数据位的方法操作。例如，存储器装置100可以按照在一个存储器单元中存储两个数据位的多层单元(MLC)方法、在一个存储器单元中存储三个数据位的三层单元(TLC)方法或者在一个存储器单元中存储四个数据位的四层单元(QLC)方法操作。
存储器装置100被配置为从存储器控制器200接收命令和地址，并访问一个或更多个存储器单元阵列中的通过地址中的对应地址选择的区域。例如，存储器装置100可以对通过地址选择的区域执行对应于命令的操作。由存储器装置100执行的操作的示例包括根据接收到的命令的写入操作(编程操作)、读取操作或擦除操作。当接收到编程命令时，存储器装置100可以将数据编程到通过地址选择的区域。当接收到读取命令时，存储器装置100可以从通过地址选择的区域读取数据。当接收到擦除命令时，存储器装置100可以擦除存储在通过地址选择的区域中的数据。
在一个实施方式中，存储器装置100可以包括感测数据存储部150，其可以存储在感测操作期间从存储器单元阵列感测的数据。感测操作可以是例如读取操作或包括在编程循环中的编程操作和验证操作当中的验证操作。
例如，在对(包括在存储器单元阵列中的多个页当中的)选定页的感测操作期间，可以对选定页中的多个逻辑页执行感测操作。此外，在对多个逻辑页中的任何一个的感测操作期间，可以用第一(例如，高)电平的感测电压来执行感测操作，并且然后可以用第二(例如，低)电平的感测电压来执行感测操作。在另一实施方式中，根据例如所使用的晶体管的导电性和/或其它设计要求，第一电平可以是低电平，并且第二电平可以是高电平。
当利用高电平的感测电压执行感测操作并且然后利用低电平的感测电压执行感测操作时，页缓冲器中的锁存器翻转(flip)的次数可能增加。
因此，根据一个或更多个实施方式，提供了一种基于在第一次执行的感测操作期间获得的感测数据在第二次执行的感测操作期间掩蔽(mask)感测节点的方法。然后可以根据掩蔽的结果来感测数据。
在一个实施方式中，存储器装置100可以包括感测节点控制器170，其可以基于存储在感测数据存储部150中的感测数据来掩蔽感测节点。例如，假设选定页由三个逻辑页配置并且感测操作是读取操作，则在对最低有效位(LSB)页的读取操作期间可以执行两次读取操作：首先，可以利用高电平的第一读取电压来执行第一读取操作，并且然后可以利用低电平的第二读取电压来执行第二读取操作。
在一个实施方式中，感测节点控制器170可以基于执行第一读取操作的结果而在第二读取操作期间掩蔽感测节点。例如，由于第一读取电压可以大于第二读取电压，因此通过第二读取操作被翻转的锁存器的数量可能增加。因此，感测节点控制器170可以掩蔽感测节点，以指示在第一读取操作期间的被翻转的锁存器。
当掩蔽感测节点时，存储器装置100可以基于感测节点将数据存储在锁存器中。例如，当感测节点的值为“1”时，可以保持锁存器的默认值。当感测节点的值为“0”时，可以改变锁存器的默认值，并且可以将经改变的值存储在锁存器中。
结果，通过基于利用高读取电压读取的数据在下一次读取操作期间掩蔽感测节点，可以减少被翻转的锁存器的数量。由于被翻转的锁存器的数量减少，所以可以减少感测操作的噪声。
存储器控制器200可以控制存储装置50的整体操作。当向存储装置50施加电源电压时，存储器控制器200可以执行固件。当存储器装置100是闪存存储器装置100时，存储器控制器200可以操作固件(例如，闪存转换层(FTL))来控制主机300和存储器装置100之间的通信。
在一个实施方式中，存储器控制器200可以包括固件，该固件可以从主机300接收数据和逻辑块地址(LBA)并且可以将LBA转换成物理块地址(PBA)，PBA指示存储器装置100中的其中将要存储数据的存储器单元的地址。此外，存储器控制器200可以将配置LBA与PBA之间的映射关系的逻辑-物理地址映射表存储在缓冲存储器中。
存储器控制器200可以根据主机300的请求来控制存储器装置100执行编程操作、读取操作、擦除操作或其它操作。例如，当从主机300接收到编程请求时，存储器控制器200可以将编程请求转换成编程命令，并且可以向存储器装置100提供编程命令、PBA和数据。当从主机300接收到读取请求连同LBA时，存储器控制器200可以将读取请求改变为读取命令，选择对应于LBA的PBA，并且然后将读取命令和PBA提供给存储器装置100。当从主机300接收到擦除请求连同LBA时，存储器控制器200可以将擦除请求改变为擦除命令，选择对应于LBA的PBA，并且然后将擦除命令和PBA提供给存储器装置100。
在一个实施方式中，存储器控制器200可以在没有来自主机300的请求的情况下产生编程命令、地址和数据并将其发送到存储器装置100。例如，存储器控制器200可以向存储器装置100提供命令、地址和数据，以便执行一个或更多个后台操作，例如，用于损耗均衡的编程操作、用于垃圾收集的编程操作或另一操作。
在一个实施方式中，存储装置50还可以包括缓冲存储器。在操作中，存储器控制器200可以控制主机300和缓冲存储器之间的数据交换。在一个实施方式中，存储器控制器200可以在缓冲存储器中临时存储用于控制存储器装置100系统数据。例如，存储器控制器200可以将从主机300输入的数据临时存储在缓冲存储器中，并且然后可以将临时存储在缓冲存储器中的数据发送到存储器装置100。
在一个实施方式中，缓冲存储器可以用作存储器控制器200的操作存储器和/或高速缓存存储器，并且可以存储由存储器控制器200执行的代码或命令。在一个实施方式中，缓冲存储器可以存储由存储器控制器200处理的数据。缓冲存储器的示例包括例如双倍数据速率同步动态随机存取存储器(DDR SDRAM)、DDR4 SDRAM、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(DRAM)的动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)。
在各种实施方式中，缓冲存储器可以从存储装置50的外部连接。例如，从存储装置50外部连接的易失性存储器装置可以用作缓冲存储器。
在一个实施方式中，存储器控制器200可以控制两个或更多个存储器装置。在这种情况下，存储器控制器200可以根据例如交织方法来控制存储器装置，以便提高操作性能。
主机300可以使用至少一种通信协议或标准与存储装置50通信。示例包括通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、PCI Express(PCIe)、非易失性存储器Express(NVMe)、通用闪存存储(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、注册DIMM(RDIMM)和减载DIMM(LRDIMM)。
图2是示出图1的存储器装置100的实施方式的图。参照图2，存储器装置100可以包括存储器单元阵列110、外围电路120和控制逻辑130。
存储器单元阵列110包括通过行线RL连接到行解码器121的多个存储器块BLK1至BLKz。多个存储器块BLK1至BLKz可以通过位线BL1至BLn连接到页缓冲器组123。多个存储器块BLK1至BLKz中的每一个包括多个存储器单元。作为一个实施方式，多个存储器单元是非易失性存储器单元。可以将连接到同一字线的存储器单元定义为一个页。因此，一个存储器块可以包括多个页。
行线RL可以包括至少一条源极选择线、多条字线和至少一条漏极选择线。
存储器单元阵列110中的每个存储器单元可以被配置为存储一个数据位的单层单元(SLC)、存储两个数据位的多层单元(MLC)、存储三个数据位的三层单元(TLC)或存储四个数据位的四层单元(QLC)。
外围电路120可以被配置为在控制逻辑130的控制下对存储器单元阵列110的选定区域执行编程操作、读取操作或擦除操作。外围电路120可以驱动存储器单元阵列110。例如，外围电路120可以在控制逻辑130的控制下向行线RL和位线BL1至BLn施加各种操作电压或者释放所施加的电压。
外围电路120可以包括行解码器121、电压发生器122、页缓冲器组123、列解码器124、输入/输出电路125和感测电路126。行解码器121通过行线RL连接到存储器单元阵列110。行线RL可以包括至少一条源极选择线、多条字线和至少一条漏极选择线。在一个实施方式中，字线可以包括正常字线和虚设字线。在一个实施方式中，行线RL还可以包括管式选择线(pipe select line)。
行解码器121被配置为解码从控制逻辑130接收的行地址RADD。行解码器121根据解码的地址在存储器块BLK1至BLKz当中选择至少一个存储器块。此外，行解码器121可以根据解码的地址来选择选定存储器块的至少一条字线以将由电压发生器122产生的电压施加到所述至少一条字线WL。
例如，在编程操作期间，行解码器121可以将编程电压施加到选定字线，并且将电平低于编程电压的电平的编程通过电压施加到未选字线。在编程验证操作期间，行解码器121可以将验证电压施加到选定字线，并且将高于验证电压的验证通过电压施加到未选字线。在读取操作期间，行解码器121可以将读取电压施加到选定字线，并且将高于读取电压的读取通过电压施加到未选字线。
在一个实施方式中，存储器装置100的擦除操作以存储器块为单位执行。在擦除操作期间，行解码器121可以根据解码的地址选择一个存储器块。在擦除操作期间，行解码器121可以向连接到选定存储器块的字线施加参考(例如，接地)电压。
电压发生器122响应控制逻辑130的控制而操作。电压发生器122可以被配置为使用提供给存储器装置100的外部电源电压来产生多个电压。例如，电压发生器122可以响应于操作信号OPSIG而产生用于编程操作、读取操作和擦除操作的各种操作电压Vop。例如，电压发生器122可以响应于控制逻辑130的控制而产生编程电压、验证电压、通过电压、读取电压、擦除电压和/或一个或更多个其它电压。
作为一个实施方式，电压发生器122可以通过调节外部电源电压来产生内部电源电压。由电压发生器122产生的内部电源电压用作存储器装置100的操作电压。
作为一个实施方式，电压发生器122可以使用外部电源电压或内部电源电压产生多个电压。例如，电压发生器122可以包括接收内部电源电压的多个泵浦(pumping)电容器，并且可以响应于控制逻辑130的控制而选择性地激活所述多个泵浦电容器以产生多个电压。所产生的多个电压可以由行解码器121提供给存储器单元阵列110。
页缓冲器组123包括分别通过第一位线BL1至第n位线BLn连接到存储器单元阵列110的第一页缓冲器PB1至第n页缓冲器PBn。第一页缓冲器PB1至第n页缓冲器PBn响应于控制逻辑130的控制而操作。例如，第一页缓冲器PB1至第n页缓冲器PBn可以响应于页缓冲器控制信号PBSIGNALS而操作。在一个实施方式中，第一页缓冲器PB1至第n页缓冲器PBn可以临时存储通过第一位线BL1至第n位线BLn接收的数据，或者可以在读取操作或验证操作期间感测位线BL1至BLn的电压或电流。
在编程操作期间，当编程电压施加到选定字线时，第一页缓冲器PB1至第n页缓冲器PBn可以通过第一位线BL1至第n位线BLn将通过输入/输出电路125接收的数据DATA传输到选定存储器单元。根据传输的数据DATA对选定页的存储器单元进行编程。在编程验证操作期间，第一页缓冲器PB1至第n页缓冲器PBn可以通过经由第一位线BL1至第n位线BLn感测来自选定存储器单元的电压或电流来读取页数据。
在读取操作期间，第一页缓冲器PB1至第n页缓冲器PBn通过第一位线BL1至第n位线BLn从选定页的存储器单元读取数据DATA，并且在列解码器124的控制下将读取的数据DATA输出到输入/输出电路125。
在擦除操作期间，第一页缓冲器PB1至第n页缓冲器PBn可以浮置第一位线BL1至第n位线BLn或者施加擦除电压。
列解码器124可以响应于列地址CADD而在输入/输出电路125和页缓冲器组123之间传输数据。例如，列解码器124可以通过数据线DL与第一页缓冲器PB1至第n页缓冲器PBn交换数据，或者可以通过列线CL与输入/输出电路125交换数据。
输入/输出电路125可以将从图1的存储器控制器200接收的命令CMD和地址ADDR(例如，如参照图1所述)传输到控制逻辑130，或者可以与列解码器124交换数据DATA。
感测电路126可以在读取操作或验证操作期间响应于允许位信号VRYBIT而产生参考电流，并且可以将从页缓冲器组123接收的感测电压VPB与通过参考电流产生的参考电压进行比较，以输出通过信号PASS或失败信号FAIL。
控制逻辑130可以响应于命令CMD和地址ADDR而输出操作信号OPSIG、行地址RADD、页缓冲器控制信号PBSIGNALS和允许位信号VRYBIT以控制外围电路120。例如，控制逻辑130可以响应于子块读取命令和地址来控制选定存储器块的读取操作。控制逻辑130可以响应于子块擦除命令和地址来控制包括在选定存储器块中的选定子块的擦除操作。控制逻辑130可以响应于通过信号PASS或失败信号FAIL来确定验证操作是通过还是失败。
在一个实施方式中，控制逻辑130可以包括感测数据存储部150和感测节点控制器170。在一个实施方式中，感测数据存储部150和感测节点控制器170可以被包括在控制逻辑130之外。例如，感测数据存储部150和感测节点控制器170可以位于页缓冲器组123中的每个页缓冲器中。
在一个实施方式中，当存储器装置100对选定页执行感测操作时，感测数据存储部150可以存储感测数据，并且感测节点控制器170可以对感测节点执行掩蔽。例如，在对选定页中的多个逻辑页中的任何一个的感测操作期间，存储器装置100可以利用高电平的感测电压来执行感测操作，并且然后可以利用低电平的感测电压来执行感测操作。此时，在利用低电平的感测电压执行感测操作的过程中，页缓冲器中的大量锁存器可能翻转。
因此，感测数据存储部150可以存储利用高电平的感测电压感测的数据。此后，感测节点控制器170可以基于存储在感测数据存储部150中的感测数据来掩蔽感测节点。例如，感测节点控制器170可以执行指示当利用高电平的感测电压进行感测时被翻转的锁存器的掩蔽操作。
当感测节点被掩蔽时，存储器装置100可以基于感测节点将数据存储在锁存器中。例如，当感测节点的值为“1”时，可以保持锁存器的默认值。当感测节点的值为“0”时，可以改变锁存器的默认值，并且可以将经改变的值存储在锁存器中。结果，通过基于利用高读取电压读取的数据在下一次读取操作期间掩蔽感测节点，可以减少被翻转的锁存器的数量。由于被翻转的锁存器的数量减少，所以可以减少感测操作的噪声。
图3是示出图2的存储器单元阵列的实施方式的图。特别地，图3是示出可以代表图2的存储器单元阵列110中的多个存储器块BLK1至BLKz中的任何一个的存储器块BLKa的电路图。
参照图3，彼此平行布置的第一选择线、字线和第二选择线可以连接到存储器块BLKa。例如，字线可以在第一选择线和第二选择线之间彼此平行布置。这里，第一选择线可以是源极选择线SSL，并且第二选择线可以是漏极选择线DSL。
在一个实施方式中，存储器块BLKa可以包括连接在位线BL1至BLn和源极线SL之间的多个串。位线BL1至BLn可以分别连接到各个串，并且源极线SL可以共同连接到各个串。由于各个串可以彼此相同地配置，因此将具体描述连接到第一位线BL1的串ST作为示例。
串ST可以包括串联连接在源极线SL和第一位线BL1之间的源极选择晶体管SST、多个存储器单元F1至F16和漏极选择晶体管DST。一个串ST可以包括一个或更多个源极选择晶体管SST和一个或更多个漏极选择晶体管DST，并且可以包括存储器单元F1至F16。存储器单元的数量可以在实施方式之间变化。
源极选择晶体管SST的源极可以连接到源极线SL，并且漏极选择晶体管DST的漏极可以连接到第一位线BL1。存储器单元F1至F16可以串联连接在源极选择晶体管SST和漏极选择晶体管DST之间。包括在不同串中的源极选择晶体管SST的栅极可以连接到源极选择线SSL。漏极选择晶体管DST的栅极可以连接到漏极选择线DSL。存储器单元F1至F16的栅极可以连接到多条字线WL1至WL16。(包括在不同串中的存储器单元当中的)连接到同一字线的一组存储器单元可以被称为一个物理页PPG。因此，存储器块BLKa可以包括字线WL1至WL16的数量个物理页PPG。
一个存储器单元可以存储一位数据，并且因此可以被称为单层单元(SLC)。在这种情况下，一个物理页PPG可以存储一个逻辑页(LPG)数据。一个逻辑页(LPG)数据包括的数据位的数量可以与一个物理页PPG中的存储器单元的数量相等。在一个实施方式中，一个存储器单元可以存储两位或更多位的数据，并且因此可以被称为多层单元(MLC)。在这种情况下，一个物理页PPG可以存储两个或更多个逻辑页(LPG)数据。
在一个存储器单元中存储两位或更多位数据的存储器单元被称为MLC。随着存储在一个存储器单元中的数据的位数增加，MLC可以指存储两位数据的存储器单元。存储三位数据的存储器单元可以被称为三层单元(TLC)。存储四位数据的存储器单元可以被称为四层单元(QLC)。本实施方式可以应用于在一个存储器单元中存储两位或更多位数据的存储器装置100。
在一个实施方式中，存储器块可以具有三维结构。每个存储器块包括层叠在基板上的多个存储器单元。这样的多个存储器单元沿着+X方向、+Y方向和+Z方向布置。
图4是示出根据一个实施方式的页缓冲器PB1的电路图。参照图2和图4，页缓冲器PB1可以代表可以彼此类似地配置的多个页缓冲器PB1至PBn。
页缓冲器PB1可以响应于例如从图2的控制逻辑130输出的信号而操作。从图2的控制逻辑130输出的信号可以包括下面描述的一个或更多个信号：SELBL、PB_SENSE、TRANO、BL_DIS、SA_PRECH_N、SA_CSOC、SA_STB_N、SA_DISCH、PRECHSO_N、TRANT、TRST、TSET、TRANM、MRST、MSET、TRANTOF、TRANF、TRANS、SRST、SSET和TRANPB。
页缓冲器PB1可以包括位线连接器510、位线放电器520、页缓冲器传感器530、感测节点连接器540、感测节点预充电器550、高速缓存锁存器组件560、主锁存器组件570、动态锁存器组件580、锁存检测器590、电流控制器610、锁存器电路620和放电器630。
位线连接器510可以连接在第一位线BL1和位线连接节点BLCM之间，并且可以包括响应于位线选择信号SELBL而操作的NMOS晶体管N1。NMOS晶体管N1可以响应于位线选择信号SELBL而导通或截止。
位线放电器520可以连接在接地端子和位线连接节点BLCM之间，并且可以包括响应于位线放电信号BL_DIS而操作的NMOS晶体管N2。NMOS晶体管N2可以响应于位线放电信号BL_DIS而导通或截止。位线放电器520可以使第一位线BL1放电。
页缓冲器传感器530可以连接在位线连接节点BLCM和电流感测节点CSO之间，并且可以包括响应于页缓冲器感测信号PB_SENSE而操作的NMOS晶体管N3。NMOS晶体管N3可以响应于页缓冲器感测信号PB_SENSE而导通或截止。
根据本实施方式，在(包括在编程循环中的操作当中的)验证操作期间，可以根据选定页在多个页当中的编程顺序来调整施加到NMOS晶体管N3的页缓冲器感测信号PB_SENSE。例如，随着选定页的编程顺序更晚，施加到NMOS晶体管N3的页缓冲器感测信号PB_SENSE的电位电平可以被调整为更高。
此外，在读取操作期间，可以根据选定页在多个页当中的位置来调整施加到NMOS晶体管N3的页缓冲器感测信号PB_SENSE的电位电平。例如，随着选定页的位置更邻近漏极选择晶体管，施加到NMOS晶体管N3的页缓冲器感测信号PB_SENSE的电位电平可以被调整为更低，并且随着选定页的位置更邻近源极选择晶体管，施加到NMOS晶体管N3的页缓冲器感测信号PB_SENSE的电位电平可以被调整为更高。
此外，在编程验证操作或读取操作期间，可以调整施加到NMOS晶体管N3的页缓冲器感测信号PB_SENSE的激活时段(activation period)。例如，在编程验证操作期间，可以根据选定页的编程顺序来调整施加到NMOS晶体管N3的页缓冲器感测信号PB_SENSE的激活时段。例如，在编程验证操作期间，随着选定页的编程顺序更晚，施加到NMOS晶体管N3的页缓冲器感测信号PB_SENSE的激活时段可以增加。
此外，在读取操作期间，可以根据选定页的位置来调整施加到NMOS晶体管N3的页缓冲器感测信号PB_SENSE的激活时段。例如，在读取操作期间，随着选定页在多个页当中的位置更邻近漏极选择晶体管，施加到NMOS晶体管N3的页缓冲器感测信号PB_SENSE的激活时段可以减小。
此外，在编程验证操作中的位线预充电操作期间，可以根据选定页的编程顺序来调整施加到NMOS晶体管N3的页缓冲器感测信号PB_SENSE的电位电平。此外，在编程验证操作中的位线预充电操作期间，可以调整施加到NMOS晶体管N3的页缓冲器感测信号PB_SENSE的激活时段。
例如，在编程验证操作中的位线预充电操作期间，随着选定页的编程顺序更晚，施加到NMOS晶体管N3的页缓冲器感测信号PB_SENSE的电位电平可以被调整为更高。此外，随着选定页的编程顺序更晚，施加到NMOS晶体管N3的页缓冲器感测信号PB_SENSE的激活时段可以增加。此时，可以将电位电平与激活时段一起调整。
此外，在读取操作中的位线预充电操作期间，可以根据选定页的位置来调整施加到NMOS晶体管N3的页缓冲器感测信号PB_SENSE的电位电平。此外，在读取操作中的位线预充电操作期间，可以调整施加到NMOS晶体管N3的页缓冲器感测信号PB_SENSE的激活时段。例如，随着选定页的位置更邻近漏极选择晶体管，施加到NMOS晶体管N3的页缓冲器感测信号PB_SENSE的电位电平可以被调整为更低，并且随着选定页的位置更邻近源极选择晶体管，施加到NMOS晶体管N3的页缓冲器感测信号PB_SENSE的电位电平可以被调整为更高。此外，随着选定页在多个页当中的位置更邻近漏极选择晶体管，施加到NMOS晶体管N3的页缓冲器感测信号PB_SENSE的激活时段可以减小。此时，可以将电位电平与激活时段一起调整。
此外，在编程验证操作或读取操作期间，可以根据存储器单元阵列110的温度来调整施加到NMOS晶体管N3的页缓冲器感测信号PB_SENSE的电位电平。例如，在编程验证操作或读取操作期间，施加到NMOS晶体管N3的页缓冲器感测信号PB_SENSE的电位电平可以随着存储器单元阵列110的温度降低而被调整为更高，并且随着存储器单元阵列110的温度升高而被调整为更低。
感测节点连接器540可以连接在电流感测节点CSO和感测节点SO之间，并且可以包括响应于节点连接信号TRANSO而操作的NMOS晶体管N4。NMOS晶体管N4可以响应于节点连接信号TRANSO而导通或截止。
感测节点预充电器550可以连接在核心电压VCORE端子和感测节点SO之间，并且可以包括响应于预充电信号PRECHSO_N而操作的PMOS晶体管P1。PMOS晶体管P1可以响应于预充电信号PRECHSO_N而导通或截止。当PMOS晶体管P1响应于预充电信号PRECHSO_N而导通时，核心电压VCORE被提供给感测节点SO。
高速缓存锁存器组件560可以包括NMOS晶体管N5、N6、N9和N10、高速缓存锁存器LATT以及高速缓存锁存器重置/设置组件RSET。高速缓存锁存器组件560可以临时存储编程数据。
NMOS晶体管N5可以连接在感测节点SO和NMOS晶体管N6之间，并且可以响应于高速缓存数据传输信号TRANT而导通或截止。NMOS晶体管N6连接在NMOS晶体管N5和接地端子之间，并且可以响应于第二高速缓存节点QT的电位电平而导通或截止。
高速缓存锁存器LATT可以包括第一反相器I1和第二反相器I2。第一反相器I1和第二反相器I2可以在高速缓存锁存器LATT的第一高速缓存节点QT_N和第二高速缓存节点QT之间彼此并联连接。第一反相器I1的输入端子可以连接到第二高速缓存节点QT，并且输出端子可以连接到第一高速缓存节点QT_N。第二反相器I2的输入端子可以连接到第一高速缓存节点QT_N，并且输出端子可以连接到第二高速缓存节点QT。
高速缓存锁存器重置/设置组件RSET可以连接到高速缓存锁存器LATT的第一高速缓存节点QT_N和第二高速缓存节点QT，并且可以重置或设置高速缓存锁存器LATT。例如，高速缓存锁存器重置/设置组件RSET可以包括NMOS晶体管N7和N8。NMOS晶体管N7可以响应于高速缓存重置信号TRST而将高速缓存锁存器LATT的第二高速缓存节点QT和节点COM1彼此连接。NMOS晶体管N8可以响应于高速缓存设置信号TSET而将高速高速缓存锁存器LATT的第一高速缓存节点QT_N和节点COM1彼此连接。
NMOS晶体管N9可以连接在节点COM1和接地端子之间，并且可以响应于感测节点SO的电位电平而导通或截止。NMOS晶体管N10可以连接在感测节点SO和接地端子之间，并且可以响应于页缓冲器数据传输信号TRANPB而导通或截止。
主锁存器组件570可以包括NMOS晶体管N13、主锁存器LATM和主锁存器重置/设置组件RSEM。主锁存器组件570可以接收编程数据并且确定操作。例如，主锁存器组件570可以确定编程操作、读取操作或擦除操作中的一种。
NMOS晶体管N13可以响应于主数据传输信号TRANM而将感测节点SO和主锁存器LATM的第一主节点QM_N彼此连接。
主锁存器LATM可以包括第三反相器I3和第四反相器I4。第三反相器I3和第四反相器I4可以在主锁存器LATM的第一主节点QM_N和第二主节点QM之间彼此并联连接。第三反相器I3的输入端子可以连接到第二主节点QM，并且输出端子可以连接到第一主节点QM_N。第四反相器I4的输入端子可以连接到第一主节点QM_N，并且输出端子可以连接到第二主节点QM。
主锁存器重置/设置组件RSEM可以连接到主锁存器LATM的第一主节点QM_N和第二主节点QM，并且可以重置或设置主锁存器LATM。例如，主锁存器重置/设置组件RSEM可以包括NMOS晶体管N11和N12。NMOS晶体管N11可以响应于主重置信号MRST而将公共节点COM和主锁存器LATM的第二主节点QM彼此连接。NMOS晶体管N12可以响应于主设置信号MSET而将公共节点COM和主锁存器LATM的第一主节点QM_N彼此连接。
动态锁存器组件580可以包括NMOS晶体管N14、N15和N16。动态锁存器组件580可以存储编程操作信息。例如，动态锁存器组件580可以存储多层单元(MLC)、三层单元(TLC)和四层单元(QLC)中的任何一个的编程操作信息。
NMOS晶体管N14可以响应于动态数据传输信号TRANTOF而将第一主节点QM_N和动态节点QF彼此连接。NMOS晶体管N15可以连接在NMOS晶体管N16和接地端子之间，并且可以响应于动态节点QF的电位而导通或截止。NMOS晶体管N16可以连接在感测节点SO和NMOS晶体管N15之间，并且可以响应于动态数据传输信号TRANF而导通或截止。
锁存检测器590可以包括NMOS晶体管N17和N18。当对多个存储器单元执行编程验证操作或读取操作时，锁存检测器590可以检测多个存储器单元的状态。NMOS晶体管N17可以连接在检测节点LLN和接地端子之间，并且可以响应于锁存器电路620的第二感测节点QS的电位而导通或截止。NMOS晶体管N18可以连接在感测节点SO和检测节点LLN之间，并且可以响应于检测数据传输信号TRANS而导通或截止。
电流控制器610可以包括箝位电路611、电流确定电路612和放电器613。箝位电路611可以包括NMOS晶体管N19以及PMOS晶体管P2和P3。PMOS晶体管P2可以连接在核心电压VCORE端子和感测放大器节点SAN之间，并且可以响应于第二感测节点QS的电位而导通或截止。PMOS晶体管P3可以连接在感测放大器节点SAN和电流感测节点CSO之间，并且可以响应于电流预充电信号SA_PRECH_N而将用于对第一位线BL1进行预充电的电流传输到电流感测节点CSO。NMOS晶体管N19可以连接在感测放大器节点SAN和电流感测节点CSO之间，并且可以响应于电流感测信号SA_CSOC而产生用于感测第一位线BL1的感测电流。
根据本实施方式，在编程验证操作或读取操作期间，可以类似于上述调整施加到NMOS晶体管N3的页缓冲器感测信号PB_SENSE的方法来执行调整施加到NMOS晶体管N19的电流感测信号SA_CSOC的方法。
电流确定电路612可以包括PMOS晶体管P4和P5。PMOS晶体管P4可以连接在核心电压VCORE端子和PMOS晶体管P5之间，并且可以响应于感测放大器选通信号SA_STB_N而导通或截止。
根据本实施方式，在编程验证操作或读取操作期间，施加到PMOS晶体管P4的感测放大器选通信号SA_STB_N的激活时段可以被调整为增加或减少。例如，在编程验证操作期间，施加到PMOS晶体管P4的感测放大器选通信号SA_STB_N的激活时段可以根据选定页的编程顺序而被调整为增加或减少。此外，在读取操作期间，施加到PMOS晶体管P4的感测放大器选通信号SA_STB_N的激活时段可以根据选定页在多个页当中的位置而被调整为增加或减少。
此外，施加到PMOS晶体管P4的感测放大器选通信号SA_STB_N的激活时段可以根据存储器单元阵列110的温度而被调整为增加或减少。
PMOS晶体管P5可以连接在PMOS晶体管P4和第二感测节点QS之间，并且可以响应于电流感测节点CSO的电位电平而导通或截止。
放电器613可以连接在电流感测节点CSO和检测节点LLN之间，并且可以包括响应于感测放大器放电信号SA_DISCH而操作的NMOS晶体管N20。NMOS晶体管N20可以响应于感测放大器放电信号SA_DISCH而导通或截止。放电器613可以使电流感测节点CSO放电。
锁存器电路620可以包括感测锁存锁存器LATS和感测锁存器重置/设置组件RSES。感测锁存器LATS可以包括第五反相器I5和第六反相器I6。第五反相器I5和第六反相器I6可以在感测锁存器LATS的第一感测节点QS_N和第二感测节点QS之间彼此并联连接。例如，第五反相器I5的输入端子可以连接到第二感测节点QS，并且输出端子可以连接到第一感测节点QS_N。第六反相器I6的输入端子可以连接到第一感测节点QS_N，并且输出端子可以连接到第二感测节点QS。
感测锁存器重置/设置组件RSES可以连接到感测锁存器LATS的第一感测节点QS_N和第二感测节点QS，并且可以重置或设置感测锁存器LATS。例如，感测锁存器重置/设置组件RSES可以包括NMOS晶体管N21和N22。NMOS晶体管N21可以响应于感测重置信号SRST而将公共节点COM和感测锁存器LATS的第二感测节点QS彼此连接。NMOS晶体管N22可以响应于感测设置信号SSET而将公共节点COM和感测锁存器LATS的第一感测节点QS_N彼此连接。
放电器630可以连接在公共节点COM和接地端子之间，并且可以包括根据感测节点SO的电位而导通或截止的NMOS晶体管N23。
图5A至图5C示出了感测包括在一个页中的多个逻辑页的方法的实施方式，并且更具体而言，示处了当图1的存储器装置100按照TLC方法执行编程操作时读取选定页的方法。在图5A至图5C中，横轴表示存储器单元的阈值电压的大小(magnitude)Vth，并且纵轴表示存储器单元的编号。此外，图5A至图5C表示当图1的存储器装置100按照TLC方法执行编程操作时存储器单元的阈值电压分布。
在一个实施方式中，当图1的存储器装置100按照TLC方法执行编程操作时，存储器单元可以具有擦除状态E和第一编程状态PV1至第七编程状态PV7中的任何一种。用于区分擦除状态E和第一编程状态PV1的电压可以是第一读取电压R1。用于区分第一编程状态PV1和第二编程状态PV2的电压可以是第二读取电压R2。用于区分第二编程状态PV2和第三编程状态PV3的电压可以是第三读取电压R3。用于区分第三编程状态PV3和第四编程状态PV4的电压可以是第四读取电压R4。用于区分第四编程状态PV4和第五编程状态PV5的电压可以是第五读取电压R5。用于区分第五编程状态PV5和第六编程状态PV6的电压可以是第六读取电压R6。用于区分第六编程状态PV6和第七编程状态PV7的电压可以是第七读取电压R7。
在图5A至图5C中，由于假设图1的存储器装置100按照TLC方法执行编程操作，所以图1的存储器装置100中的多个页中的每一个可以包括三个逻辑页。例如，包括在图1的存储器装置100中的多个页的每一个可以包括最低有效位(LSB)页、中间有效位(CSB)页和最高有效位(MSB)页。(在一个实施方式中，图5A至图5C可以应用于图1的存储器装置100按照SLC方法、MLC方法或QLC方法执行编程操作的情况。)
图5A显示了读取LSB页的情况。可以通过第一读取操作和第二读取操作(例如，两次读取操作)来读取LSB页。在一个实施方式中，图1的存储器装置100可以首先使用第一读取电压R1和第五读取电压R5中的第五读取电压R5来执行第一读取操作。例如，在对LSB页的读取操作期间，图1的存储器装置100可以首先利用第五读取电压R5执行第一读取操作，并且然后可以利用低于第五读取电压R5的第一读取电压R1执行第二读取操作。这可以被称为反向读取操作(reverse read operation)。
当图1的存储器装置100执行第一读取操作和第二读取操作时，擦除状态的存储器单元可以被读取为“1”，第一编程状态PV1至第四编程状态PV4的存储器单元可以被读取为“0”，并且第五编程状态PV5至第七编程状态PV7的存储器单元可以被读取为“1”。
图5B显示了读取CSB页的情况。可以通过第三读取操作至第五读取操作(例如，三次读取操作)来读取CSB页。在一个实施方式中，图1的存储器装置100可以首先利用第二读取电压R2、第四读取电压R4和第六读取电压R6中的第六读取电压R6执行第三读取操作。
例如，在对CSB页的读取操作期间，在图1的存储器装置100首先利用第六读取电压R6执行第三读取操作之后，图1的存储器装置100可以顺序地利用电平低于第六读取电压R6的电平的第四读取电压R4执行第四读取操作并且利用电平低于第四读取电压R4的电平的第二读取电压R2执行第五读取操作。类似于对LSB页的读取方法，如上所述的读取操作可以被称为反向读取操作。
当图1的存储器装置100执行第三读取操作至第五读取操作时，擦除状态和第一编程状态PV1的存储器单元可以被读取为“1”，第二编程状态PV2和第三编程状态PV3的存储器单元可以被读取为“0”。第四编程状态PV4和第五编程状态PV5的存储器单元可以被读取为“1”，并且第六编程状态PV6和第七编程状态PV7的存储器单元可以被读取为“0”。
图5C显示了读取MSB页的情况。可以通过第六读取操作和第七读取操作(例如，两次读取操作)来读取MSB页。在一个实施方式中，图1的存储器装置100可以首先利用第三读取电压R3和第七读取电压R7中的第七读取电压R7执行第六读取操作。
例如，在对MSB页的读取操作期间，图1的存储器装置100可以首先利用第七读取电压R7执行第六读取操作，并且然后可以利用电平低于第七读取电压R7的电平的第三读取电压R3执行第七读取操作。类似于对LSB页的读取方法，如上所述的读取操作可以被称为反向读取操作。
当图1的存储器装置100执行第六读取操作和第七读取操作时，擦除状态以及第一编程状态PV1和第二编程状态PV2的存储器单元可以被读取为“1”。第三编程状态PV3至第六编程状态PV6的存储器单元可以被读取为“0”。第七编程状态PV7的存储器单元可以被读取为“1”。
然而，在通过如上所述的反向读取操作读取多个逻辑页的情况下，当利用低电平的读取电压进行读取时，页缓冲器中被翻转的锁存器的数量可能增加。当被翻转的锁存器的数量增加时，在读取操作期间噪声可能增加。
因此，在本实施方式中，方法被实现为基于利用高电平的读取电压进行读取的结果来减少被翻转的锁存器的数量。结果，在读取操作期间可以防止噪声的增加。
图6示出了感测LSB页的方法的实施方式。参照图4至图6，图6显示了感测LSB页的过程。在本图中，假设感测操作是读取操作。在另一实施方式中，感测操作可以是编程验证操作。
在一个实施方式中，当感测LSB页时，QS_N节点的默认值可以设置为“1”，并且QM_N节点的默认值可以设置为“0”。
在一个实施方式中，图1的存储器装置100可以利用第五读取电压R5执行第一读取操作。在利用第五读取电压R5的第一读取操作期间，可以保持或改变QM_N节点的值。例如，在第一读取操作期间，阈值电压低于第五读取电压R5的擦除状态和第一编程状态PV1至第四编程状态PV4的存储器单元可以保持为作为默认值的“0”。(阈值电压高于第五读取电压R5的)第五编程状态PV5至第七编程状态PV7的存储器单元可以从作为默认值的“0”改变为“1”。
根据反向读取操作，图1的存储器装置100可以利用第五读取电压R5执行第一读取操作，并且然后可以利用电平低于第五读取电压R5的电平的第一读取电压R1执行第二读取操作。在利用第一读取电压R1的第二读取操作期间，可以保持或改变QS_N节点的值。例如，在第二读取操作期间，(阈值电压低于第一读取电压R1的)擦除状态的存储器单元可以保持为作为默认值的“1”。(阈值电压高于第一读取电压R1的)第一编程状态PV1至第七编程状态PV7的存储器单元可以从作为默认值的“1”改变为“0”。
此后，图1的存储器装置100可以将QM_N节点的值移动到QS_N节点。例如，可以将在第一读取操作期间被翻转的锁存器的值移动到QS_N节点。在一个实施方式中，图1的存储器装置100可以再次翻转QS_N节点的值当中的与在第一读取操作期间被翻转的第五编程状态PV5至第七编程状态PV7相对应的值。
结果，可以将LSB页的数据感测到QS_N节点。然而，由于在利用电平低于第五读取电压R5的电平的第一读取电压R1执行的第二读取操作期间，对应于第一编程状态PV1至第七编程状态PV7的锁存器被翻转，所以大量锁存器可能被翻转。结果，在读取操作中可能出现噪声。
在本实施方式中，当只有对应于第一编程状态PV1至第四编程状态PV4的锁存器被翻转时(通过将利用第五读取电压R5执行的第一读取操作的结果掩蔽在感测节点上)，可以减少在读取操作期间产生的噪声。参考以下描述来描述上述读取方法。
图7显示了在感测LSB页时感测节点的示例值，并且更具体而言，显示了在感测LSB页的过程中利用第一读取电压R1执行第二读取操作时感测节点SO的值。在本图中，假设感测操作是读取操作。在另一实施方式中，感测操作可以是编程验证操作。
与图6不同，在感测LSB页时，QS_N节点和QM_N节点的默认值都可以设置为“1”。
在一个实施方式中，图1的存储器装置100可以利用第五读取电压R5执行第一读取操作。在利用第五读取电压R5的第一读取操作期间，可以保持或改变QM_N节点的值。例如，在第一读取操作期间，(阈值电压低于第五读取电压R5的)擦除状态和第一编程状态PV1至第四编程状态PV4的存储器单元可以保持为作为默认值的“1”。(阈值电压高于第五读取电压R5的)第五编程状态PV5至第七编程状态PV7的存储器单元可以从作为默认值的“1”改变为“0”。
根据反向读取操作，图1的存储器装置100可以利用第五读取电压R5执行第一读取操作，并且然后可以利用电平低于第五读取电压R5的电平的第一读取电压R1执行第二读取操作。在利用第一读取电压R1的第二读取操作期间，可以保持或改变QS_N节点的值。
在一个实施方式中，可以在保持或改变QS_N节点的值之前将通过第一位线BL1感测的数据读取到感测节点SO。将数据读取到感测节点SO的操作可以是例如评估操作(evaluation operation)。在评估操作期间，在读取(阈值电压低于第一读取电压R1的)擦除状态的存储器单元时，感测节点SO的值可以变成“0”。在读取(阈值电压高于第一读取电压R1的)第一编程状态PV1至第七编程状态PV7的存储器单元时，感测节点SO的值可以变成“1”。
在根据评估操作设置了感测节点SO的值时，可以基于感测节点SO的值而保持或改变QS_N节点的值。例如，在第二读取操作期间，当感测节点SO的值为“0”时，QS_N节点的值可以保持为作为默认值的“1”。当感测节点SO的值为“1”时，QS_N节点的值可以从作为默认值的“1”改变为“0”。
然而，当根据感测节点SO的值设置QS_N节点的值时，因为对应于第一编程状态PV1至第七编程状态PV7的锁存器被翻转，所以大量锁存器被翻转。因此，在读取操作中可能出现噪声。
因此，在第二读取操作期间，可以在评估操作之后对感测节点SO执行掩蔽操作，以使得只有对应于第一编程状态PV1至第四编程状态PV4的锁存器被翻转。
图8是示出用于掩蔽感测节点的存储器装置的配置的图。更具体地，图8显示了连接到所感测的存储器单元的第一位线BL1和连接到第一位线BL1的感测节点SO，并且还显示了第一感测数据存储部151和第二感测数据存储部153以及感测节点控制器170。在一个实施方式中，第一感测数据存储部151和第二感测数据存储部153中的每一个可以是图4的锁存器中的任何一个。在本文中，参照图3，所感测的存储器单元是联接到第一位线BL1的存储器单元中的一个。
参照图7和图8，假设图1的存储器装置100感测包括所感测的存储器单元的页的逻辑页当中的LSB页。可以通过(利用第五读取电压R5执行的)第一读取操作和(利用电平低于第五读取电压R5的电平的第一读取电压R1执行的)第二读取操作来读取LSB页。
在一个实施方式中，在第一读取操作期间，感测节点SO的电位可以根据通过第一位线BL1感测的存储器单元的阈值电压的大小而改变。例如，当所感测的存储器单元的阈值电压小于第五读取电压R5时，感测节点SO的电位可以降低到接近接地电压电平的值。当所感测的存储器单元的阈值电压大于第五读取电压R5时，感测节点SO的电位可以降低到接近预充电电平的值。改变感测节点SO的电位的操作可以是评估操作。
在一个实施方式中，感测节点SO的电位可以根据第一读取操作而改变，并且可以将根据感测节点SO的电位的第一感测数据SENSING_DATA1传输到第一感测数据存储部151。第一感测数据存储部151中的锁存器可以根据第一感测数据SENSING_DATA1而被翻转或不翻转。
例如，当感测节点SO的值为“0”时(当感测节点SO的值降低到接近接地电压电平的值时)，锁存器可以不翻转。当感测节点SO的值为“1”时(当感测节点SO的值降低到接近预充电电平的值时)，锁存器可以被翻转。
此后，可以利用电平低于第五读取电压R5的电平的第一读取电压R1执行第二读取操作。类似于第一读取操作，在第二读取操作期间，感测节点SO的电位可以根据通过第一位线BL1感测的存储器单元的阈值电压的大小而改变。
例如，当所感测的存储器单元的阈值电压小于第一读取电压R1时，感测节点SO的电位可以降低到接近接地电压电平的值。当所感测的存储器单元的阈值电压大于第一读取电压R1时，感测节点SO的电位可以降低到接近预充电电平的值。改变感测节点SO的电位的操作可以是例如评估操作。
在本实施方式中，在根据第二读取操作的评估操作期间，感测节点控制器170可以从第一感测数据存储部151接收第一感测数据SENSING_DATA1，并且可以基于第一感测数据SENSING_DATA1输出掩蔽值(masking value)MASKING_VAL。掩蔽值MASKING_VAL可以通过感测节点控制器170的输出端(例如，包括感测节点控制器170的芯片的无论是以软件、硬件还是两者的组合来实现的端口或输出引脚)传输到感测节点SO，该输出端可以联接到将掩蔽值MASKING_VAL携载至感测节点SO的信号线。
例如，感测节点控制器170可以向感测节点SO输出“0”(在从第一感测数据存储部151接收的第一感测数据SENSING_DATA1当中的)，作为对应于第五编程状态PV5至第七编程状态PV7的感测数据的掩蔽值MASKING_VAL。感测节点SO可以根据从感测节点控制器170输出的掩蔽值MASKING_VAL来设置感测节点SO的值。在执行掩蔽操作时，可以设置感测节点SO的值，而不管通过评估操作感测的数据如何。
此后，可以将(被感测到反映了掩蔽值MASKING_VAL的感测节点SO的)第二感测数据SENSING_DATA2传输到第二感测数据存储部153。第二感测数据存储部153中的锁存器可以根据第二感测数据SENSING_DATA2而被翻转或不翻转。例如，当感测节点SO的值为“0”时(当感测节点SO的值降低到接近接地电压电平的值时)，锁存器可以不翻转。当感测节点SO的值为“1”时(当感测节点SO的值降低到接近预充电电平的值时)，锁存器可以被翻转。
通过上述掩蔽操作，在利用第一读取电压R1执行的第二读取操作期间，(对应于第一编程状态PV1至第七编程状态PV7的锁存器当中的)对应于第一编程状态PV1至第四编程状态PV4的锁存器可以被翻转。结果，被翻转的锁存器的数量可以减少，从而可以减少读取操作期间产生的噪声量。
图9是示出掩蔽和感测在评估操作期间感测的数据的方法的实施方式的图。具体地，图9显示了根据图8的掩蔽值而掩蔽感测节点SO的值并且基于经掩蔽的感测数据执行感测操作的过程。在本图中，假设感测操作是读取操作。在另一实施方式中，感测操作可以是编程验证操作。
参照图9，在感测LSB页时，QS_N节点和QM_N节点的默认值都可以被设置为“1”。
在一个实施方式中，图1的存储器装置100可以利用第五读取电压R5执行第一读取操作。在利用第五读取电压R5的第一读取操作期间，可以保持或改变QM_N节点的值。例如，在第一读取操作期间，(阈值电压低于第五读取电压R5的)擦除状态和第一编程状态PV1至第四编程状态PV4的存储器单元可以保持为作为默认值的“1”。(阈值电压高于第五读取电压R5的)第五编程状态PV5至第七编程状态PV7的存储器单元可以从作为默认值的“1”改变为“0”。
此后，图1的存储器装置100可以利用电平低于第五读取电压R5的电平的第一读取电压R1执行第二读取操作。在利用第一读取电压R1的第二读取操作期间，可以执行评估操作，其中将通过第一位线BL1感测的数据读取到感测节点SO。
在评估操作期间，在读取阈值电压低于第一读取电压R1的擦除状态的存储器单元时，感测节点SO的值可以变成“0”。在读取阈值电压高于第一读取电压R1的第一编程状态PV1至第七编程状态PV7的存储器单元时，感测节点SO的值可以变成“1”。
此时，图1的存储器装置100可以基于利用第五读取电压R5感测的数据来掩蔽感测节点SO的值(MASKING)。例如，可以基于从图8的感测节点控制器170输出的掩蔽值MASKING_VAL来设置感测节点SO的值。当执行掩蔽操作时，可以设置感测节点SO的值，而不管通过评估操作感测的数据如何。
例如，图8的感测节点控制器170可以输出“0”作为对应于第五编程状态PV5至第七编程状态PV7的感测数据的掩蔽值MASKING_VAL。当掩蔽值MASKING_VAL输出到感测节点SO时，可以输出数据，作为与反映在感测节点SO上的掩蔽值MASKING_VAL相对应的感测数据。
此后，可以基于从感测节点SO输出的感测数据来设置QS_N节点的值。例如，当感测节点SO的值为“0”时，QS_N节点的值可以保持为作为默认值的“1”。当感测节点SO的值为“1”时，QS_N节点的值可以从作为默认值的“1”改变为“0”。
结果，只有对应于第一编程状态PV1至第四编程状态PV4(其中感测节点SO的值为‘1’)的锁存器可以被翻转，因此被翻转的锁存器的数量可以减少。例如，在将数据存储在锁存器中的过程中，被翻转的锁存器的数量可以减少。因此，可以减少感测操作期间产生的噪声。
图10示出了感测CSB页的方法的实施方式。具体地，图10示出了在感测CSB页的过程中，利用第六读取电压R6执行第三读取操作、利用第四读取电压R4执行第四读取操作以及利用第二读取电压R2执行第五读取操作的过程。在本图中，假设感测操作是读取操作。在另一实施方式中，感测操作可以是编程验证操作。
参照图10，当感测CSB页时，QS_N节点和QM_N节点的默认值都可以设置为“1”。
在一个实施方式中，图1的存储器装置100可以利用第六读取电压R6执行第三读取操作。在利用第六读取电压R6的第三读取操作期间，可以保持或改变QM_N节点的值。例如，在第三读取操作期间，(阈值电压低于第六读取电压R6的)擦除状态和第一编程状态PV1至第五编程状态PV5的存储器单元可以保持为作为默认值的“1”。(阈值电压高于第六读取电压R6的)第六编程状态PV6和第七编程状态PV7的存储器单元可以从作为默认值的“1”改变为“0”。
此后，图1的存储器装置100可以利用第四读取电压R4执行第四读取操作。在利用第四读取电压R4的第四读取操作期间，可以保持或改变QM_N节点的值。例如，在第四读取操作期间，(阈值电压低于第四读取电压R4的)擦除状态和第一编程状态PV1至第三编程状态PV3的存储器单元可以保持为作为默认值的“1”。此外，(阈值电压高于第四读取电压R4的)第四编程状态PV4和第五编程状态PV5的存储器单元可以从作为默认值的“1”改变为“0”。此外，第六编程状态PV6和第七编程状态PV7的存储器单元可以从“0”改变为“1”。
此后，图1的存储器装置100可以利用第二读取电压R2执行第五读取操作。根据第五读取操作的执行结果，可以保持或改变QS_N节点的值。
在一个实施方式中，可以在保持或改变QS_N节点的值之前将通过第一位线BL1感测的数据读取到感测节点SO。将数据读取到感测节点SO的操作可以是例如评估操作。
在评估操作期间，在读取(阈值电压低于第二读取电压R2的)擦除状态和第一编程状态的存储器单元时，感测节点SO的值可以变成“0”。在读取(阈值电压高于第二读取电压R2的)第二编程状态PV2至第七编程状态PV7的存储器单元时，感测节点SO的值可以变成“1”。
在根据评估操作设置了感测节点SO的值时，可以基于感测节点SO的值而保持或改变QS_N节点的值。例如，当在第五读取操作期间感测节点SO的值为“0”时，QS_N节点的值可以保持为作为默认值的“1”。当感测节点SO的值为“1”时，QS_N节点的值可以从作为默认值的“1”改变为“0”。
然而，在根据感测节点SO的值设置QS_N节点的值时，对应于第二编程状态PV2至第七编程状态PV7的锁存器被翻转，因此大量锁存器被翻转。结果，在读取操作中可能出现噪声。
因此，在第五读取操作期间，可以在评估操作之后对感测节点SO执行掩蔽操作。结果，只有对应于第二编程状态PV2和第三编程状态PV3以及第六编程状态PV6和第七编程状态PV7的锁存器被翻转。
图11示出了使用掩蔽来感测CSB页的实施方式。具体地，图11显示了在对CSB页的感测操作期间根据掩蔽值而掩蔽感测节点SO的值并且基于经掩蔽的感测数据而执行感测操作的过程。在本图中，省略了与图10重复的内容。
在一个实施方式中，图1的存储器装置100可以利用第六读取电压R6执行第三读取操作，并且利用第四读取电压R4执行第四读取操作。作为执行第三读取操作和第四读取操作的结果，擦除状态和第一编程状态PV1至第三编程状态PV3的存储器单元的QM_N节点的值可以保持为作为默认值的“1”。此外，第四编程状态PV4和第五编程状态PV5的存储器单元的QM_N节点的值可以从作为默认值的“1”改变为“0”，并且第六编程状态PV6和第七编程状态PV7的存储器单元的QM_N节点的值可以从“0”改变为“1”。
此后，图1的存储器装置100可以利用第二读取电压R2执行第五读取操作。在第五读取操作期间，可以执行评估操作，其中将通过第一位线BL1感测的数据读取到感测节点SO。
在评估操作期间，在读取(阈值电压低于第二读取电压R2的)擦除状态和第一编程状态PV1的存储器单元时，感测节点SO的值可以变成“0”。在读取(阈值电压高于第二读取电压R2的)第二编程状态PV2至第七编程状态PV7的存储器单元时，感测节点SO的值可以变成“1”。
此时，图1的存储器装置100可以根据基于执行第三读取操作和第四读取操作的结果而设置的QM_N节点的值来掩蔽感测节点SO的值(MASKING)。也就是说，可以基于从图8的感测节点控制器170输出的掩蔽值MASKING_VAL来设置感测节点SO的值。当执行掩蔽操作时，可以设置感测节点SO的值，而不管通过评估操作感测的数据如何。
例如，图8的感测节点控制器170可以向感测节点SO输出值“0”，作为对应于第四编程状态PV4和第五编程状态PV5的感测数据的掩蔽值MASKING_VAL，并且可以输出值“1”，作为对应于第六编程状态PV6和第七编程状态PV7的感测数据的掩蔽值MASKING_VAL。当掩蔽值MASKING_VAL输出到感测节点SO时，可以将其中在感测节点SO上反映了掩蔽值MASKING_VAL的数据输出作为感测数据。
此后，可以基于从感测节点SO输出的感测数据来设置QS_N节点的值。例如，当感测节点SO的值为“0”时，QS_N节点的值可以保持为作为默认值的“1”。当感测节点SO的值为“1”时，QS_N节点的值可以从作为默认值的“1”变为“0”。
结果，只有对应于其中感测节点SO的值为“1”的第二编程状态PV2和第三编程状态PV3以及第六编程状态PV6和第七编程状态PV7的锁存器可以被翻转。因此，被翻转的锁存器的数量可以减少，例如，在将数据存储在锁存器中的过程中，被翻转的锁存器的数量可以减少。因此，可以减少感测操作期间产生的噪声。
图12示出了使用掩蔽来感测CSB页的实施方式。具体地，图12显示了在对CSB页的感测操作期间根据以与图11的方法不同的方法设置的掩蔽值来掩蔽感测节点SO的值并且基于经掩蔽的感测数据来执行感测操作的过程。在本图中，省略了与图11重复的内容。
在一个实施方式中，在图1的存储器装置100利用第六读取电压R6执行第三读取操作和利用第四读取电压R4执行第四读取操作之后，图1的存储器装置100可以利用第二读取电压R2执行第五读取操作。在第五读取操作期间，可以执行评估操作，其中将通过第一位线BL1感测的数据读取到感测节点SO。
在一个实施方式中，图1的存储器装置100可以根据基于执行第三读取操作和第四读取操作的结果而设置的QM_N节点的值来掩蔽感测节点SO的值(MASKING)。也就是说，可以基于从图8的感测节点控制器170输出的掩蔽值MASKING_VAL来设置感测节点SO的值。
与图11不同，图8的感测节点控制器170可以向感测节点SO输出值“0”，作为对应于第四编程状态PV4和第五编程状态PV5的感测数据的掩蔽值MASKING_VAL。也就是说，可以不设置对应于第六编程状态PV6和第七编程状态PV7的感测数据的掩蔽值MASKING_VAL。在一个实施方式中，由于对应于第六编程状态PV6和第七编程状态PV7的感测数据作为“1”被读取到感测节点SO，所以可以不设置该感测数据的掩蔽值MASKING_VAL。
此后，可以基于从感测节点SO输出的感测数据来设置QS_N节点的值。例如，当感测节点SO的值为“0”时，QS_N节点的值可以保持为作为默认值的“1”。当感测节点SO的值为“1”时，QS_N节点的值可以从作为默认值的“1”改变为“0”。
结果，只有对应于其中感测节点SO的值为“1”的第二编程状态PV2和第三编程状态PV3以及第六编程状态PV6和第七编程状态PV7的锁存器可以被翻转。因此，被翻转的锁存器的数量可以减少，例如，在将数据存储在锁存器中的过程中，被翻转的锁存器的数量可以减少。因此，可以减少感测操作期间产生的噪声。
图13是示出根据实施方式的存储器装置的操作的图。参照图13，在操作S1301中，存储器装置可以利用第一感测电压执行感测操作。感测操作可以是例如包括在编程循环中的编程验证操作或读取操作。
在一个实施方式中，在感测操作期间，可以对选定页中的逻辑页中的任何一个执行感测操作。可以通过多次感测操作来执行对一个逻辑页的感测操作。在操作S1301中，利用第一感测电压执行的感测操作可以是在所述多次感测操作当中首先执行的感测操作。在本实施方式中，假设通过第一感测操作和第二感测操作来执行对逻辑页的感测操作。
在操作S1303中，存储器装置可以利用第二感测电压执行评估操作。第二感测电压例如可以是电平低于第一感测电压的电平的电压。此外，评估操作可以对应于通过位线将利用第二感测电压感测的数据感测到感测节点的操作。
在一个实施方式中，当基于感测到感测节点的数据而将数据存储在锁存器中时，多个锁存器可能被翻转。因此，在操作S1305中，可以执行掩蔽操作。
在操作S1305中，存储器装置可以掩蔽感测节点。例如，可以利用在第一感测操作期间感测的数据当中对应于被翻转的锁存器的感测节点的值来执行掩蔽操作。当执行掩蔽操作时，可以设置感测节点的值，而不管通过评估操作感测的数据如何。
在操作S1307中，存储器装置可以基于经掩蔽的感测节点来感测数据。例如，当感测节点的值为“0”时，感测的数据可以保持为作为默认值的“1”。当感测节点的值为“1”时，感测的数据可以从作为默认值的“1”改变为“0”。
图14是示出根据实施方式的存储器装置的操作的图。参照图14，在操作S1401中，存储器装置可以开始感测操作。感测操作可以是感测选定页中的多个逻辑页中的任何一个的操作。可以通过多次感测操作来执行对一个逻辑页的感测操作。此外，感测操作可以是例如包括在编程循环中的编程验证操作或读取操作。
在一个实施方式中，当执行对一个逻辑页的感测操作时，可以利用三个或更多个感测电压来执行感测操作。
在操作S1403中，存储器装置可以确定正在执行的感测操作是否是最后的感测操作。例如，存储器装置可以确定正在执行的感测操作是否是对一个逻辑页的所述多次感测操作当中的最后的感测操作。
在一个实施方式中，当感测操作不是最后的感测操作时(否)，操作可以前进到操作S1405，并且可以执行下一感测操作。此后，可以确定再次执行的感测操作是否是最后的感测操作(S1403)。
在一个实施方式中，当感测操作是最后的感测操作时(是)，可以执行操作S1407。
在操作S1407中，存储器装置可以基于根据在最后的感测操作之前执行的感测操作感测的数据来掩蔽感测节点。例如，在最后的感测操作期间，可以读取通过位线而感测到感测节点的数据。此后，根据感测的数据，可以改变感测节点的电位。这可以被称为评估。根据感测节点的经改变的电位，可以将感测的数据存储在锁存器中。
然而，当基于被感测到感测节点的数据将数据存储在锁存器中时，多个锁存器可能被翻转。因此，在操作S1407中，可以执行掩蔽操作。例如，可以基于在最后的感测操作之前感测的数据，利用对应于被翻转的锁存器的感测节点的值来执行掩蔽操作。在执行掩蔽操作时，可以设置感测节点的值，而不管通过评估操作感测的数据如何。
在操作S1409中，存储器装置可以基于经掩蔽的感测节点来感测数据。例如，当感测节点的值为“0”时，感测的数据可以保持为作为默认值的“1”。当感测节点的值为“1”时，感测的数据可以从作为默认值的“1”改变为“0”。
图15是示出图1的存储器控制器1000的实施方式的图。存储器控制器1000连接到主机和存储器装置，并且被配置为响应于来自主机Host的请求而访问存储器装置。例如，存储器控制器1000被配置为控制存储器装置的写入操作、读取操作、擦除操作和后台操作。存储器控制器1000还可以被配置为充当存储器装置和主机之间的接口和/或驱动用于控制存储器装置的固件。
参照图15，存储器控制器1000可以包括处理器1010、存储器缓冲器1020、纠错电路(ECC)1030、主机接口1040、缓冲器控制器(或缓冲器控制电路)1050、存储器接口1060和总线1070。
总线1070可以被配置为在存储器控制器1000的组件之间提供一个或更多个信道。
处理器1010可以控制存储器控制器1000的整体操作，并且可以执行逻辑操作。处理器1010可以通过主机接口1040与外部主机通信，并且可以通过存储器接口1060与存储器装置通信。此外，处理器1010可以通过缓冲器控制器1050与存储器缓冲器1020通信。处理器1010可以使用存储器缓冲器1020作为操作存储器、高速缓存存储器或缓冲存储器来控制存储装置的操作。
在一个实施方式中，处理器1010可以执行FTL的功能。例如，处理器1010可以通过FTL将主机提供的LBA转换成PBA。FTL可以接收LBA，并且可以使用映射表将LBA转换成PBA。闪存转换层根据映射单位执行一种或更多种地址映射方法。地址映射方法的示例包括页映射方法、块映射方法和混合映射方法。
在一个实施方式中，处理器1010可以被配置为随机化从主机接收的数据。例如，处理器1010可以使用随机化种子来随机化来自主机的数据。经随机化的数据可以作为要存储的数据被提供给存储器装置，并且可以被编程到存储器单元阵列。处理器1010例如可以通过驱动指令(例如，固件或各种其它类型的软件)来执行随机化和去随机化。
存储器缓冲器1020可以用作处理器1010的操作存储器、高速缓存存储器或缓冲存储器。存储器缓冲器1020可以存储由处理器1010执行的代码和命令。存储器缓冲器1020可以存储由处理器1010处理的数据。在一个实施方式中，存储器缓冲器1020可以包括静态RAM(SRAM)或动态RAM(DRAM)。
纠错电路1030可以对要通过存储器接口1060写入存储器装置的数据执行纠错(例如，纠错编码(ECC编码))。经纠错编码的数据可以通过存储器接口1060传输到存储器装置。纠错电路1030可以对通过存储器接口1060从存储器装置接收的数据执行纠错解码(ECC解码)。例如，纠错电路1030可以作为存储器接口1060的组件被包括在存储器接口1060中。
主机接口1040被配置成在处理器1010的控制下与外部主机通信。主机接口1040可以被配置成使用一种或更多种方法、标准或协议来执行通信。示例包括通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连Express(PCI Express)、非易失性存储器Express(NVMe)、通用闪存存储(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、注册DIMM(RDIMM)和减载DIMM(LRDIMM)。
缓冲器控制器1050被配置为在处理器1010的控制下控制存储器缓冲器1020。
存储器接口1060被配置成在处理器1010的控制下与存储器装置通信。存储器接口1060可以通过一个或更多个对应的信道与存储器装置交换命令、地址和数据。
在一个实施方式中，存储器控制器1000可以不包括存储器缓冲器1020和缓冲器控制器1050。
在一个实施方式中，处理器1010可以使用代码来控制存储器控制器1000的操作。处理器1010可以从设置在存储器控制器1000内部的非易失性存储器装置(例如，只读存储器)加载代码。作为另一示例，处理器1010可以通过存储器接口1060从存储器装置加载代码。
在一个实施方式中，存储器控制器1000的总线1070可以分为控制总线和数据总线。数据总线可以被配置为在存储器控制器1000内传送数据，并且控制总线可以被配置为在存储器控制器1000内传送控制信息(例如，命令、地址和/或其它信息)。在一个实施方式中，数据总线和控制总线可以彼此分离，并且可以不相互干扰或相互影响。数据总线可以连接到主机接口1040、缓冲器控制器1050、纠错电路1030和存储器接口1060。控制总线可以连接到主机接口1040、处理器1010、缓冲器控制器1050、存储器缓冲器1020和存储器接口1060。
图16是示出可以应用本文描述的存储装置的存储卡系统的实施方式的框图。
参照图16，存储卡系统2000包括存储器控制器2100、存储器装置2200和连接器2300。存储器控制器2100连接到存储器装置2200，并且被配置为访问存储器装置2200。例如，存储器控制器2100可以被配置为控制存储器装置2200的读取操作、写入操作、擦除操作、后台操作和/或其它操作。存储器控制器2100可以充当存储器装置2200和主机之间的接口。存储器控制器2100可以被配置成驱动用于控制存储器装置2200的指令(例如，固件或其它类型的软件)。可以与参照图2描述的图1的存储器装置100等同地实现存储器装置2200。
存储器控制器2100可以包括例如随机存取存储器(RAM)、处理器、主机接口、存储器接口和/或纠错电路。
存储器控制器2100可以通过连接器2300与外部装置通信。存储器控制器2100可以根据特定的通信标准、协议或方法与外部装置(例如，主机)通信。示例包括通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、PCI Express(PCI-E)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电子装置(IDE)、火线、通用闪存存储(UFS)、Wi-Fi、蓝牙和NVMe。作为示例，可以通过上述通信标准中的至少一种来定义连接器2300。
作为示例，存储器装置2200可以被实现为各种非易失性存储器元件，例如电可擦除可编程ROM(EEPROM)、NAND闪存存储器、NOR闪存存储器、相变RAM(PRAM)、电阻RAM(ReRAM)、铁电RAM(FRAM)和自旋转移转力矩磁性RAM(STT-MRAM)。
存储器控制器2100和存储器装置2200可以被集成到一个半导体装置中以配置存储卡。示例包括PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑型闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro和eMMC)、SD卡(SD、miniSD、microSD和SDHC)和通用闪存存储(UFS)。
在一个实施方式中，存储器装置2200可以对选定页执行感测操作。在一个实施方式中，存储器装置2200可以对选定页中的多个逻辑页执行感测操作。此时，感测操作可以是在编程循环中包括的编程操作和验证操作中的验证操作或读取操作。
在一个实施方式中，存储器装置2200可以对多个逻辑页中的一个执行感测操作。可以利用多个感测电压来执行对一个逻辑页的感测操作，所述多个感测电压例如可以从高电平的感测电压到低电平的感测电压顺序地用于感测操作。
然而，当在利用高电平的感测电压执行感测操作之后利用低电平的感测电压执行感测操作时，多个锁存器可能被翻转。在这种情况下，可以掩蔽感测节点的值，以减少被翻转的锁存器的数量。
例如，可以执行指示当利用高电平的感测电压进行感测时的被翻转的锁存器的掩蔽操作。在一个实施方式中，当存储器装置2200利用低电平的感测电压进行感测时，存储器装置2200可以将感测到感测节点的值掩蔽为指示被翻转的锁存器的值。当执行掩蔽操作时，可以设置感测节点的值，而不管感测到感测节点的值如何。
当设置了感测节点的值时，可以根据感测节点的值将数据存储在锁存器中。此时，在将数据存储在锁存器中的过程中，被翻转的锁存器的数量可以减少。因此，可以减少感测操作期间产生的噪声。
图17是示出可以应用本文描述的存储装置的固态驱动器(SSD)系统的实施方式的框图。
参照图17，SSD 3000包括主机3100和SSD 3200。SSD 3200通过信号连接器3001与主机3100交换信号SIG，并且通过电源连接器3002接收电力PWR。SSD 3200包括SSD控制器3210、多个闪存存储器3221至322n、辅助电源装置3230和缓冲存储器3240。
在一个实施方式中，SSD控制器3210可以执行参照图1描述的存储器控制器200的功能。SSD控制器3210可以响应于从主机3100接收的信号SIG而控制多个闪存存储器3221至322n。作为示例，信号SIG可以是基于主机3100和SSD 3200之间的一个或更多个接口的信号。示例包括通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、PCI Express(PCI-E)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电子装置(IDE)、火线、通用闪存存储(UFS)、Wi-Fi、蓝牙和NVMe中的至少一种。
辅助电源装置3230通过电源连接器3002连接到主机3100。辅助电源装置3230可以从主机3100接收电力PWR，并且可以充入电力。当来自主机3100的电力供应不平稳时，辅助电源装置3230可以提供SSD 3200的电力。作为示例，辅助电源装置3230可以位于SSD 3200中，或者可以位于SSD 3200外部。例如，辅助电源装置3230可以位于主板上，并且可以向SSD3200提供辅助电源。
缓冲存储器3240用作SSD 3200的缓冲存储器。例如，缓冲存储器3240可以临时存储从主机3100接收的数据或者从多个闪存存储器3221至322n接收的数据，或者可以临时存储闪存存储器3221至322n的元数据(例如，映射表)。缓冲存储器3240可以包括易失性存储器(例如，DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM)或者非易失性存储器(例如，FRAM、ReRAM、STT-MRAM和PRAM)。
在一个实施方式中，多个闪存存储器3221至322n中的每一个可以对选定页执行感测操作。例如，多个闪存存储器3221至322n可以对选定页中的多个逻辑页执行感测操作。此时，感测操作可以是在编程循环中的编程操作和验证操作中的验证操作或读取操作。
在一个实施方式中，多个闪存存储器3221至322n中的每一个可以对多个逻辑页中的任何一个执行感测操作。可以利用多个感测电压来执行对一个逻辑页的感测操作。多个感测电压可以从高电平的感测电压到低电平的感测电压顺序地用于感测操作。
然而，当在利用高电平的感测电压执行感测操作之后利用低电平的感测电压执行感测操作时，多个锁存器可能被翻转。在这种情况下，可以掩蔽感测节点的值，以减少被翻转的锁存器的数量。
例如，可以执行指示当利用高电平的感测电压进行感测时的被翻转的锁存器的掩蔽操作。例如，当多个闪存存储器3221至322n利用低电平的感测电压进行感测时，多个闪存存储器3221至322n可以将感测到感测节点的值掩蔽为指示被翻转的锁存器的值。当执行掩蔽操作时，可以设置感测节点的值，而不管感测到感测节点的值如何。
当设置了感测节点的值时，可以根据感测节点的值将数据存储在锁存器中。此时，在数据存储在锁存器中的过程中，被翻转的锁存器的数量可以减少。因此，可以减少感测操作期间产生的噪声。
图18是示出可以应用本文描述的存储装置的用户系统的实施方式的框图。
参照图18，用户系统4000包括应用处理器4100、存储器模块4200、网络模块4300、存储模块4400和用户接口4500。应用处理器4100可以驱动组件、操作系统(OS)、用户程序和/或用户系统4000的其它特征。应用处理器4100可以包括控制器、接口、图形引擎和/或控制用户系统4000中的组件的其它特征。在一个实现方式中，应用处理器4100可以被设置为片上系统(SoC)。
存储器模块4200可以操作为用户系统4000的主存储器、操作存储器、缓冲存储器或高速缓存存储器。存储器模块4200可以包括易失性随机存取存储器(例如，DRAM、SDRAM、DDR SDRAM、DDR2 SDRAM、DDR3 SDRAM、LPDDR SDARM、LPDDR2 SDRAM、LPDDR3 SDRAM)或者非易失性随机存取存储器(例如，PRAM、ReRAM、MRAM和FRAM)。例如，应用处理器4100和存储器模块4200可以基于层叠封装(POP)进行封装，并且设置为一个半导体封装。
网络模块4300可以与外部装置通信。例如，网络模块4300可以支持无线通信(例如，码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进、Wimax、WLAN、UWB、蓝牙和Wi-Fi)。例如，网络模块4300可以被包括在应用处理器4100中。
存储模块4400可以存储例如从应用处理器4100接收的数据。在一个实施方式中，存储模块4400可以将存储在存储模块4400中的数据传送到应用处理器4100。例如，存储模块4400可以被实现为非易失性半导体存储器元件，例如相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)、NAND闪存、NOR闪存或三维NAND闪存。例如，存储模块4400可以被设置为例如存储卡的可移除存储装置(可移除驱动器)和用户系统4000的外部驱动器。
在一个实施方式中，存储模块4400可以包括多个非易失性存储器装置，其可以与参照图2和图3描述的存储器装置相似或相同地操作。存储模块4400可以与参照图1描述的存储装置50相似或相同地操作。
用户接口4500可以包括用于向应用处理器4100输入数据或指令或者用于向外部装置输出数据和/或指令的一个或更多个接口。用户接口4500的示例包括用户输入接口，例如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、摄像头、麦克风、陀螺仪传感器、振动传感器和压电元件。用户接口4500可以包括一个或更多个用户输出接口，例如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和监视器。
在一个实施方式中，存储模块4400可以对选定页执行感测操作。在一个实施方式中，存储模块4400可以对选定页中的多个逻辑页执行感测操作。此时，感测操作可以是在编程循环中的编程操作和验证操作中的验证操作或读取操作。
在一个实施方式中，存储模块4400可以对多个逻辑页中的任何一个执行感测操作。可以利用多个感测电压来执行对一个逻辑页的感测操作。在一个实施方式中，多个感测电压可以从高电平的感测电压到低电平的感测电压顺序地用于感测操作。
然而，当在利用高电平的感测电压执行感测操作之后利用低电平的感测电压执行感测操作时，多个锁存器可能被翻转。在这种情况下，可以掩蔽感测节点的值，以减少被翻转的锁存器的数量。
例如，可以执行指示当利用高电平的感测电压进行感测时的被翻转的锁存器的掩蔽操作。例如，当存储模块4400利用低电平的感测电压进行感测时，存储模块4400可以将感测到感测节点的值掩蔽为指示被翻转的锁存器的值。当执行掩蔽操作时，可以设置感测节点的值，而不管感测到感测节点的值如何。
根据一个或更多个上述实施方式，在设置了感测节点的值时，可以根据感测节点的值将数据存储在锁存器中。此时，在将数据存储在锁存器中的过程中，被翻转的锁存器的数量可以减少。因此，可以减少感测操作期间产生的噪声。
虽然已经参照本公开的某些示例性实施方式示出和描述了本公开，但是本领域技术人员应当理解，在不脱离由所附权利要求及其等同物限定的本公开的精神和范围的情况下，可以在形式和细节上在其中进行各种改变。因此，本公开的范围不应限于上述示例性实施方式，而是应不仅由所附权利要求书确定，而且还由其等同物确定。
在上述实施方式中，可以选择性地执行所有步骤或可以省略部分步骤。在每个实施方式中，操作并不必须按照所描述的顺序执行，而是可以重新排列。本说明书和附图中公开的实施方式仅是用于帮助理解本公开的示例，并且本公开不限于此。也就是说，对于本领域技术人员来说，显然能够基于本公开的技术范围进行各种变型。可以组合一个或更多个实施方式以形成附加的实施方式。
此外，已经在附图和说明书中描述了本公开的示例性实施方式。虽然这里使用了特定的术语，但是这些术语仅仅是用于解释本公开的实施方式。因此，本公开不限于上述实施方式，并且在本公开的精神和范围内可以进行许多变化。对于本领域技术人员来说，除了本文公开的实施方式之外，显然还能够基于本公开的技术范围进行各种变型。
相关申请的交叉引用
本申请要求于2020年10月6日向韩国知识产权局提交的韩国专利申请No.10-2020-0128791的优先权，其全部公开内容通过引用并入本文。

Claims (19)

1.一种存储器装置，该存储器装置包括：
多个页，所述多个页各自包括多个存储器单元；
外围电路，所述外围电路感测所述多个页当中的选定页，所述选定页包括选定存储器单元；以及
感测节点控制器，所述感测节点控制器基于为了感测所述选定页中的多个逻辑页当中的一个逻辑页而执行的多个感测操作当中的第一感测操作的结果，在所述多个感测操作当中的第二感测操作期间控制通过位线联接到所述选定存储器单元的页缓冲器中的感测节点。
2.根据权利要求1所述的存储器装置，其中，所述感测操作包括编程验证操作或读取操作。
3.根据权利要求1所述的存储器装置，其中，在所述第一感测操作期间使用的第一感测电压的电平高于在所述第二感测操作期间使用的第二感测电压的电平。
4.根据权利要求1所述的存储器装置，该存储器装置还包括：
第一感测数据存储部，所述第一感测数据存储部存储在所述第一感测操作期间通过所述感测节点感测的第一感测数据；以及
第二感测数据存储部，所述第二感测数据存储部存储在所述第二感测操作期间通过所述感测节点感测的第二感测数据。
5.根据权利要求4所述的存储器装置，其中，
所述第一感测数据存储部在所述第二感测操作期间向所述感测节点控制器输出所述第一感测数据；并且
所述感测节点控制器基于所述第一感测数据确定所述页缓冲器中的锁存器是否被翻转。
6.根据权利要求4所述的存储器装置，其中，当所述第一感测数据具有不同于默认值的值时，所述感测节点控制器确定所述页缓冲器中的锁存器被翻转。
7.根据权利要求4所述的存储器装置，其中，当所述第二感测数据被感测到所述感测节点时，所述感测节点控制器输出与基于所述第一感测数据而被翻转的锁存器相对应的掩蔽值。
8.根据权利要求7所述的存储器装置，其中，根据所述掩蔽值来设置所述感测节点的电位。
9.根据权利要求8所述的存储器装置，其中，所述第二感测数据存储部存储通过根据所述掩蔽值设置的所述感测节点而感测的所述第二感测数据。
10.根据权利要求1所述的存储器装置，其中，当执行所述多个感测操作以感测包括在所述选定页中的所述多个逻辑页当中的任意一个逻辑页时，所述感测节点控制器根据通过在所述多个感测操作当中的在最后的感测操作之前执行的一个或更多个感测操作而获得的感测数据在所述最后的感测操作期间控制通过所述位线联接到所述选定存储器单元的所述页缓冲器中的所述感测节点。
11.根据权利要求10所述的存储器装置，其中，所述感测节点控制器基于所述感测数据来确定所述页缓冲器中的锁存器是否被翻转。
12.根据权利要求10所述的存储器装置，其中，所述感测节点控制器基于所述感测数据而输出掩蔽值，所述掩蔽值对应于根据在所述最后的感测操作之前的感测操作而被翻转的锁存器。
13.根据权利要求12所述的存储器装置，其中，
根据所述掩蔽值设置所述感测节点；并且
在所述最后的感测操作期间，存储通过根据所述掩蔽值设置的所述感测节点感测的数据。
14.一种操作存储器装置的方法，所述存储器装置感测各自包括多个存储器单元的多个页当中的包括选定存储器单元的选定页，该方法包括以下步骤：
执行第一感测操作以感测所述选定页中的多个逻辑页当中的一个逻辑页；以及
在用于感测所述一个逻辑页的第二感测操作期间，基于所述第一感测操作的结果控制通过位线联接到所述选定存储器单元的页缓冲器中的感测节点。
15.根据权利要求14所述的方法，其中，在所述第一感测操作期间使用的第一感测电压的电平高于在所述第二感测操作期间使用的第二感测电压的电平。
16.根据权利要求14所述的方法，
其中，所述存储器装置还包括：
第一感测数据存储部，所述第一感测数据存储部存储在所述第一感测操作期间通过所述感测节点感测的第一感测数据；以及
第二感测数据存储部，所述第二感测数据存储部存储在所述第二感测操作期间通过所述感测节点感测的第二感测数据，并且
其中，控制所述感测节点的步骤包括以下步骤：当所述第一感测数据具有不同于默认值的值时，确定所述页缓冲器中的一个或更多个锁存器被翻转。
17.根据权利要求16所述的方法，其中，控制所述感测节点的步骤包括以下步骤：当所述第二感测数据被感测到所述感测节点时，将所述感测节点的电位设置为与所述页缓冲器中根据所述第一感测数据被翻转的锁存器相对应的掩蔽值。
18.根据权利要求17所述的方法，该方法还包括以下步骤：存储通过所述感测节点感测的所述第二感测数据。
19.一种感测节点控制器，该感测节点控制器包括：
输出端，所述输出端联接到页缓冲器的感测节点；以及
控制器，所述控制器基于不同于第二感测操作的第一感测操作的结果产生要通过所述输出端传送到所述感测节点的掩蔽值，
其中，在所述第一感测操作之后并且在所述感测节点联接到选定存储器单元的时间期间执行所述第二感测操作。
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