KR102354680B1 - 메모리 장치 - Google Patents

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Abstract

메모리 장치는, 메모리 뱅크; 상기 메모리 뱅크의 일측에 위치해, 제1스트로브 신호에 동기해 제1컬럼 어드레스를 래치하는 제1래치 회로; 상기 메모리 뱅크의 타측에 위치해, 제2스트로브 신호에 동기해 제2컬럼 어드레스를 래치하는 제2래치 회로; 상기 메모리 뱅크의 일측에 위치해, 상기 제1스트로브 신호와 상기 제1컬럼 어드레스에 동기해 제1컬럼 선택 신호들을 생성하는 제1컬럼 디코더; 및 상기 메모리 뱅크의 타측에 위치해, 상기 제2스트로브 신호와 상기 제2컬럼 어드레스에 동기해 제2컬럼 선택 신호들을 생성하는 제2컬럼 디코더를 포함할 수 있다.

Description

메모리 장치 {MEMORY DEVICE}
본 특허 문헌은 메모리 장치에 관한 것이다.
DRAM과 같은 메모리 장치의 어드레싱 동작에는 로우(row) 어드레싱 동작 및 컬럼(column) 어드레싱 동작이 있다.
로우 어드레싱 동작은 로우 어드레스에 의해 억세스될 워드라인을 선택한 후, 선택된 워드라인에 대응하는 메모리 셀들에 저장된 데이터를 비트라인 센스앰프에 의해 증폭시키는 것을 포함하는데 이는 메모리 장치의 액티브 동작시에 수행된다.
컬럼 어드레싱 동작은 컬럼 어드레스를 디코딩해 컬럼 선택 신호들 중 하나를 활성화하고, 활성화된 컬럼 선택 신호에 대응하는 비트 라인들이 데이터 버스와 연결되어 데이터가 입출력되는 것을 포함하는데 이는 메모리 장치의 리드 동작 및 라이트 동작시에 수행된다.
본 발명의 실시예들은 메모리 장치의 컬럼 어드레싱 동작을 안정화하기 위한 기술을 제공할 수 있다.
본 발명의 일실시예에 따른 메모리 장치는, 메모리 뱅크; 스트로브 신호를 상기 메모리 뱅크의 일측으로 전달하기 위한 제1스트로브 전달 경로; 상기 스트로브 신호를 상기 메모리 뱅크의 타측으로 전달하기 위한 제2스트로브 전달 경로; 컬럼 어드레스를 상기 메모리 뱅크의 일측으로 전달하기 위한 제1컬럼 어드레스 전달 경로; 상기 컬럼 어드레스를 상기 메모리 뱅크의 타측으로 전달하기 위한 제2컬럼 어드레스 전달 경로; 상기 메모리 뱅크의 일측에 위치하고, 상기 제1스트로브 전달 경로를 통해 전달된 스트로브 신호에 동기해 상기 제1컬럼 어드레스 전달 경로를 통해 전달된 컬럼 어드레스를 래치하는 제1래치 회로; 상기 메모리 뱅크의 타측에 위치하고, 상기 제2스트로브 전달 경로를 통해 전달된 스트로브 신호에 동기해 상기 제2컬럼 어드레스 전달 경로를 통해 전달된 컬럼 어드레스를 래치하는 제2래치 회로; 상기 메모리 뱅크의 일측에 위치하고, 상기 제1스트로브 전달 경로를 통해 전달된 스트로브 신호와 상기 제1래치 회로에 래치된 컬럼 어드레스를 이용해 제1컬럼 선택 신호들을 생성하는 제1컬럼 디코더; 및 상기 메모리 뱅크의 타측에 위치하고, 상기 제2스트로브 전달 경로를 통해 전달된 스트로브 신호와 상기 제2래치 회로에 래치된 어드레스를 이용해 제2컬럼 선택 신호들을 생성하는 제2컬럼 디코더를 포함할 수 있다.
본 발명의 다른 실시예에 따른 메모리 장치는, 메모리 뱅크; 상기 메모리 뱅크의 일측에 위치해, 제1스트로브 신호에 동기해 제1컬럼 어드레스를 래치하는 제1래치 회로; 상기 메모리 뱅크의 타측에 위치해, 제2스트로브 신호에 동기해 제2컬럼 어드레스를 래치하는 제2래치 회로; 상기 메모리 뱅크의 일측에 위치해, 상기 제1스트로브 신호와 상기 제1컬럼 어드레스에 동기해 제1컬럼 선택 신호들을 생성하는 제1컬럼 디코더; 및 상기 메모리 뱅크의 타측에 위치해, 상기 제2스트로브 신호와 상기 제2컬럼 어드레스에 동기해 제2컬럼 선택 신호들을 생성하는 제2컬럼 디코더를 포함할 수 있다.
본 발명의 실시예들에 따르면, 메모리 장치의 컬럼 어드레싱 동작이 보다 안정적으로 수행될 수 있다.
도 1은 본 발명의 일실시예에 따른 메모리 장치(100)의 구성도.
도 2는 본 발명의 다른 실시예에 따른 메모리 장치(200)의 구성도.
도 3은 도 2의 메모리 장치(200)의 컬럼 어드레싱 동작을 도시한 타이밍도.
도 4는 도 2의 메모리 뱅크(210)의 일실시예 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 구성은 생략될 수 있다. 각 도면의 구성 요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 일실시예에 따른 메모리 장치(100)의 구성도이다. 도 1에서는 메모리 장치(100)에서 컬럼 어드레싱 동작과 관련이 있는 부분을 도시했다.
도 1을 참조하면, 메모리 장치(100)는, 메모리 뱅크(110), 컬럼 디코더(120), 라이트 드라이버(130) 및 리드 센스앰프(140)를 포함할 수 있다.
메모리 뱅크(110)는 데이터를 저장하기 위한 수많은 메모리 셀들을 포함할 수 있다. 메모리 뱅크(110)의 내부는 다수의 셀 블록들로 나누어지고 각각의 셀 블록들에 다수의 메모리 셀들이 포함될 수 있다. 메모리 장치(100)에는 다수개의 메모리 뱅크가 포함될 수 있는데, 여기서는 설명의 편의상 1개의 메모리 뱅크(110)만을 도시했다.
라이트 드라이버(130)는 라이트 동작시에 글로벌 데이터 버스(GIO<0:63>)의 데이터를 로컬 데이터 버스(BIO<0:63>)로 전달하고, 리드 센스 앰프(140)는 리드 동작시에 로컬 데이터 버스(BIO<0:63>)의 데이터를 글로벌 데이터 버스(GIO<0:63>)로 전달하기 위해 사용될 수 있다. 글로벌 데이터 버스(GIO<0:63>)는 다수의 메모리 뱅크들이 공유하는 데이터 버스로 글로벌 데이터 버스(GIO<0:63>)를 통해 메모리 뱅크들과 메모리 장치(100)의 데이터 송수신 회로 간에 데이터가 전송될 수 있다. 로컬 데이터 버스(BIO<0:63>)는 메모리 뱅크들 마다 별도로 구비되는 데이터 버스로 로컬 데이터 버스(BIO<0:63>)를 통해 해당 메모리 뱅크에서 리드 및 라이트되는 데이터가 전송될 수 있다.
컬럼 디코더(120)는 컬럼 어드레스(CA<0:6>)와 스트로브 신호(STROBE)를 이용해 컬럼 선택 신호들(CADEC<0:127>)을 생성할 수 있다. 컬럼 디코더(120)는 컬럼 어드레스(CA<0:6>)를 디코딩해 컬럼 선택 신호들(CADEC<0:127>) 중 활성화될 하나의 컬럼 선택 신호를 결정하고, 스트로브 신호(STROBE) 신호의 활성화 구간 동안에 활성화가 결정된 컬럼 선택 신호를 활성화할 수 있다.
컬럼 선택 신호들(CADEC<0:127>)은 메모리 뱅크(110) 내부의 메모리 블록들로 전달되고, 메모리 블록들에서 데이터가 입출력될 컬럼들(비트 라인), 즉 로컬 데이터 버스(BIO<0:63>)와 전기적으로 연결될 컬럼들, 을 선택하기 위해 사용될 수 있다.
도 1을 참조하면, 컬럼 디코더(120)가 메모리 뱅크(110)의 우측에 위치하므로, 컬럼 선택 신호들(CADEC<0:127>)도 우측에서 좌측으로 전달된다. 메모리 뱅크(110)의 물리적인 크기는 상당히 크므로, 메모리 뱅크(110)의 우측에 가까운 메모리 블록들로 전달되는 컬럼 선택 신호들(CADEC<0:127>)과 메모리 뱅크(110)의 좌측에 가까운 메모리 블록들로 전달되는 컬럼 선택 신호들(CADEC<0:127>)의 특성이 동일하기는 대단히 어렵다. 메모리 뱅크(110) 내에서의 위치에 따라 컬럼 선택 신호들(CADEC<0:127>)이 전달되는 타이밍에도 차이가 나며, 컬럼 선택 신호들(CADEC<0:127>)의 신호 강도도 차이가 있게 된다. 메모리 뱅크(110) 내에서의 위치 차이에 따른 컬럼 선택 신호들(CADEC<0:127>)의 특성 차이에 의해 메모리 뱅크(110)에서의 컬럼 어드레싱 동작이 불안정하게 수행될 수 있다. 이에 따라 데이터의 입/출력 동작이 불안정하게 수행될 수 있다.
도 2는 본 발명의 다른 실시예에 따른 메모리 장치(200)의 구성도이다. 도 2에서는 메모리 장치(200)에서 컬럼 어드레싱 동작과 관련이 있는 부분을 도시했다.
도 2를 참조하면, 메모리 장치(200)는, 메모리 뱅크(210), 제1컬럼 디코더(221), 제2컬럼 디코더(222), 라이트 드라이버(230), 리드 센스앰프(240), 제1래치 회로(251) 및 제2래치 회로(252)를 포함할 수 있다.
메모리 뱅크(210)는 데이터를 저장하기 위한 수많은 메모리 셀들을 포함할 수 있다. 메모리 뱅크(210)의 내부는 다수의 셀 블록들로 나누어지고 각각의 셀 블록들에 다수의 메모리 셀들이 포함될 수 있다. 메모리 장치(200)에는 다수개의 메모리 뱅크가 포함될 수 있는데, 여기서는 설명의 편의상 1개의 메모리 뱅크(210)만을 도시했다.
라이트 드라이버(230)는 라이트 동작시에 글로벌 데이터 버스(GIO<0:63>)의 데이터를 로컬 데이터 버스(BIO<0:63>)로 전달하고, 리드 센스 앰프(240)는 리드 동작시에 로컬 데이터 버스(BIO<0:63>)의 데이터를 글로벌 데이터 버스(GIO<0:63>)로 전달하기 위해 사용될 수 있다. 글로벌 데이터 버스(GIO<0:63>)는 다수의 메모리 뱅크들이 공유하는 데이터 버스로 글로벌 데이터 버스(GIO<0:63>)를 통해 메모리 뱅크들과 메모리 장치(200)의 데이터 송수신 회로 간에 데이터가 전송될 수 있다. 로컬 데이터 버스(BIO<0:63>)는 메모리 뱅크들 마다 별도로 구비되는 데이터 버스로 로컬 데이터 버스(BIO<0:63>)를 통해 해당 메모리 뱅크에서 리드 및 라이트되는 데이터가 전송될 수 있다.
스트로브 신호(STROBE)는 제1스트로브 전달 경로(201, 202)를 통해 메모리 뱅크(210)의 일측(예, 우측)으로 전달되고, 제2스트로브 전달 경로(203, 204)를 통해 메모리 뱅크(210)의 타측(예, 좌측)으로 전달될 수 있다.
제1스트로브 전달 경로(201, 202)는 메모리 뱅크(210)의 일측에서 출발해 메모리 뱅크(210)의 일측과 타측의 중간을 경유해 다시 메모리 뱅크의 일측까지 형성될 수 있다. 제1스트로브 전달 경로(201, 202)를 이와 같이 형성하는 것은 제1스트로브 전달 경로(201, 202)의 길이를 제2스트로브 전달 경로(203, 204)의 길이와 되도록이면 동일하게 하기 위해서이다. 제1스트로브 전달 경로(201, 202)는 리피터(201)와 전송 라인(202)을 포함할 수 있다. 이하에서는 제1스트로브 전달 경로(201, 202)를 통해 전달된 스트로브 신호(STROBE)를 편의상 제1스트로브 신호(STROBE_R)라 명명하기로 한다.
제2스트로브 전달 경로(203, 204)는 메모리 뱅크(210)의 일측에서 출발해 메모리 뱅크(220)의 타측까지 형성될 수 있다. 제2스트로브 전달 경로(203, 204)는 리피터(203)와 전송 라인(204)을 포함할 수 있다. 이하에서는 제2스트로브 전달 경로(203, 204)를 통해 전달된 스트로브 신호(STROBE)를 편의상 제2스트로브 신호(STROBE_L)라 명명하기로 한다. 제1스트로브 전달 경로(201, 202)의 길이와 제2스트로브 전달 경로(203, 204)의 길이는 되도록이면 동일하게 형성될 수 있다. 예를 들어, 제1스트로브 전달 경로(201, 202)와 제2스트로브 전달 경로(203, 204) 중 더 짧은 경로의 길이는 더 긴 경로의 90% 이상일 수 있다. 도 2에서는 제1스트로브 전달 경로(201, 202)와 제2스트로브 전달 경로(203, 204) 각각이 1개의 리피터(201, 203)를 포함하는 것을 예시했는데, 리피터의 개수가 이와 다를 수도 있음은 당연하다. 또한, 제1스트로브 전달 경로(201, 202)와 제2스트로브 전달 경로(203, 204) 상에 타이밍의 조절을 위한 지연 회로 등이 더 포함될 수도 있다.
컬럼 어드레스(CA<0:6>)는 제1컬럼 어드레스 전달 경로(205, 206)를 통해 메모리 뱅크(210)의 일측으로 전달되고, 제2컬럼 어드레스 전달 경로(207, 208)를 통해 메모리 뱅크(220)의 타측으로 전달될 수 있다.
제1컬럼 어드레스 전달 경로(205, 206)는 메모리 뱅크(210)의 일측에서 출발해 메모리 뱅크(210)의 일측에 위치한 제1래치 회로(251)까지 형성될 수 있다. 제1컬럼 어드레스 전달 경로(205, 206)는 리피터들(205)과 전송 라인들(206)을 포함할 수 있다. 컬럼 어드레스(CA<0:6>)가 7비트로 예시되었으므로, 리피터들(205)은 7개, 전송 라인들(206)도 7개일 수 있다. 이하에서는 제1컬럼 어드레스 전달 경로(205, 206)를 통해 전달된 컬럼 어드레스(CA<0:6>)를 편의상 제1컬럼 어드레스(CA_R<0:6>)라 명명하기로 한다.
제2컬럼 어드레스 전달 경로(207, 208)는 메모리 뱅크(210)의 일측에서 출발해 메모리 뱅크(210)의 타측에 위치한 제2래치 회로(252)까지 형성될 수 있다. 제2컬럼 어드레스 전달 경로(207, 208)는 리피터들(207)과 전송 라인들(208)을 포함할 수 있다. 컬럼 어드레스(CA<0:6>)가 7비트로 예시되었으므로, 리피터들(207)은 7개, 전송 라인들(208)도 7개일 수 있다. 이하에서는 제2컬럼 어드레스 전달 경로(207, 208)를 통해 전달된 컬럼 어드레스(CA<0:6>)를 편의상 제2컬럼 어드레스(CA_L<0:6>)라 명명하기로 한다. 제1컬럼 어드레스 전달 경로(205, 206)의 길이와 제2컬럼 어드레스 전달 경로(207, 208)의 길이는 서로 다르게 형성될 수 있다. 제1컬럼 어드레스 전달 경로(205, 206)는 메모리 뱅크(210)의 일측에서만 컬럼 어드레스(CA<0:6>)를 전달하므로 짧게 형성되며, 제2컬럼 어드레스 전달 경로(207, 208)는 메모리 뱅크(210)의 일측으로부터 타측까지 컬럼 어드레스(CA<0:6>)를 전달하므로 길게 형성될 수 있다. 예를 들어, 제1컬럼 어드레스 전달 경로(205, 206)의 길이는 제2컬럼 어드레스 전달 경로(207, 208)의 길이의 50% 이하일 수 있다. 도 2에서는 제1컬럼 어드레스 전달 경로(205, 206)와 제2컬럼 어드레스 전달 경로(207, 208) 각각이 7개의 리피터(205, 207)를 포함하는 것을 예시했는데, 리피터의 개수가 이와 다를 수도 있음은 당연하다. 또한, 제1컬럼 어드레스 전달 경로(205, 206)와 제2컬럼 어드레스 전달 경로(207, 208) 상에 타이밍의 조절을 위한 지연 회로 등이 더 포함될 수도 있다.
제1래치 회로(251)는 메모리 뱅크(210)의 일측에 위치하고, 제1스트로브 신호(STROBE_R)에 동기해 제1컬럼 어드레스(CA_R<0:6>)를 래치할 수 있다. 상세하게 제1래치 회로(251)는 제1스트로브 신호(STROBE_R)의 폴링 에지(falling edge)에서 제1컬럼 어드레스(CA_R<0:6>)를 입력받아 래치하고, 제1스트로브 신호(STROBE_R)의 다음 폴링 에지까지 래치한 제1컬럼 어드레스(CA_R<0:6>)를 유지할 수 있다. 제1래치 회로(251)는 폴링 에지 트리거 타입의 D플립플롭들을 7개 포함할 수 있다.
제2래치 회로(252)는 메모리 뱅크(210)의 타측에 위치하고, 제2스트로브 신호(STROBE_L)에 동기해 제2컬럼 어드레스(CA_L<0:6>)를 래치할 수 있다. 상세하게 제2래치 회로(252)는 제2스트로브 신호(STROBE_L)의 폴링 에지(falling edge)에서 제2컬럼 어드레스(CA_L<0:6>)를 입력받아 래치하고, 제2스트로브 신호(STROBE_L)의 다음 폴링 에지까지 래치한 제2컬럼 어드레스(CA_L<0:6>)를 유지할 수 있다. 제2래치 회로(252)는 폴링 에지 트리거 타입의 D플립플롭들을 7개 포함할 수 있다.
제1래치 회로(251)로 전달되는 제1컬럼 어드레스(CA_R<0:6>)와 제2래치 회로(252)로 전달되는 제2컬럼 어드레스(CA_L<0:6>)는 서로 다른 컬럼 어드레스 전달 경로들(205, 206, 207, 208)을 통해 전달된다. 그러므로 제1컬럼 어드레스(CA_R<0:6>)의 타이밍과 제2컬럼 어드레스(CA_L<0:6>)의 타이밍이 서로 다를 수밖에 없다. 그러나 제1스트로브 신호(STROBE_R)와 제2스트로브 신호(STROBE_L)는 거의 동일한 타이밍에 제1래치 회로(251)와 제2래치 회로(252)로 전달되고, 제1래치 회로(251)와 제2래치 회로(252)는 제1스트로브 신호(STROBE_R)와 제2스트로브 신호(STROBE_L)에 동기해 동작하므로, 제1래치 회로(251)와 제2래치 회로(252)가 제1컬럼 어드레스(CA_R<0:6>)와 제2컬럼 어드레스(CA_L<0:6>)를 래치하는 타이밍은 거의 동일할 수 있다. 즉, 제1래치 회로(251)에 의해 래치된 제1컬럼 어드레스(LAT_CA_R<0:6>)와 제2래치 회로(252)에 의해 래치된 제2컬럼 어드레스는(LAT_CA_L<0:6>) 동일한 타이밍을 가질 수 있다.
제1컬럼 디코더(221)는 래치된 제1컬럼 어드레스(LAT_CA_R<0:6>)와 제1스트로브 신호(STROBE_R)를 이용해 제1컬럼 선택 신호들(CADEC_R<0:127>)을 생성할 수 있다. 제1컬럼 디코더(221)는 래치된 제1컬럼 어드레스(LAT_CA_R<0:6>)를 디코딩해 제1컬럼 선택 신호들(CADEC_R<0:127>) 중 활성화될 하나의 제1컬럼 선택 신호를 결정하고, 제1스트로브 신호(STROBE_R)의 활성화 구간 동안에 활성화가 결정된 컬럼 선택 신호를 활성화할 수 있다.
제2컬럼 디코더(222)는 래치된 제2컬럼 어드레스(LAT_CA_L<0:6>)와 제2스트로브 신호(STROBE_L)를 이용해 제2컬럼 선택 신호들(CADEC_L<0:127>)을 생성할 수 있다. 제2컬럼 디코더(222)는 래치된 제2컬럼 어드레스(LAT_CA_L<0:6>)를 디코딩해 제2컬럼 선택 신호들(CADEC_L<0:127>) 중 활성화될 하나의 제2컬럼 선택 신호를 결정하고, 제2스트로브 신호(STROBE_L)의 활성화 구간 동안에 활성화가 결정된 컬럼 선택 신호를 활성화할 수 있다.
래치된 제1컬럼 어드레스(LAT_CA_R<0:6>)와 래치된 제2컬럼 어드레스(LAT_CA_L<0:6>)는 동일한 타이밍에 갱신되는 어드레스이며, 제1스트로브 신호(STROBE_R)와 제2스트로브 신호(STROBE_L)는 동일한 타이밍을 가지는 신호이다. 따라서 제1컬럼 디코더(221)와 제2컬럼 디코더(222)는 동일한 타이밍에 동작할 수 있다. 즉, 제1컬럼 선택 신호들(CADEC_R<0:127>)과 제2컬럼 선택 신호들(CADEC_L<0:127>)은 서로 다른 컬럼 디코더들(221, 222)에서 생성된다는 차이점만 있을 뿐, 동일한 디코딩 정보와 동일한 타이밍 정보를 가지는 신호들일 수 있다.
제1컬럼 선택 신호들(CADEC_R<0:127>)은 메모리 뱅크(210) 내부의 메모리 블록들 중 일측에 가깝게 위치한 메모리 블록들로 전달되어, 메모리 블록들에서 데이터가 입출력될 컬럼들(비트라인), 즉 로컬 데이터 버스(BIO<0:63>)와 전기적으로 연결될 컬럼들, 을 선택하기 위해 사용될 수 있다. 또한, 제2컬럼 선택 신호들(CADEC_L<0:127>)은 메모리 뱅크(210) 내부의 메모리 블록들 중 타측에 가깝게 위치한 메모리 블록들로 전달되어, 메모리 블록들에서 데이터가 입출력될 컬럼들(비트라인), 즉 로컬 데이터 버스(BIO<0:63>)와 전기적으로 연결될 컬럼들, 을 선택하기 위해 사용될 수 있다. 메모리 뱅크(210) 내에서 일측에 가깝게 위치한 메모리 블록들은 일측으로부터 전달된 제1컬럼 선택 신호들(CADEC_R<0:127>)에 의해 컬럼 어드레싱 동작이 수행되고, 메모리 뱅크(210) 내에서 타측에 가깝게 위치한 메모리 블록들은 타측으로부터 전달된 제2컬럼 선택 신호들(CADEC_L<0:127>)에 의해 컬럼 어드레싱 동작이 수행되므로, 메모리 뱅크(210)의 컬럼 어드레싱 동작이 매우 안정적으로 수행될 수 있다. 즉, 메모리 뱅크(210) 내에서 어느 위치에 있는 메모리 블록이건 간에 거의 같은 타이밍에 거의 같은 신호 강도를 가지는 컬럼 선택 신호들에 의해 컬럼 어드레싱 동작이 수행될 수 있다. 또한, 컬럼 어드레싱 동작의 안정성을 보장할 수 있으므로, 어드레스 윈도우가 줄어든다던지 스피드가 빨라지더라도 안정적인 동작을 기대할 수 있다.
도 3은 도 2의 메모리 장치(200)의 컬럼 어드레싱 동작을 도시한 타이밍도이다. 도 3에서는 리드 또는 라이트 동작이 연속으로 수행되는 경우의 동작을 도시했다.
도 3을 참조하면, 제1컬럼 어드레스(CA_R<0:6>)와 제2컬럼 어드레스(CA_L<0:6>)는 서로 다른 길이를 가지는 경로들을 통해 전달되므로, 서로 다른 타이밍을 가지는 것을 확인할 수 있다. 여기서, CA1은 CA0 이전에 메모리 장치(200)로 인가된 컬럼 어드레스, CA2는 CA1 이후에 인가된 컬럼 어드레스를 나타낼 수 있다.
제1스트로브 신호(STROBE_R)와 제2스트로브 신호(STROBE_L)는 거의 동일한 길이를 가지는 경로들을 통해 전달되므로, 서로 동일한 타이밍을 가지는 것을 확인할 수 있다.
제1래치 회로(251)는 제1스트로브 신호(STROBE_R)의 폴링 에지에 동기해 제1컬럼 어드레스(CA_R<0:6>)를 래치하므로, 래치된 제1컬럼 어드레스(LAT_CA_R<0:6>)는 제1스트로브 신호(STROBE_R)의 폴링 에지마다 갱신될 수 있다. 또한, 제2래치 회로(252)는 제2스트로브 신호(STROBE_L)의 폴링 에지에 동기해 제2컬럼 어드레스(CA_L<0:6>)를 래치하므로, 래치된 제2컬럼 어드레스(LAT_CA_L<0:6>)는 제2스트로브 신호(STROBE_L)의 폴링 에지마다 갱신될 수 있다. 제1스트로브 신호(STROBE_R)와 제2스트로브 신호(STROBE_L)가 동일한 타이밍을 가지므로, 래치된 제1컬럼 어드레스(LAT_CA_R<0:6>)와 래치된 제2컬럼 어드레스(LAT_CA_L<0:6>)도 동일한 타이밍을 가질 수 있다.
제1컬럼 디코더(221)는 래치된 제1컬럼 어드레스(LAT_CA_R<0:6>)와 제1스트로브 신호(STROBE_R)를 이용해 제1컬럼 선택 신호들(CADEC_R<0:127>)을 생성하고, 제2컬럼 디코더(222)는 래치된 제2컬럼 어드레스(LAT_CA_L<0:6>)와 제2스트로브 신호(STROBE_L)를 이용해 제2컬럼 선택 신호들(CADEC_L<0:127>)을 생성하는데, 래치된 제1컬럼 어드레스(LAT_CA_R<0:6>)와 래치된 제2컬럼 어드레스(LAT_CA_L<0:6>)가 동일한 정보와 타이밍을 가지는 동일한 어드레스이고, 제1스트로브 신호(STROBE_R)와 제2스트로브 신호(STROBE_L)가 동일한 타이밍 정보를 가지고 있으므로, 결국 제1컬럼 선택 신호들(CADEC_R<0:127>)과 제2컬럼 선택 신호들(CADEC_L<0:127>)은 동일하게 생성될 수 있다. 도 3에서는 제1컬럼 선택 신호들(CADEC_R<0:127>) 중 활성화되는 1개의 제1컬럼 선택 신호가 활성화되는 타이밍 및 제2컬럼 선택 신호들(CADEC_L<0:127>) 중 활성화되는 1개의 제2컬럼 선택 신호가 활성화되는 타이밍을 도시했다. 도 3를 참조하면, 제1컬럼 선택 신호들(CADEC_R<0:127>) 중 활성화되는 신호와 제2컬럼 선택 신호들(CADEC_L<0:127>) 중 활성화되는 신호는 동일한 타이밍에 활성화되는 것을 확인할 수 있다.
도 4는 도 2의 메모리 뱅크(210)의 일실시예 구성도이다.
도 4를 참조하면, 메모리 뱅크(210)는 64개의 메모리 블록(MB00~MB77)들을 포함할 수 있다.
메모리 블록들(MB00~MB77) 각각은 1K(K=1024)개의 로우(Row), 즉 1K개의 워드 라인들, 와 1K개의 컬럼(Column), 즉 1K개의 비트 라인들, 을 포함할 수 있다. 따라서, 하나의 메모리 블록은 1K * 1K = 1Mb의 용량을 가질 수 있다. 따라서 메모리 뱅크(210)는 총 64Mb의 용량을 가질 수 있다. 최근에는 메모리 뱅크 1개당 1Gb~수Gb의 용량을 가지기도 하지만, 여기서는 설명의 편의상 메모리 뱅크가 64Mb의 용량을 가지는 것으로 예시하기로 한다.
8K개의 로우 선택 신호들(RADEC<0:8K-1>)은 메모리 블록들(MB00~MB77)에서 로우를 선택하기 위한 신호들이다. 8K개의 로우 선택 신호들 중 1개의 신호가 활성화되며, 이에 대응하는 로우가 선택될 수 있다. 메모리 블록들(MB00~MB07)은 1K개의 로우 선택 신호들(RADEC<0:1K-1>)에 의해 로우가 선택되고, 메모리 블록들(MB10~MB17)은 1K개의 로우 선택 신호들(RADEC<1K:2K-1>)에 의해 로우가 선택될 수 있다.
메모리 블록들(MB00~MB77) 중 메모리 뱅크(210)의 타측에 가까운 32개의 메모리 블록들(MB00~MB37)은 제2컬럼 선택 신호들(CADEC_L<0:127>)에 의해 컬럼들이 선택되고, 메모리 뱅크(210)의 일측에 가까운 32개의 메모리 블록들(MB40~MB77)은 제1컬럼 선택 신호들(CADEC_R<0:127>)에 의해 컬럼들이 선택될 수 있다. 메모리 블록들(MB00~MB77) 각각은 1K개의 컬럼들을 포함하는데, 컬럼 선택 신호들(CADEC_L<0:127>, CADEC_R<0:127>)의 개수는 128개이다. 이는 1K개의 컬럼들과 128개의 컬럼 선택 신호들(CADEC_L<0:127>, CADEC_R<0:127>)이 8:1로 대응하기 때문이다. 예를 들어, 컬럼 선택 신호 1개가 활성화되면 하나의 메모리 블록에서 1개의 컬럼 선택 신호에 대응하는 8개의 컬럼들이 선택되고, 선택된 컬럼들이 로컬 데이터 버스(BIO<0:63>)와 연결되어 데이터가 입출력될 수 있다.
이해를 돕기 위해 3가지 상황을 예시해 메모리 블록들(MB00~MB77)에서 어떤 로우 및 컬럼이 선택되고 데이터가 입출력되는지에 대해 설명하기로 한다.
(1) RADEC<0>, CADEC_R<0> 및 CADEC_L<0>가 활성화된 경우
로우 선택 신호(RADEC<0>)가 활성화되었으므로, 메모리 블록들(MB00~MB07)에서 0번째 로우가 선택될 수 있다. 제2컬럼 선택 신호(CADEC_L<0>)가 활성화되었으므로, 메모리 블록들(MB00~MB07)에서 0~7번째 컬럼들이 선택될 수 있다. 메모리 블록(MB00)의 0~7번째 컬럼들은 로컬 데이터 버스(BIO<0:7>)와 연결되고, 메모리 블록(MB01)의 0~7번째 컬럼들은 로컬 데이터 버스(BIO<8:15>)와 연결될 수 있다. 마찬가지로 메모리 블록(MB07)의 0~7번째 컬럼들은 로컬 데이터 버스(BIO<56:63>)와 연결될 수 있다.
(2) RADEC<3K-1>, CADEC_R<1> 및 CADEC_L<1>이 활성화된 경우
로우 선택 신호(RADEC<3K-1)이 활성화되었으므로, 메모리 블록들(MB20~MB27)에서 1023번째 로우가 선택될 수 있다. 제2컬럼 선택 신호(CADEC_L<1>)가 활성화되었으므로, 메모리 블록들(MB20~MB27)에서 8~15번째 컬럼들이 선택될 수 있다. 메모리 블록(MB20)의 8~15번째 컬럼들은 로컬 데이터 버스(BIO<0:7>)와 연결되고, 메모리 블록(MB21)의 8~15번째 컬럼들은 로컬 데이터 버스(BIO<8:15>)와 연결될 수 있다. 마찬가지로 메모리 블록(MB27)의 8~15번째 컬럼들은 로컬 데이터 버스(BIO<56:63>)와 연결될 수 있다.
(3) RADEC<4K+1>, CADEC_R<127> 및 CADEC_L<127>이 활성화된 경우
로우 선택 신호(RADEC<4K+1>)이 활성화되었으므로, 메모리 블록들(MB40~MB47)에서 1번째 로우가 선택될 수 있다. 제1컬럼 선택 신호(CADEC_R<127>)가 활성화되었으므로, 메모리 블록들(MB40~MB47)에서 1016~1023번째 컬럼들이 선택될 수 있다. 메모리 블록(MB40)의 1016~1023번째 컬럼들은 로컬 데이터 버스(BIO<0:7>)와 연결되고, 메모리 블록(MB41)의 1016~1023번째 컬럼들은 로컬 데이터 버스(BIO<8:15>)와 연결될 수 있다. 마찬가지로 메모리 블록(MB47)의 1016~1023번째 컬럼들은 로컬 데이터 버스(BIO<56:63>)와 연결될 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
200: 메모리 장치 210: 메모리 뱅크
221: 제1컬럼 디코더 222: 제2컬럼 디코더
230: 라이트 드라이버 240: 리드 센스앰프
251: 제1래치 회로 251: 제2래치 회로

Claims (18)

  1. 메모리 뱅크;
    스트로브 신호를 상기 메모리 뱅크의 일측으로 전달하기 위한 제1스트로브 전달 경로;
    상기 스트로브 신호를 상기 메모리 뱅크의 타측으로 전달하기 위한 제2스트로브 전달 경로;
    컬럼 어드레스를 상기 메모리 뱅크의 일측으로 전달하기 위한 제1컬럼 어드레스 전달 경로;
    상기 컬럼 어드레스를 상기 메모리 뱅크의 타측으로 전달하기 위한 제2컬럼 어드레스 전달 경로;
    상기 메모리 뱅크의 일측에 위치하고, 상기 제1스트로브 전달 경로를 통해 전달된 스트로브 신호에 동기해 상기 제1컬럼 어드레스 전달 경로를 통해 전달된 컬럼 어드레스를 래치하는 제1래치 회로;
    상기 메모리 뱅크의 타측에 위치하고, 상기 제2스트로브 전달 경로를 통해 전달된 스트로브 신호에 동기해 상기 제2컬럼 어드레스 전달 경로를 통해 전달된 컬럼 어드레스를 래치하는 제2래치 회로;
    상기 메모리 뱅크의 일측에 위치하고, 상기 제1스트로브 전달 경로를 통해 전달된 스트로브 신호와 상기 제1래치 회로에 래치된 컬럼 어드레스를 이용해 제1컬럼 선택 신호들을 생성하는 제1컬럼 디코더; 및
    상기 메모리 뱅크의 타측에 위치하고, 상기 제2스트로브 전달 경로를 통해 전달된 스트로브 신호와 상기 제2래치 회로에 래치된 어드레스를 이용해 제2컬럼 선택 신호들을 생성하는 제2컬럼 디코더
    를 포함하는 메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 메모리 뱅크는 다수의 메모리 블록들을 포함하고,
    상기 다수의 메모리 블록들 중 일부 메모리 블록들에서는 상기 제1컬럼 선택 신호들에 의해 컬럼들이 선택되고, 상기 다수의 메모리 블록들 중 나머지 메모리 블록들에서는 상기 제2컬럼 선택 신호들에 의해 컬럼들이 선택되는
    메모리 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2항에 있어서,
    상기 일부 메모리 블록들은 상기 나머지 메모리 블록들보다 상기 메모리 뱅크의 일측에 가깝게 위치하는
    메모리 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 제1스트로브 전달 경로의 길이 : 상기 제2스트로브 전달 경로의 길이의 비율은 상기 제1컬럼 어드레스 전달 경로의 길이 : 상기 제2컬럼 어드레스 전달 경로의 길이의 비율보다 더 큰
    메모리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 제1스트로브 전달 경로와 상기 제2스트로브 전달 경로 중 더 짧은 경로의 길이는 더 긴 경로의 길이의 90% 이상이고,
    상기 제1컬럼 어드레스 전달 경로와 상기 제2컬럼 어드레스 전달 경로 중 더 짧은 경로의 길이는 더 긴 경로의 길이의 50% 이하인
    메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2항에 있어서,
    글로벌 데이터 버스의 데이터를 로컬 데이터 버스로 전달하는 라이트 드라이버; 및
    상기 로컬 데이터 버스의 데이터를 상기 글로벌 데이터 버스로 전달하는 리드 센스앰프를 더 포함하고,
    상기 제1컬럼 선택 신호와 상기 제2컬럼 선택 신호는 상기 다수의 메모리 블록들 중 선택된 메모리 블록들에서 상기 로컬 데이터 버스와 데이터를 송수신할 컬럼들을 선택하기 위해 사용되는
    메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 제1래치 회로는 상기 제1스트로브 전달 경로를 통해 전달된 스트로브 신호가 활성화에서 비활성화로 천이하는 시점에 상기 제1컬럼 어드레스 전달 경로를 통해 전달된 컬럼 어드레스를 입력받아 래치하고,
    상기 제2래치 회로는 상기 제2스트로브 전달 경로를 통해 전달된 스트로브 신호가 활성화에서 비활성화로 천이하는 시점에 상기 제2컬럼 어드레스 전달 경로를 통해 전달된 컬럼 어드레스를 입력받아 래치하는
    메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서,
    상기 제1컬럼 디코더는 상기 제1컬럼 어드레스 전달 경로를 통해 전달된 컬럼 어드레스를 디코딩해 상기 제1컬럼 선택 신호들 중 활성화될 제1컬럼 선택 신호를 결정하고, 상기 제1스트로브 전달 경로를 통해 전달된 스트로브 신호의 활성화 구간 동안 활성화가 결정된 제1컬럼 선택 신호를 활성화하고,
    상기 제2컬럼 디코더는 상기 제2컬럼 어드레스 전달 경로를 통해 전달된 컬럼 어드레스를 디코딩해 상기 제2컬럼 선택 신호들 중 활성화될 제2컬럼 선택 신호를 결정하고, 상기 제2스트로브 전달 경로를 통해 전달된 스트로브 신호의 활성화 구간 동안 활성화가 결정된 제2컬럼 선택 신호를 활성화하는
    메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 제1스트로브 전달 경로는 상기 메모리 뱅크의 일측에서 시작되어 상기 메모리 뱅크의 일측과 타측의 중간을 경유해 다시 상기 메모리 뱅크의 일측까지 형성되는
    메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9항에 있어서,
    상기 제2스트로브 전달 경로는 상기 메모리 뱅크의 일측에서 시작되어 상기 메모리 뱅크의 타측까지 형성되는
    메모리 장치.
  11. 메모리 뱅크;
    상기 메모리 뱅크의 일측에 위치해, 제1스트로브 신호에 동기해 제1컬럼 어드레스를 래치하는 제1래치 회로;
    상기 메모리 뱅크의 타측에 위치해, 제2스트로브 신호에 동기해 제2컬럼 어드레스를 래치하는 제2래치 회로;
    상기 메모리 뱅크의 일측에 위치해, 상기 제1스트로브 신호와 상기 제1컬럼 어드레스에 동기해 제1컬럼 선택 신호들을 생성하는 제1컬럼 디코더; 및
    상기 메모리 뱅크의 타측에 위치해, 상기 제2스트로브 신호와 상기 제2컬럼 어드레스에 동기해 제2컬럼 선택 신호들을 생성하는 제2컬럼 디코더
    를 포함하는 메모리 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서,
    상기 제1스트로브 신호와 상기 제2스트로브 신호는 동일한 스트로브 신호가 서로 다른 경로들을 통해 전달된 신호들이고,
    상기 제1컬럼 어드레스와 상기 제2컬럼 어드레스는 동일한 컬럼 어드레스가 서로 다른 경로들을 통해 전달된 어드레스들인
    메모리 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12항에 있어서,
    상기 제1스트로브 신호와 상기 제2스트로브 신호 간의 타이밍 차이는 상기 제1컬럼 어드레스와 상기 제2컬럼 어드레스 간의 타이밍 차이보다 적은
    메모리 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12항에 있어서,
    상기 제1스트로브 신호는 상기 메모리 뱅크의 일측에서 출발한 상기 스트로브 신호가 상기 메모리 뱅크의 일측과 타측의 중간을 경유해 다시 상기 메모리 뱅크의 일측까지 전달된 신호이고,
    상기 제2스트로브 신호는 상기 메모리 뱅크의 일측에서 출발한 상기 스트로브 신호가 상기 메모리 뱅크의 타측까지 전달된 신호인
    메모리 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14항에 있어서,
    상기 제1컬럼 어드레스는 상기 메모리 뱅크의 일측에서 출발한 상기 컬럼 어드레스가 상기 제1래치 회로로 전달된 어드레스이고,
    상기 제2컬럼 어드레스는 상기 메모리 뱅크의 일측에서 출발한 상기 컬럼 어드레스가 상기 제2래치 회로로 전달된 어드레스인
    메모리 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서,
    상기 메모리 뱅크는 다수의 메모리 블록들을 포함하고,
    상기 다수의 메모리 블록들 중 일부 메모리 블록들에서는 상기 제1컬럼 선택 신호들에 의해 컬럼들이 선택되고, 상기 다수의 메모리 블록들 중 나머지 메모리 블록들에서는 상기 제2컬럼 선택 신호들에 의해 컬럼들이 선택되는
    메모리 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16항에 있어서,
    상기 일부 메모리 블록들은 상기 나머지 메모리 블록들보다 상기 메모리 뱅크의 일측에 가깝게 위치하는
    메모리 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16항에 있어서,
    글로벌 데이터 버스의 데이터를 로컬 데이터 버스로 전달하는 라이트 드라이버; 및
    상기 로컬 데이터 버스의 데이터를 상기 글로벌 데이터 버스로 전달하는 리드 센스앰프를 더 포함하고,
    상기 제1컬럼 선택 신호와 상기 제2컬럼 선택 신호는 상기 다수의 메모리 블록들 중 선택된 메모리 블록들에서 상기 로컬 데이터 버스와 데이터를 송수신할 컬럼들을 선택하기 위해 사용되는
    메모리 장치.
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