CN110189779A - 存储器件 - Google Patents

存储器件 Download PDF

Info

Publication number
CN110189779A
CN110189779A CN201811606643.5A CN201811606643A CN110189779A CN 110189779 A CN110189779 A CN 110189779A CN 201811606643 A CN201811606643 A CN 201811606643A CN 110189779 A CN110189779 A CN 110189779A
Authority
CN
China
Prior art keywords
column address
memory bank
memory
column
transmission path
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811606643.5A
Other languages
English (en)
Other versions
CN110189779B (zh
Inventor
金泰均
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN110189779A publication Critical patent/CN110189779A/zh
Application granted granted Critical
Publication of CN110189779B publication Critical patent/CN110189779B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

一种存储器件，包括：存储体；第一锁存电路，其位于存储体的一侧，且用于同步于第一选通信号来锁存第一列地址；第二锁存电路，其位于存储体的另一侧，且用于同步于第二选通信号来锁存第二列地址；第一列解码器，其位于存储体的一侧，且用于同步于第一选通信号和第一列地址来产生第一列选择信号；以及第二列解码器，其位于存储体的另一侧，且用于同步于第二选通信号和第二列地址来产生第二列选择信号。

Description

存储器件
相关申请的交叉引用
本申请要求2018年2月23日提交的第10-2018-0021668号韩国专利申请的优先权，其公开内容通过引用整体合并于此。
技术领域
本发明涉及一种存储器件和一种操作存储器件的方法。
背景技术
通常，诸如动态随机存取存储器(DRAM)的存储器件的寻址操作可以分为行寻址操作和列寻址操作。
行寻址操作可以包括选择要通过行地址访问的字线，然后通过位线放大器来放大储存在与选中的字线相对应的存储单元中的数据。行寻址操作可以在存储器件的激活操作期间执行。
列寻址操作可以包括将列地址解码以激活列选择信号中的一个，以及通过耦接到与被激活的列选择信号相对应的位线的数据总线来输入和/或输出数据。列寻址操作可以在存储器件的读取和写入操作期间执行。
发明内容
各种实施例涉及一种用于使存储器件的列寻址操作稳定的技术。
在一个实施例中，一种存储器件可以包括：存储体；第一选通传输路径，其适用于将选通信号传输到存储体的一侧；第二选通传输路径，其适用于将所述选通信号传输到存储体的另一侧；第一列地址传输路径，其适用于将列地址传输到存储体的所述一侧；第二列地址传输路径，其适用于将所述列地址传输到存储体的所述另一侧；第一锁存电路，其位于存储体的所述一侧，且适用于与经由第一选通传输路径传输的所述选通信号同步地锁存经由第一列地址传输路径传输的所述列地址；第二锁存电路，其位于存储体的所述另一侧，且适用于与经由第二选通传输路径传输的所述选通信号同步地锁存经由第二列地址传输路径传输的所述列地址；第一列解码器，其位于存储体的所述一侧，且适用于使用经由第一选通传输路径传输的所述选通信号和在第一锁存电路中锁存的所述列地址来产生第一列选择信号；第二列解码器，其位于存储体的所述另一侧，且适用于使用经由第二选通传输路径传输的所述选通信号和在第二锁存电路中锁存的所述列地址来产生第二列选择信号。
在一个实施例中，一种存储器件可以包括：存储体；第一锁存电路，其位于存储体的一侧，且适用于与第一选通信号同步地锁存第一列地址；第二锁存电路，其位于存储体的另一侧，且适用于与第二选通信号同步地锁存第二列地址；第一列解码器，其位于存储体的所述一侧，适用于与所述第一选通信号和所述第一列地址同步地产生第一列选择信号；以及第二列解码器，其位于存储体的所述另一侧，适用于与所述第二选通信号和所述第二列地址同步地产生第二列选择信号。
在一个实施例中，一种存储器件的操作方法包括：将选通信号传输到存储器件的存储体的一侧；将所述选通信号传输到存储体的另一侧；将列地址传输到存储体的所述一侧；将所述列地址传输到存储体的所述另一侧；使用位于存储体的所述一侧的第一锁存电路，与经由第一选通传输路径传输的所述选通信号同步地锁存经由第一列地址传输路径传输的所述列地址；使用位于存储体的所述另一侧的第二锁存电路，与经由第二选通传输路径传输的所述选通信号同步地锁存经由第二列地址传输路径传输的所述列地址；使用位于存储体的所述一侧的第一列解码器，利用经由第一选通传输路径传输的所述选通信号和在第一锁存电路中锁存的所述列地址产生第一列选择信号；以及使用位于存储体的所述另一侧的第二列解码器，利用经由第二选通传输路径传输的所述选通信号和在第二锁存电路中锁存的所述列地址产生第二列选择信号。
附图说明
图1是示出根据一个实施例的存储器件的图。
图2是示出根据另一实施例的存储器件的图。
图3是示出根据实施例的存储器件的列寻址操作的时序图。
图4是示出根据实施例的存储体的图。
具体实施方式
下面参考附图更详细地描述各种实施例。然而，本发明可以以不同的形式实施，并且不应该被解释为限于本文阐述的实施例。相反，提供这些实施例是为了使本公开全面和完整，并且向本领域技术人员充分传达本发明的范围。在整个公开内容中，在本发明的各个附图和实施例中，相同的附图标记表示相同的部件。此外，在整个说明书中，对“实施例”或“另一实施例”等的引用不一定仅涉及一个实施例，并且对任何这样的短语的不同引用不一定是相同的实施例。此外，对“侧”的引用，例如“一侧”、“另一侧”、“右侧”和“左侧”等，是用于区分两侧的相对术语，而不是用于确定特定的侧。此外，方向性术语“右”和“左”参考可适用的附图中所示的结构来使用。
图1是示出根据一个实施例的存储器件100的图。特别地，图1示出了存储器件100的与列寻址操作有关的部分。
参考图1，存储器件100可以包括存储体110、列解码器120、写入驱动器(WTDRV)130和读取感测放大器(RDSA)140。
存储体110可以包括用于储存数据的大量存储单元。存储体110可以被划分为多个单元块，并且每个单元块可以包括多个存储单元。存储器件100可以包括多个存储体。为清楚起见，图1仅示出了一个存储体110。
写入驱动器130可以用于在写入操作期间将全局数据总线GIO<0:63>的数据传输到局部数据总线BIO<0:63>。读取感测放大器140可以用于在读取操作期间将局部数据总线BIO<0:63>的数据传输到全局数据总线GIO<0:63>。全局数据总线GIO<0:63>可以由多个存储体共用，并且可以通过全局数据总线GIO<0:63>在存储器件100的存储体与数据传送器/接收器电路之间传送数据。可以针对每个存储体单独设置局部数据总线BIO<0:63>，并且从相应的存储体读取的数据或被写入相应的存储体的数据可以通过与其相关联的局部数据总线BIO<0:63>来传送。
列解码器120可以使用列地址CA<0:6>和选通信号STROBE来产生列选择信号CADEC<0:127>。列解码器120可以对列地址CA<0:6>进行解码，并且在列选择信号CADEC<0:127>之中确定一个要激活的列选择信号。在选通信号STROBE的激活时段期间，列解码器120可以将所确定的列选择信号激活。
列选择信号CADEC<0:127>可以被传输到存储体110中的存储块，并且用于选择要将数据输入到存储块/从存储块输出所经由的列(即，位线)，即，要被电耦接到局部数据总线BIO<0:63>的列。
列选择信号CADEC<0:127>可以从右向左传输，因为列解码器120位于存储体110的右侧。由于存储体110具有相当大的物理尺寸，被传输到靠近存储体110右侧的存储块的列选择信号CADEC<0:127>的特性可能与被传输到靠近存储体110左侧的存储块的列选择信号CADEC<0:127>的特性不同。根据存储体110内的位置，列选择信号CADEC<0:127>可以在不同的定时传输并且具有不同的信号强度。列选择信号CADEC<0:127>之间的根据存储体110中的位置差异的特性差异可能使存储体110的列寻址操作不稳定。在这种情况下，数据输入/输出操作也可能执行得不稳定。
图2是示出根据另一实施例的存储器件200的图。特别地，图2示出了存储器件200的与列寻址操作有关的部分。
参考图2，存储器件200可以包括存储体210、第一列解码器221、第二列解码器222、写入驱动器(WTDRV)230、读取感测放大器(RDSA)240、第一锁存电路251和第二锁存电路252。
存储体210可以包括用于储存数据的大量存储单元。存储体210可以被划分为多个单元块，并且每个单元块可以包括多个存储单元。存储器件200可以包括多个存储体。为清楚起见，图2仅示出了一个存储体210。
写入驱动器230可以用于在写入操作期间将全局数据总线GIO<0:63>的数据传输到局部数据总线BIO<0:63>。读取感测放大器240可以用于在读取操作期间将局部数据总线BIO<0:63>的数据传输到全局数据总线GIO<0:63>。全局数据总线GIO<0:63>可以由多个存储体共用，并且可以通过全局数据总线GIO<0:63>在存储器件200的存储体与数据传送器/接收器电路之间传送数据。可以针对每个存储体单独设置局部数据总线BIO<0:63>，并且从相应的存储体读取的数据和被写入相应的存储体的数据可以通过与其相关联的局部数据总线BIO<0:63>来传送。
通过包括中继器201和传送线202的第一选通传输路径，选通信号STROBE可以被传输到存储体210的一侧(例如，右侧)。此外，通过包括中继器203和传送线204的第二选通传输路径，选通信号STROBE可以被传输到存储体210的另一侧(例如，左侧)。
第一选通传输路径201、202可以从存储体210的右侧开始，并且经过存储体210的右侧与左侧之间的中部而在存储体210的右侧终止。以这种方式来形成第一选通传输路径201、202的原因是为了尽可能地使第一选通传输路径201、202的长度与第二选通传输路径203、204的长度均衡。下文中，为方便起见，通过第一选通传输路径201、202传输的选通信号STROBE可以被称为第一选通信号STROBE_R。
第二选通传输路径203、204可以从存储体210的右侧开始并且在存储体210的左侧终止。下文中，为方便起见，通过第二选通传输路径203、204传输的选通信号STROBE可以被称为第二选通信号STROBE_L。在各种实施例中，第一选通传输路径201、202的长度与第二选通传输路径203、204的长度可以设置为相等。可替代地，第一选通传输路径201、202的长度与第二选通传输路径203、204的长度可以设置为基本相等或尽可能相等。例如，两个传输路径中较短路径的长度可以是较长路径的90％。图2示出了第一选通传输路径201、202和第二选通传输路径203、204中的每一个分别包括一个中继器：201和203。然而，任何一个传输路径中的中继器的数量不限于此。第一选通传输路径201、202和第二选通传输路径203、204还可以包括用于定时控制的延迟电路。
列地址CA<0:6>可以通过第一列地址传输路径205、206被传输到存储体210的右侧。此外，列地址CA<0:6>可以通过第二列地址传输路径207、208被传输到存储体210的左侧。
第一列地址传输路径205、206可以从存储体210的右侧开始，并且在位于存储体210的右侧(例如，相同侧)的第一锁存电路251处终止。第一列地址传输路径205、206可以包括中继器205和传送线206。如果列地址CA<0:6>包含七个比特位，则第一列地址传输路径205、206可以包括七个中继器205和七个传送线206。下文中，为方便起见，通过第一列地址传输路径205、206传输的列地址CA<0:6>可以被称为第一列地址CA_R<0:6>。
第二列地址传输路径207、208可以从存储体210的右侧开始，并且在位于存储体210的左侧的第二锁存电路252处终止。第二列地址传输路径207、208可以包括中继器207和传送线208。如果列地址CA<0:6>包含七个比特位，则第二列地址传输路径207、208可以包括七个中继器207和七个传送线208。下文中，为方便起见，通过第二列地址传输路径207、208传输的列地址CA<0:6>可以被称为第二列地址CA_L<0:6>。第一列地址传输路径205、206的长度与第二列地址传输路径207、208的长度可以设置为不同。由于第一列地址传输路径205、206仅在存储体210的右侧传输列地址CA<0:6>，所以第一列地址传输路径205、206可以具有相对短的长度。然而，由于第二列地址传输路径207、208将列地址CA<0:6>从存储体210的右侧传输到左侧，所以第二列地址传输路径207、208可以具有相对长的长度。例如，第一列地址传输路径205、206的长度可以被设置为等于或小于第二列地址传输路径207、208的长度的50％的值。在各种实施例中，第一选通传输路径的长度与第二选通传输路径的长度之比大于第一列地址传输路径的长度与第二列地址传输路径的长度之比。尽管图2示出了第一列地址传输路径205、206和第二列地址传输路径207、208中的每一个包括七个中继器207，但是中继器的数量不限于此。第一列地址传输路径205、206和第二列地址传输路径207、208还可以包括用于定时控制的延迟电路。
第一锁存电路251可以位于存储体210的右侧，以及可以同步于第一选通信号STROBE_R来锁存第一列地址CA_R<0:6>。具体地，第一锁存电路251可以在第一选通信号STROBE_R的下降沿处接收第一列地址CA_R<0:6>并将其锁存，并且保持所锁存的第一列地址CA_R<0:6>直到第一选通信号STROBE_R的下一个下降沿。换言之，在通过第一选通传输路径传输的选通信号STROBE_R从激活状态转变为非激活状态的时间处，第一锁存电路251可以将通过第一列地址传输路径传输的列地址CA_R<0:6>接收并锁存。在一些实施例中，第一锁存电路251可以包括七个下降沿触发的D触发器。
第二锁存电路252可以位于存储体210的左侧，并且同步于第二选通信号STROBE_L来锁存第二列地址CA_L<0:6>。具体地，第二锁存电路252可以在第二选通信号STROBE_L的下降沿处接收第二列地址CA_L<0:6>并将其锁存，并且保持所锁存的第二列地址CA_L<0:6>保持直到第二选通信号STROBE_L的下一个下降沿。换言之，在通过第二选通传输路径传输的选通信号STROBE_L从激活状态转变为非激活状态的时间处，第二锁存电路252可以将通过第二列地址传输路径传输的列地址CA_L<0:6>接收并锁存。在一些实施例中，第二锁存电路252可以包括七个下降沿触发的D触发器。
被传输到第一锁存电路251的第一列地址CA_R<0:6>和被传输到第二锁存电路252的第二列地址CA_L<0:6>可以分别通过不同的列地址传输路径205、206和207、208来传输。因此，第一列地址CA_R<0:6>的定时与第二列地址CA_L<0:6>的定时不同。第一选通信号STROBE_R与第二选通信号STROBE_L几乎在相同的定时分别被传输到第一锁存电路251和第二锁存电路252，并且第一锁存电路251和第二锁存电路252分别同步于第一选通信号STROBE_R和第二选通信号STROBE_L来操作。因此，第一锁存电路251和第二锁存电路252可以几乎在相同的定时分别锁存第一列地址CA_R<0:6>和第二列地址CA_L<0:6>。即，被锁存的第一列地址LAT_CA_R<0:6>和被锁存的第二列地址LAT_CA_L<0:6>可以具有相同的定时。
第一列解码器221可以使用被锁存的第一列地址LAT_CA_R<0:6>和第一选通信号STROBE_R来产生第一列选择信号CADEC_R<0:127>。第一列解码器221可以对被锁存的第一列地址LAT_CA_R<0:6>进行解码，并且在第一列选择信号CADEC_R<0:127>之中确定一个要激活的第一列选择信号。在第一选通信号STROBE_R的激活时段期间，第一列解码器221可以将所确定的第一列选择信号激活。
第二列解码器222可以使用被锁存的第二列地址LAT_CA_L<0:6>和第二选通信号STROBE_L来产生第二列选择信号CADEC_L<0:127>。第二列解码器222可以对被锁存的第二列地址LAT_CA_L<0:6>进行解码，并且在第二列选择信号CADEC_L<0:127>之中确定一个要激活的第二列选择信号。在第二选通信号STROBE_L的激活时段期间，第二列解码器222可以将所确定的第二列选择信号激活。
被锁存的第一列地址LAT_CA_R<0:6>与被锁存的第二列地址LAT_CA_L<0:6>可以在相同的定时被更新，并且第一选通信号STROBE_R与第二选通信号STROBE_L可以具有相同的定时。因此，第一列解码器221与第二列解码器222可以在相同的定时操作。即，除了通过不同的列解码器221和222来产生以外，第一列选择信号CADEC_R<0:127>与第二列选择信号CADEC_L<0:127>可以具有相同的解码信息和相同的定时信息。
第一列选择信号CADEC_R<0:127>可以被传输到存储体210的存储块之中位置靠近存储体210右侧的存储块，并且用于选择要将数据输入到存储块/从存储块输出所经由的列，即，要被电耦接到局部数据总线BIO<0:63>的列。第二列选择信号CADEC_L<0:127>可以被传输到存储体210的存储块之中位置靠近存储体210左侧的存储块，并且用于选择要将数据输入到存储块/从存储块输出所经由的列(即，位线)，即，要被电耦接到局部数据总线BIO<0:63>的列。这样，位置靠近存储体210右侧的存储块根据从右侧传输的第一列选择信号CADEC_R<0:127>来执行列寻址操作，而位置靠近存储体210左侧的存储块根据从左侧传输的第二列选择信号CADEC_L<0:127>来执行列寻址操作。因此，存储体210的列寻址操作可以稳定地执行。即，不管在存储体210内的各自位置如何，所有存储块都可以根据具有几乎相同的信号强度的列选择信号，以几乎相同的定时来执行列寻址操作。此外，由于可以保证列寻址操作的稳定性，即使地址窗口减小或操作速度增大，稳定的操作也是可以预期的。
图3是示出根据实施例的存储器件的列寻址操作(例如，图2的存储器件200的列寻址操作)的时序图。图3示出了读取操作或写入操作连续执行的情况。
参考图3，第一列地址CA_R<0:6>和第二列地址CA_L<0:6>可以具有不同的定时，因为它们通过具有不同长度的不同路径来传输。这里，列地址CA1可以代表在列地址CA0之后应用到存储器件200的列地址，以及列地址CA2可以代表在列地址CA1之后应用的列地址。
由于第一选通信号STROBE_R和第二选通信号STROBE_L通过具有几乎相同长度的路径来传输，所以第一选通信号STROBE_R和第二选通信号STROBE_L可以具有相同的定时。
由于第一锁存电路251在第一选通信号STROBE_R的下降沿处锁存第一列地址CA_R<0:6>，因此被锁存的第一列地址LAT_CA_R<0:6>可以在第一选通信号STROBE_R的每个下降沿处被更新。此外，由于第二锁存电路252同步于第二选通信号STROBE_L的下降沿来锁存第二列地址CA_L<0:6>，因此被锁存的第二列地址LAT_CA_L<0:6>可以在第二选通信号STROBE_L的每个下降沿处被更新。由于第一选通信号STROBE_R与第二选通信号STROBE_L具有相同的定时，因此被锁存的第一列地址LAT_CA_R<0:6>与被锁存第二列地址LAT_CA_L<0:6>可以具有相同的定时。
第一列解码器221可以使用被锁存的第一列地址LAT_CA_R<0:6>和第一选通信号STROBE_R来产生第一列选择信号CADEC_R<0:127>，而第二列解码器222可以使用被锁存的第二列地址LAT_CA_L<0:6>和第二选通信号STROBE_L来产生第二列选择信号CADEC_L<0:127>。在这种情况下，被锁存的第一列地址LAT_CA_R<0:6>和被锁存的第二列地址LAT_CA_L<0:6>是具有相同信息和定时的相同地址，并且第一选通信号STROBE_R和第二选通信号STROBE_L具有相同的定时信息。因此，第一列选择信号CADEC_R<0:127>和第二列选择信号CADEC_L<0:127>可以被产生为相同的信号。图3示出了第一列选择信号CADEC_R<0:127>之中的一个第一列选择信号被激活的定时和第二列选择信号CADEC_L<0:127>之中的一个第二列选择信号被激活的定时。参考图3，第一列选择信号CADEC_R<0:127>之中被激活的信号与第二列选择信号CADEC_L<0:127>之中被激活的信号可以在相同的定时被激活。
图4是示出根据实施例的存储体(例如，图2的存储体210)的图。
参考图4，存储体210可以包括64个存储块MB00至MB77。
存储块MB00至MB77中的每一个可以包括1K行(即，1K字线)和1K列(即，1K位线)，其中K是1024。因此，一个存储块可以具有1Mb(＝1K*1K)的容量，存储体210因此可以具有64Mb的总容量。目前，一个存储体可以具有一Gb到几Gb的容量，本发明可以适应这种容量。然而，在所示实施例中，为了清楚说明和描述的方便，存储体的容量指定为64Mb。
在图4的实施例中，8K行选择信号RADEC<0:8K-1>可以用于从存储块MB00至MB77中选择行。在8K行选择信号之中，一个信号可以被激活以选择相应的行。存储块MB00至MB07的行可以通过1K行选择信号RADEC<0:1K-1>来选择，以及存储块MB10至MB17的行可以通过1K行选择信号RADEC<1K:2K-1>来选择。
在存储块MB00至MB77之中，靠近存储体210左侧的32个存储块MB00至MB37的列可以通过第二列选择信号CADEC_L<0:127>来选择，而靠近存储体210右侧的32个存储块MB40到MB77的列可以通过第一列选择信号CADEC_R<0:127>来选择。存储块MB00至MB77中的每一个可以包括1K列，以及列选择信号CADEC_L<0:127>或CADEC_R<0:127>的数量可以被设置为128。这是因为，1K列与128个列选择信号CADEC_L<0:127>或CADEC_R<0:127>之比对应于8:1。例如，当一个列选择信号被激活时，在一个存储块中与该列选择信号相对应的八个列可以被选择，并且选中的列可以被耦接到局部数据总线BIO<0:63>以输入和输出数据。
可以例示三种情况来描述在存储块MB00至MB77中哪些行和列被选择以及哪些数据被输入和输出。
(1)当RADEC<0>、CADEC_R<0>和CADEC_L<0>被激活时
由于行选择信号RADEC<0>被激活，因此可以从存储块MB00至MB77选择第零行。由于第二列选择信号CADEC_L<0>被激活，因此可以从存储块MB00至MB07选择第零列至第七列。存储块MB00的第零列至第七列可以被耦接到局部数据总线BIO<0:7>，并且存储块MB01的第零列至第七列可以被耦接到局部数据总线BIO<8:15>。类似地，存储块MB07的第零列至第七列可以被耦接到局部数据总线BIO<56:63>。
(2)当RADEC<3K-1>、CADEC_R<1>和CADEC_L<1>被激活时
由于行选择信号RADEC<3K-1>被激活，因此可以从存储块MB20至MB27选择第1023行。由于第二列选择信号CADEC_L<1>被激活，因此可以从存储块MB20至MB27选择第八列至第十五列。存储块MB20的第八列至第十五列可以被耦接到局部数据总线BIO<0:7>，并且存储块MB21的第八列至第十五列可以被耦接到局部数据总线BIO<8:15>。类似地，存储块MB27的第八列至第十五列可以被耦接到局部数据总线BIO<56:63>。
(3)当RADEC<4K+1>、CADEC_R<127>和CADEC_L<127>被激活时
由于行选择信号RADEC<4K+1>被激活，因此可以从存储块MB40至MB47选择第一行。由于第一列选择信号CADEC_R<127>被激活，因此可以从存储块MB40至MB47选择第1016列至第1023列。存储块MB40的第1016列至第1023列可以被耦接到局部数据总线BIO<0:7>，以及存储块MB41的第1016列至第1023列可以被耦接到局部数据总线BIO<8:15>。类似地，存储块MB47的第1016列到第1023列可以被耦接到局部数据总线BIO<56:63>。
根据实施例，可以更稳定地执行存储器件的列寻址操作。
尽管出于说明性目的已经描述了各种实施例，但是对于本领域技术人员来说显而易见的是，在不脱离如所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (19)

1.一种存储器件，包括：
存储体；
第一选通传输路径，其适用于将选通信号传输到所述存储体的一侧；
第二选通传输路径，其适用于将所述选通信号传输到所述存储体的另一侧；
第一列地址传输路径，其适用于将列地址传输到所述存储体的所述一侧；
第二列地址传输路径，其适用于将所述列地址传输到所述存储体的所述另一侧；
第一锁存电路，其位于所述存储体的所述一侧，且适用于与经由所述第一选通传输路径传输的所述选通信号同步地锁存经由所述第一列地址传输路径传输的所述列地址；
第二锁存电路，其位于所述存储体的所述另一侧，且适用于与经由所述第二选通传输路径传输的所述选通信号同步地锁存经由所述第二列地址传输路径传输的所述列地址；
第一列解码器，其位于所述存储体的所述一侧，且适用于使用经由所述第一选通传输路径传输的所述选通信号和在所述第一锁存电路中锁存的所述列地址来产生第一列选择信号；以及
第二列解码器，其位于所述存储体的所述另一侧，且适用于使用经由所述第二选通传输路径传输的所述选通信号和在所述第二锁存电路中锁存的所述列地址来产生第二列选择信号。
2.如权利要求1所述的存储器件，其中，所述存储体包括多个存储块，以及
所述多个存储块之中的一些存储块的列通过所述第一列选择信号来选择，以及所述多个存储块之中的其他存储块的列通过所述第二列选择信号来选择。
3.如权利要求2所述的存储器件，其中，所述一些存储块比所述其他存储块更靠近所述存储体的所述一侧。
4.如权利要求2所述的存储器件，还包括：
写入驱动器，其适用于将全局数据总线的数据传输到局部数据总线；以及
读取感测放大器，其适用于将所述局部数据总线的数据传输到所述全局数据总线，
其中，所述第一列选择信号和所述第二列选择信号用于从在所述多个存储块之中选中的存储块中选择将数据传送到所述局部数据总线和从所述局部数据总线接收所经由的列。
5.如权利要求1所述的存储器件，其中，所述第一选通传输路径的长度与所述第二选通传输路径的长度之比大于所述第一列地址传输路径的长度与所述第二列地址传输路径的长度之比。
6.如权利要求1所述的存储器件，其中，所述第一选通传输路径和所述第二选通传输路径中的较短路径的长度大于或等于较长路径的长度的90％，以及
所述第一列地址传输路径和所述第二列地址传输路径中的较短路径的长度小于或等于较长路径的长度的50％。
7.如权利要求1所述的存储器件，其中，在经由所述第一选通传输路径传输的所述选通信号从激活状态转变为非激活状态的时间处，所述第一锁存电路接收并锁存经由所述第一列地址传输路径传输的所述列地址，以及
在经由所述第二选通传输路径传输的所述选通信号从激活状态转变为非激活状态的时间处，所述第二锁存电路接收并锁存经由所述第二列地址传输路径传输的所述列地址。
8.如权利要求7所述的存储器件，其中，所述第一列解码器通过将经由所述第一列地址传输路径传输的所述列地址解码来确定在所述第一列选择信号之中要激活的第一列选择信号，并且在经由所述第一选通传输路径传输的所述选通信号的激活时段期间将所确定的第一列选择信号激活，以及
所述第二列解码器通过将经由所述第二列地址传输路径传输的所述列地址解码来确定在所述第二列选择信号之中要激活的第二列选择信号，并且在经由所述第二选通传输路径传输的所述选通信号的激活时段期间将所确定的第二列选择信号激活。
9.如权利要求1所述的存储器件，其中，所述第一选通传输路径从所述存储体的所述一侧开始，并且经过所述存储体的所述一侧与所述另一侧之间的中部而在所述存储体的所述一侧终止。
10.如权利要求9所述的存储器件，其中，所述第二选通传输路径从所述存储体的所述一侧开始，并且在所述存储体的所述另一侧终止。
11.一种存储器件，包括：
存储体；
第一锁存电路，其位于所述存储体的一侧，且适用于与第一选通信号同步地锁存第一列地址；
第二锁存电路，其位于所述存储体的另一侧，且适用于与第二选通信号同步地锁存第二列地址；
第一列解码器，其位于所述存储体的所述一侧，且适用于与所述第一选通信号和所述第一列地址同步地产生第一列选择信号；以及
第二列解码器，其位于所述存储体的所述另一侧，且适用于与所述第二选通信号和所述第二列地址同步地产生第二列选择信号。
12.如权利要求11所述的存储器件，其中，所述第一选通信号和所述第二选通信号是经由不同路径传输的相同的选通信号，以及
所述第一列地址和所述第二列地址是经由不同路径传输的相同的列地址。
13.如权利要求12所述的存储器件，其中，所述第一选通信号与所述第二选通信号之间的定时差小于所述第一列地址与所述第二列地址之间的定时差。
14.如权利要求12所述的存储器件，其中，所述第一选通信号经过所述存储体的所述一侧与所述另一侧之间的中部而被从所述存储体的所述一侧传输到所述存储体的所述一侧，以及
所述第二选通信号被从所述存储体的所述一侧传输到所述存储体的所述另一侧。
15.如权利要求14所述的存储器件，其中，所述第一列地址被从所述存储体的所述一侧传输到所述第一锁存电路，以及
所述第二列地址被从所述存储体的所述一侧传输到所述第二锁存电路。
16.如权利要求11所述的存储器件，其中，所述存储体包括多个存储块，以及
所述多个存储块之中的一些存储块的列通过所述第一列选择信号来选择，以及所述多个存储块之中的其他存储块的列通过所述第二列选择信号来选择。
17.如权利要求16所述的存储器件，其中，所述一些存储块比所述其他存储块更靠近所述存储体的所述一侧。
18.如权利要求16所述的存储器件，还包括：
写入驱动器，其适用于将全局数据总线的数据传输到局部数据总线；以及
读取感测放大器，其适用于将所述局部数据总线的数据传输到所述全局数据总线，
其中，所述第一列选择信号和所述第二列选择信号用于从在所述多个存储块之中选中的存储块中选择将数据传送到所述局部数据总线和从所述局部数据总线接收所经由的列。
19.一种存储器件的操作方法，包括：
将选通信号传输到所述存储器件的存储体的一侧；
将所述选通信号传输到所述存储体的另一侧；
将列地址传输到所述存储体的所述一侧；
将所述列地址传输到所述存储体的所述另一侧；
使用位于所述存储体的所述一侧的第一锁存电路，与经由第一选通传输路径传输的所述选通信号同步地锁存经由第一列地址传输路径传输的所述列地址；
使用位于所述存储体的所述另一侧的第二锁存电路，与经由第二选通传输路径传输的所述选通信号同步地锁存经由第二列地址传输路径传输的所述列地址；
使用位于所述存储体的所述一侧的第一列解码器，利用经由所述第一选通传输路径传输的所述选通信号和在所述第一锁存电路中锁存的所述列地址产生第一列选择信号；以及
使用位于所述存储体的所述另一侧的第二列解码器，利用经由所述第二选通传输路径传输的所述选通信号和在所述第二锁存电路中锁存的所述列地址产生第二列选择信号。
CN201811606643.5A 2018-02-23 2018-12-27 存储器件 Active CN110189779B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0021668 2018-02-23
KR1020180021668A KR102354680B1 (ko) 2018-02-23 2018-02-23 메모리 장치

Publications (2)

Publication Number Publication Date
CN110189779A true CN110189779A (zh) 2019-08-30
CN110189779B CN110189779B (zh) 2023-08-25

Family

ID=67685132

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811606643.5A Active CN110189779B (zh) 2018-02-23 2018-12-27 存储器件

Country Status (3)

Country Link
US (1) US10665279B2 (zh)
KR (1) KR102354680B1 (zh)
CN (1) CN110189779B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11139023B1 (en) * 2020-03-19 2021-10-05 Micron Technologhy, Inc. Memory operation with double-sided asymmetric decoders

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010008282A1 (en) * 2000-01-18 2001-07-19 Kazunori Maeda Semiconductor memory device
CN105097026A (zh) * 2014-05-14 2015-11-25 爱思开海力士有限公司 半导体存储器件
CN106782665A (zh) * 2015-11-23 2017-05-31 爱思开海力士有限公司 层叠存储器件及包括其的半导体存储系统

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4685088A (en) * 1985-04-15 1987-08-04 International Business Machines Corporation High performance memory system utilizing pipelining techniques
US5546343A (en) * 1990-10-18 1996-08-13 Elliott; Duncan G. Method and apparatus for a single instruction operating multiple processors on a memory chip
KR0140179B1 (ko) * 1994-12-19 1998-07-15 김광호 불휘발성 반도체 메모리
US5780890A (en) * 1994-12-26 1998-07-14 Nippon Steel Corporation Nonvolatile semiconductor memory device and a method of writing data in the same
US5892703A (en) * 1997-06-13 1999-04-06 Micron Technology, Inc, Memory architecture and decoder addressing
JPH11162174A (ja) * 1997-11-25 1999-06-18 Mitsubishi Electric Corp 同期型半導体記憶装置
US6504221B1 (en) * 2001-09-25 2003-01-07 Hewlett-Packard Company Magneto-resistive device including soft reference layer having embedded conductors
JP4819316B2 (ja) * 2004-02-23 2011-11-24 ルネサスエレクトロニクス株式会社 半導体装置
KR100614660B1 (ko) * 2005-06-01 2006-08-22 삼성전자주식회사 반도체 기억 장치의 데이터 라인 및 그 형성방법
US7630271B2 (en) 2006-11-29 2009-12-08 Hynix Semiconductor Inc. Semiconductor memory device including a column decoder array
KR20100104624A (ko) * 2009-03-18 2010-09-29 삼성전자주식회사 반도체 메모리 소자
KR20130123972A (ko) * 2012-05-04 2013-11-13 삼성전자주식회사 안티퓨즈 메모리 셀 어레이를 포함한 메모리 장치 및 메모리 시스템

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010008282A1 (en) * 2000-01-18 2001-07-19 Kazunori Maeda Semiconductor memory device
CN105097026A (zh) * 2014-05-14 2015-11-25 爱思开海力士有限公司 半导体存储器件
CN106782665A (zh) * 2015-11-23 2017-05-31 爱思开海力士有限公司 层叠存储器件及包括其的半导体存储系统

Also Published As

Publication number Publication date
CN110189779B (zh) 2023-08-25
KR20190101558A (ko) 2019-09-02
US20190267061A1 (en) 2019-08-29
KR102354680B1 (ko) 2022-01-25
US10665279B2 (en) 2020-05-26

Similar Documents

Publication Publication Date Title
CN101278352B (zh) 菊花链级联设备和方法
CN100541648C (zh) 半导体存储装置
US5293623A (en) Random access memory based buffer memory and associated method utilizing pipelined look-ahead reading
US9552255B2 (en) Memory device with parallel odd and even column access and methods thereof
KR970017656A (ko) 버스트 모드를 가진 고속 반도체 메모리
CN102467959B (zh) 集成电路
US7613069B2 (en) Address latch circuit of semiconductor memory device
US7161867B2 (en) Semiconductor memory device
US7227812B2 (en) Write address synchronization useful for a DDR prefetch SDRAM
US5881017A (en) Synchronous semiconductor memory device allowing fast operation in either of prefetch operation and full page mode operation
CN101169772A (zh) 用于传送命令和地址信号的方法和设备
CN101233575A (zh) 存储器的控制方法、存储系统
US11625196B2 (en) Semiconductor memory device and operating method thereof
KR100299279B1 (ko) 외부클럭에동기하여제어되는반도체메모리장치
US11670359B2 (en) Semiconductor memory device capable of operating at high speed, low power environment by optimizing latency of read command and write command depending on various operation modes
US10204665B2 (en) Memory device with interleaved bank access
CN110189779A (zh) 存储器件
JP2004362762A (ja) テストモードにおいて低い転送速度でデータビットを出力するｉｃメモリ装置及びその動作方法
US8994419B2 (en) Semiconductor device, semiconductor system including the same, and method for operating the same
KR102698036B1 (ko) 반도체장치
US9672896B2 (en) Semiconductor memory device and semiconductor system having the same
US10496368B1 (en) Systems and methods for memory FIFO control
US20060098518A1 (en) Memory array with staged output
US20080098152A1 (en) Method and apparatus for configuring a memory device
US20060271756A1 (en) Apparatus and method for reducing delay in operating time caused during DRAM hidden refresh operation

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant