CN102467959B

CN102467959B - 集成电路

Info

Publication number: CN102467959B
Application number: CN201110073585.6A
Authority: CN
Inventors: 宋清基
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2010-10-29
Filing date: 2011-03-25
Publication date: 2016-05-18
Anticipated expiration: 2031-03-25
Also published as: US20120106227A1; KR20120045317A; TW201218209A; TWI520145B; KR101138835B1; US8437209B2; CN102467959A

Abstract

本发明公开了一种集成电路，包括：正常数据储存单元，被配置为在正常操作模式中响应于写入命令、读取命令和地址信号来储存正常数据和输出所储存的正常数据；测试数据储存单元，被配置为在测试操作模式中响应于写入命令来将地址信号储存作为测试数据，并响应于读取命令来输出所储存的测试数据；以及连接选择单元，被配置为基于集成电路是处于正常操作模式和测试操作模式中的第一者还是第二者，来选择性地分别将正常数据储存单元的数据输入/输出端子或测试数据储存单元的数据输出端子连接至全局线。

Description

集成电路

相关申请的交叉引用

本申请要求2010年10月29日提交的韩国专利申请No.10-2010-0106778的优先权，其全部内容以引用的方式合并在本文中。

技术领域

本发明的示例性实施例涉及集成电路设计技术，且更具体而言涉及集成电路的多用途寄存器(MPR)。

背景技术

在用多个半导体装置实现的系统中，集成电路用来储存数据。当数据处理装置或者类似装置(例如，中央处理单元(CPU))需要数据输入/输出操作时，集成电路从与输入自数据请求装置的地址相对应的核心区域读取数据，或将提供自数据请求装置的数据储存在例如与地址相对应的核心区域的随机空间中。

与此同时，随着用半导体装置实现的系统的操作速度变得更快，且半导体集成电路的制造技术快速发展，需要集成电路来以更快的速度输出或储存数据。这里，为了使集成电路以更快的速度稳定地操作，除设置在集成电路内的用于数据输入/输出操作的核心区和外围区之外，还设置了用于提供数据输入/输出准确性的电路。

因此，集成电路需要具有用来储存由操作所产生的信息的储存空间，以用于获得数据输入/输出准确性。为了这种储存目的，可以使用MPR。

例如，已将MPR应用在双数据速率3(DDR3)同步动态随机存取存储器(SDRAM)中，以便支持读取调节操作(readlevelingoperation)。

读取调节操作指的是这样的操作：将之前定义在存储器芯片内的寄存器中的数据模式传送至芯片组并调整芯片组与存储器芯片之间的DQS歪斜(DQSskew)的操作。此时，对储存在寄存器中的数据模式执行读取操作，而不考虑储存在存储器单元中的正常数据。因此，不需要执行将字线使能或对位线预充电以便读取数据模式这种类型的存储器存取操作。

现有的MPR用来储存这样的数据模式：所述数据模式未被储存在存储器单元中但是所述数据模式的值已被预先定义。由于现有的MPR是在具有“固定值读出”特性这种状态下操作的，因此不需要单独写入数据的MPR重写操作。即，如果半导体系统的存储器芯片被设定为读取调节操作模式(MPR模式)，则在输入读取命令时，输出诸如“10101010”的预定数据模式，而无需将激活命令(activecommand)输入至存储器芯片。因此，可以执行针对半导体系统与存储器芯片之间的高速操作的调谐操作(tDS/tDH)。

然而，在诸如DDR4SDRAM的存储器产品中，正考虑的是半导体系统写入模式数据这样的方法，而不是将模式数据的值储存在MPR中和从MPR输出的方法。即，MPR不具有“固定值读出”特性，而具有“非固定值读出”特性。

随着MPR的特性的改变，需要更多的互连来用于正常数据输入/输出。另外，MPR的储存空间可能增大。

发明内容

本发明的实施例涉及一种可以获得MPR的适当的输入/输出特性的电路。

本发明的另一个实施例涉及一种电路，所述电路可以最大限度地减少集成电路中的MPR所占据的空间的增加，同时满足MPR的适当的输入/输出特性。

根据本发明的一个实施例，一种集成电路包括：正常数据储存单元，被配置为在正常操作模式中响应于写入命令、读取命令和地址信号来储存正常数据和输出所储存的正常数据；测试数据储存单元，被配置为在测试操作模式中响应于写入命令来将地址信号储存作为测试数据，且响应于读取命令来输出所储存的测试数据；以及连接选择单元，被配置为基于集成电路处于正常操作模式和测试操作模式中的第一者还是第二者，来选择性地分别将正常数据储存单元的数据输入/输出端子或测试数据储存单元的数据输出端子连接至全局线。

根据本发明的另一个实施例，一种集成电路包括：地址输入线，被配置为接收地址信号；模式配置控制单元，被配置为响应于测试进入控制信号来将经由地址输入线接收的地址信号作为测试数据或模式配置码输出至模式配置线；测试数据储存单元，被配置为响应于测试写入命令来储存经由模式配置线接收的测试数据，且响应于测试读取命令来将所储存的测试数据输出至全局线；以及内部电路，被配置为响应于测试进入控制信号和经由模式配置线接收的模式配置码而被设定为预设的内部操作模式。

根据本发明的又一个实施例，一种集成电路包括：地址输入线，被配置为接收地址信号；模式配置控制单元，被配置为响应于测试进入控制信号来将经由地址输入线接收的地址信号作为测试数据或模式配置码输出至模式配置线；测试数据储存单元，被配置为响应于测试写入命令来储存经由模式配置线接收的测试数据，且响应于测试读取命令来将所储存的测试数据输出至第一全局线和第二全局线；以及内部电路，被配置为响应于测试进入控制信号和经由模式配置线接收的模式配置码而被设定为预设的内部操作模式。

附图说明

图1是说明根据本发明的第一实施例的集成电路中的MPR操作电路的配置的框图；

图2是说明根据本发明的第二实施例的集成电路中的MPR操作电路的配置的框图；

图3A是说明根据本发明的第二实施例的图2的集成电路中的MPR操作电路的测试数据储存单元的详细电路图；

图3B是说明根据本发明的第二实施例的图2的集成电路中的MPR操作电路的测试命令发生单元和模式配置控制单元的详细电路图；

图3C是说明图3A的测试数据储存单元的MPR锁存器的详细电路图；

图4是说明根据本发明的第二实施例的图2的集成电路中的MPR操作电路的数据写入操作的时序图；

图5是说明根据本发明的第二实施例的图2的集成电路中的MPR操作电路的数据读取操作的时序图；以及

图6A和图6B是说明根据本发明的第三实施例的集成电路中的MPR操作电路的配置的框图。

具体实施方式

下面将参照附图更加详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式来实施，并且不应当被理解为限于本文所提出的实施例。确切地说，提供这些实施例是为了使得本说明书将是清楚且完整的，且将会向本领域技术人员充分传达本发明的范围。在本说明书中，在本发明的各个附图和实施例中相同的附图标记表示相同的部件。

<第一实施例>

图1是说明根据本发明的第一实施例的集成电路中的MPR操作电路的配置的框图。

参见图1，根据本发明的第一实施例的集成电路中的MPR操作电路包括正常数据储存单元100、测试数据储存单元120和连接选择单元140。在信号TS_SEL处于逻辑低电平的正常操作模式中，正常数据储存单元100响应于写入命令WRITE、读取命令READ和地址信号ADDR来储存正常数据NR_DATA，并输出所储存的正常数据NR_DATA。在信号TS_SEL处于逻辑高电平的测试操作模式中，测试数据储存单元120响应于写入命令WRITE来将地址信号ADDR储存作为测试数据TS_DATA，并响应于读取命令READ来输出所储存的测试数据TS_DATA。连接选择单元140根据操作模式来选择性地将正常数据储存单元100的数据输入/输出端子和测试数据储存单元120的数据输出端子连接至全局线GIO_LINE。

MPR操作电路还包括地址输入线ADD_LINE，在正常操作模式和测试操作模式中经由所述地址输入线ADD_LINE来输入地址信号ADDR。在正常操作模式中，经由全局线GIO_LINE来输入/输出正常数据NR_DATA。在测试操作模式中，经由全局线GIO_LINE来输出测试数据TS_DATA。

MPR操作电路还包括命令输入单元170，所述命令输入单元170接收芯片选择信号CSB、列选通信号CASB、行选通信号RASB和写入使能信号WEB，并产生写入命令WRITE和读取命令READ。

另外，MPR操作电路还包括比特带宽扩展单元160，所述比特带宽扩展单元160将测试操作模式中经由测试数据储存单元120的数据输出端子输出的测试数据TS_DATA的比特带宽(8个比特)扩展到设定值(例如，64个比特)，以由此使比特带宽(8个比特)等于全局线GIO_LINE的比特带宽(64个比特)。

提供比特带宽扩展单元160的原因在于，地址输入线ADDR_LINE的数据带宽与全局线GIO_LINE的数据带宽彼此不同，且根据一个实例，全局线GIO_LINE的数据带宽大于地址输入线ADDR_LINE的数据带宽。即，测试数据TS_DATA经由地址输入线ADDR_LINE来被输入至测试数据储存单元120，而储存在测试数据储存单元120中的测试数据TS_DATA经由全局线GIO_LINE而被输出。

因此，比特带宽扩展单元160执行将小数据带宽的测试数据TS_DATA(8个比特)转换成大数据带宽的测试数据TS_DATA(64个比特)的操作。可以使用重复地复制相同的数据的方法。例如，可以通过将小数据带宽的测试数据TS_DATA(8个比特)复制八次来产生较大数据带宽的测试数据TS_DATA(64个比特)。

正常数据储存单元100包括能够储存正常数据NR_DATA的多个数据储存空间(图中未图示)。在正常操作模式中，从所述多个数据储存空间之中选择与地址信号ADDR相对应的数据储存空间，且当写入命令被激活时，储存在选中的数据储存空间中的正常数据NR_DATA经由全局线GIO_LINE来被输出。在测试操作模式中，不管激活写入命令WRITE是否被激活或者读取命令READ是否被激活，都不储存正常数据NR_DATA。

根据一个实例的正常数据储存单元100可以是半导体装置中储存正常数据的多个存储体。更具体而言，正常数据储存单元100可以是根据本发明的第一实施例执行最少读取/写入操作的任何合理合适的存储体组。

另外，可以根据测试数据储存单元120的操作来将测试数据储存单元120的配置分成两种方案。

第一种方案为针对测试数据储存单元120具有最小储存空间的情形的方案。

具体而言，能够储存测试数据TS_DATA的测试数据储存空间(未图示)被设置在测试数据储存单元120的内部，且当在测试操作模式中写入命令WRITE被激活时，经由地址输入线ADDR_LINE输入的地址信号ADDR被储存作为测试数据TS_DATA。同样地，当在测试操作模式中读取命令READ被激活时，所储存的测试数据TS_DATA经由全局线GIO_LINE而被输出。在正常操作模式中，不管写入命令WRITE是否被激活或者读取命令READ是否被激活，都不将经由地址输入线ADDR_LINE输入的地址信号ADDR储存作为测试数据TS_DATA。

即，根据第一种方案的测试数据储存单元120以在测试数据储存单元120具有最小储存空间的状态下一个地址信号ADDR被储存作为一个测试数据TS_DATA的方式来操作。

第二种方案是针对测试数据储存单元120具有足够的储存空间的情形的方案。

具体而言，测试数据储存单元120包括多个测试数据储存空间(未图示)，所述多个测试数据储存空间可以由在经由地址输入线ADDR_LINE输入的地址信号ADDR中所设定的预定比特SEL_ADDR的值来被选择，并且所述多个测试数据储存空间可以将除了预定比特SEL_ADDR之外的其余比特SAV_ADDR储存为测试数据TS_DATA。在测试操作模式中，测试数据储存单元120选择所述多个测试数据储存空间之中的与地址信号ADDR的设定的预定比特SEL_ADDR相对应的一个储存空间，且当写入命令WRITE被激活时，将地址信号ADDR的其余比特TD_SAV作为测试数据TS_DATA储存在选中的储存空间中。同样地，测试数据储存单元120选择所述多个测试数据储存空间之中的与地址信号ADDR的设定的预定比特SEL_ADDR相对应的一个储存空间，且当读取命令READ被激活时，经由选中的数据储存空间中的全局线GIO_LINE来输出储存在选中的数据储存空间中的测试数据TS_DATA。在测试操作模式中，使用与读取命令READ一起输入的地址信号ADDR的预定比特SEL_ADDR来选择数据储存空间。然而，将地址信号ADDR的其余比特SAV_ADDR舍弃而不使用。另一方面，在正常操作模式中，不管写入命令WRITE是否被激活或者读取命令READ是否被激活，都不将地址信号ADDR储存作为测试数据TS_DATA。

即，根据第二种方案的测试数据储存单元120被构造为使得测试数据储存单元120执行这样的操作：测试数据储存单元120在具有足够储存空间的状态下，将若干地址信号ADDR单独地储存作为若干测试数据TS_DATA。

测试数据储存单元120可以是储存模式数据的任何合理合适的MPR，包括执行根据本发明的第一实施例的执行最少读取/写入操作的MPR。

连接选择单元140在正常操作模式中将正常数据储存单元100的数据输入/输出端子连接至全局线GIO_LINE，而在测试操作模式中将测试数据储存单元120的数据输出端子连接至全局线GIO_LINE。

具体而言，当用来选择正常操作模式或测试操作模式的信号TS_SEL被去激活为逻辑低电平时，集成电路进入正常操作模式，且连接选择单元140允许在正常数据储存单元100与全局线GIO_LINE之间输入/输出正常数据NR_DATA。同样地，当信号TS_SEL被激活为逻辑高电平时，集成电路进入测试操作模式，且连接选择单元140允许经由全局线GIO_LINE来输出储存在测试数据储存单元120中的测试数据TS_DATA。

如所描述的，由于储存在与MPR相对应的测试数据储存单元120中的测试数据TS_DATA是经由地址输入线ADDR_LINE而被施加至半导体系统的，因此可见，测试数据TS_DATA的值是可以经由半导体系统而变化的。因此，可以适当地获得用于存储器产品群的MPR的输入/输出特性。

<第二实施例>

图2是说明根据本发明的第二实施例的集成电路中的MPR操作电路的配置的框图。

参见图2，根据本发明的第二实施例的集成电路中的MPR操作电路包括地址输入线ADDR_LINE、模式配置控制单元210、测试数据储存单元220和内部电路230。地址输入线ADDR_LINE被配置为接收地址信号。模式配置控制单元210响应于测试进入控制信号TS_SEL来将经由地址输入线ADDR_LINE输入的地址信号ADDR作为测试数据TS_DATA或模式配置码MD_CONF输出至模式配置线MD_CONF_LINE。测试数据储存单元220响应于测试写入命令TS_WRITE来储存经由模式配置线MD_CONF_LINE输入的测试数据TS_DATA，且响应于测试读取命令TS_READ来经由全局线GIO_LINE输出所储存的测试数据TS_DATA。内部电路230被配置为响应于测试进入控制信号TS_SEL和经由模式配置线MD_CONF_LINE输入的模式配置码MD_CONF来设定为预设内部操作模式。

另外，MPR操作电路还包括测试命令发生单元250，所述测试命令发生单元250响应于测试进入控制信号TS_SEL和写入命令WRITE来产生测试写入命令TS_WRITE，且响应于测试进入控制信号TS_SEL和读取命令READ来产生测试读取命令TS_READ。

此外，MPR操作电路还包括正常数据储存单元200和连接选择单元240。正常数据储存单元200响应于写入命令WRITE和经由地址输入线ADDR_LINE输入的地址信号ADDR来储存经由全局线GIO_LINE输入的正常数据NR_DATA，且响应于读取命令和经由地址输入线ADDR_LINE输入的地址信号ADDR将所储存的正常数据NR_DATA经由全局线GIO_LINE输出。连接选择单元240响应于测试进入控制信号TS_SEL来选择性地将正常数据储存单元200和测试数据储存单元220连接至全局线GIO_LINE。

另外，MPR操作电路还包括比特带宽扩展单元260，所述比特带宽扩展单元260将在测试读取命令TS_READ被激活时经由测试数据储存单元220的数据输出端子输出的测试数据TS_DATA的比特带宽(8个比特)扩展到设定值，以由此使比特带宽(8个比特)等于全局线GIO_LINE的比特带宽(64个比特)。

此外，MPR操作电路还包括命令输入单元270，所述命令输入单元270接收芯片选择信号CSB、列选通信号CASB、行选通信号RASB和写入使能信号WEB，并产生写入命令WRITE和读取命令READ。

作为参考，虽然在图2中图示出了好像是测试命令发生单元250与模式配置控制信号210彼此分开且各自地执行操作，但是这种图示是出于清楚的目的。也可以将这些元件归组为执行上文所描述的功能的单个部件。

另外，在实施集成电路时，可以在模式寄存器组(MRS)中限定测试命令发生单元250和模式配置控制单元210的操作。因此，在图3B中示出了测试命令发生单元250与模式配置控制单元210的组合。

下文将详细地描述根据本发明的第二实施例的集成电路中的MPR操作电路的各个部件的操作。

提供比特带宽扩展单元260的原因在于，地址输入线ADDR_LINE的数据带宽与全局线GIO_LINE的数据带宽彼此不同，且大体而言，全局线GIO_LINE的数据带宽大于地址输入线ADDR_LINE的数据带宽。即，经由地址输入线ADDR_LINE将测试数据TS_DATA输入至测试数据储存单元220，且经由全局线GIO_LINE将储存在测试数据储存单元220中的测试数据TS_DATA输出。

因此，比特带宽扩展单元260执行将小数据带宽的测试数据TS_DATA(8个比特)转换成大数据带宽的测试数据TS_DATA(64个比特)的操作。常常使用重复地复制相同数据的方法。例如，通过将小数据带宽的测试数据TS_DATA(8个比特)复制八次来产生较大数据带宽的测试数据TS_DATA(64个比特)。

在测试进入控制信号TS_SEL的激活时间段中，测试命令发生单元250在写入命令WRITE被激活时将测试写入命令TS_WRITE激活，而在写入命令WRITE被去激活时将测试写入命令TS_WRITE去激活。同样地，在测试进入控制信号TS_SEL的激活时间段中，测试命令发生单元250在读取命令READ被激活时将测试读取命令TS_READ激活，而在读取命令READ被去激活时将测试读取命令TS_READ去激活。另外，在测试进入控制信号TS_SEL的去激活时间段中，不管写入命令WRITE是否被激活，测试命令发生单元250都将测试写入命令TS_WRITE去激活。同样地，在测试进入控制信号TS_SEL的去激活时间段中，不管读取命令READ是否被激活，测试命令发生单元250都将测试读取命令TS_READ去激活。

正常数据储存单元200包括能够储存正常数据NR_DATA的多个正常数据储存空间(未图示)。正常数据储存单元200在测试进入控制信号TS_SEL的去激活时间段中响应于写入命令WRITE的激活，来将经由全局线GIO_LINE输入的正常数据NR_DATA储存在所述多个正常数据储存空间之中的与地址信号ADDR相对应的数据储存空间中。另外，正常数据储存单元200在测试进入控制信号TS_SEL的去激活时间段中响应于读取命令READ的激活，来输出储存在所述多个正常数据储存空间之中的与地址信号ADDR相对应的数据储存空间中的正常数据NR_DATA。此外，在测试进入控制信号TS_SEL的激活时间段中，不管写入命令WRITE和读取命令READ是否被激活，正常数据储存单元200都不执行读取或储存操作。

正常数据储存单元200可以是与储存正常数据的多个存储体相对应的任何合理合适的部件，包括根据本发明的第二实施例的执行最少读取/写入操作的存储体。

测试数据储存单元220可以根据两种方案来操作。

第一种方案是针对测试数据储存单元220具有最小储存空间的情况的方案。

具体而言，在测试数据储存单元220内部设置能够储存测试数据TS_DATA的测试数据储存空间(未图示)，且测试数据储存单元220响应于测试写入命令TS_WRITE来储存从模式配置线MD_CONF_LINE输入的测试数据TS_DATA。同样地，测试数据储存单元220响应于测试读取命令TS_READ来经由全局线GIO_LINE输出储存在测试数据储存空间中的测试数据TS_DATA。此时，当测试进入控制信号TS_SEL处于去激活的状态时，不激活测试写入命令TS_WRITE和测试读取命令TS_READ。因此，当集成电路在正常操作模式中操作时，没有数据能够储存在测试数据储存单元220中。

即，根据第一种方案的测试数据储存单元220以在测试数据储存单元220具有最小储存空间的状态下一个地址信号ADDR被储存作为一个测试数据TS_DATA的方式来操作。

第二种方案是针对测试数据储存单元220具有足够储存空间的情况的方案。

具体而言，测试数据储存单元220包括多个测试数据储存空间(未图示)，所述多个测试数据储存空间可以根据经由模式配置线MD_CONF_LINE输入的测试数据TS_DATA的预定比特TD_SEL的值来被选择，并且，所述多个测试数据储存空间可以储存除了预定比特TD_SEL之外的其余比特TD_SAV。当测试写入命令TS_WRITE被激活时，测试数据储存单元220根据测试数据TS_DATA的预定比特TD_SEL来选择所述多个测试数据储存空间之中的一个储存空间，且将测试数据TS_DATA的其余比特TD_SAV储存在选中的储存空间中。同样地，当测试读取命令TS_READ被激活时，测试数据储存单元220根据测试数据TS_DATA的预定比特TD_SEL来经由全局线GIO_LINE输出储存在所述多个测试数据储存空间中选中的储存空间中的值。此时，使用与测试读取命令TS_READ一起输入的测试数据TS_DATA的预定比特TS_DATA来选择数据储存空间。然而，测试数据TS_DATA的其余比特TD_SAV被舍弃而不使用。另外，当测试进入控制信号TS_SEL处于去激活状态时，不激活测试写入命令TS_WRITE和测试读取命令TS_READ。因此，当集成电路在正常操作模式中操作时，不将数据储存在测试数据储存单元220中。

即，根据第二种方案的测试数据储存单元220进行操作，使得测试数据储存单元220执行这样的操作：在测试数据储存单元220具有足够储存空间的状态下，将若干地址信号ADDR单独地储存作为若干测试数据TS_DATA。

测试数据储存单元220可以是与储存模式数据的MPR相对应的任何合理合适的元件，所述储存模式数据的MPR包括根据本发明的第二实施例的执行最少读取/写入操作的MPR。

连接选择单元240在正常操作模式中将正常数据储存单元200的数据输入/输出端子连接至全局线GIO_LINE，而在测试操作模式中将测试数据储存单元220的数据输出端子连接至全局线GIO_LINE。

具体而言，当用来选择正常操作模式或测试操作模式的测试进入控制信号TS_SEL被去激活为逻辑低电平时，集成电路进入正常操作模式，且连接选择单元240允许在正常数据储存单元200与全局线GIO_LINE之间输入/输出正常数据NR_DATA。

同样地，当测试进入控制信号TS_SEL被激活为逻辑高电平时，集成电路进入测试操作模式，且连接选择单元240允许经由全局线GIO_LINE来输出储存在测试数据储存单元220中的测试数据TS_DATA。

在测试进入控制信号TS_SEL的去激活时间段中，模式配置控制单元210响应于加载在地址输入线ADDR_LINE上的地址信号ADDR来产生模式配置码MD_CONF，且经由模式配置线MD_CONF_LINE来将模式配置码MD_CONF传送至内部电路230。另外，在测试进入控制信号TS_SEL的激活时间段中，模式配置控制信号210将地址输入线ADDR_LINE的地址信号ADDR作为测试数据TS_DATA加载到模式配置线MD_CONF_LINE上，且将所加载的地址信号ADDR传送至测试数据储存单元220。

具体而言，模式配置控制单元210可以通过使用加载在地址输入线ADDR_LINE上的地址信号ADDR，来允许将加载在模式配置线MD_CONF_LINE上的信号用作两个目的。

即，在测试进入控制信号TS_SEL被去激活为逻辑低电平的正常操作模式中，模式配置控制单元210执行这样的操作：新定义与加载在地址输入线ADDR_LINE上的地址信号ADDR相对应的模式配置码MD_CONF的值。经由模式配置线MD_CONF_LINE来将具有新定义的值的模式配置码MD_CONF传送至设置在集成电路内部的多个电路。因此，可以对设置在集成电路内部的多个电路进行新设定。通过经由模式配置线MD_CONF_LINE将模式配置码MD_CONF传送至内部电路230来对操作模式进行的设置操作可以是任何合理合适的用于执行这种任务的操作。

另一方面，在测试进入控制信号TS_SEL被激活为逻辑高电平的测试操作模式中，加载在地址输入线ADDR_LINE上的地址信号ADDR被输出作为测试数据TS_DATA。经由模式配置线MD_CONF_LINE将具有与地址信号ADDR的值相同的值的测试数据TS_DATA传送至测试数据储存单元220。测试数据TS_DATA被储存在测试数据储存单元220中，且然后经由全局线GIO_LINE被输出。经由模式配置线MD_CONF_LINE将测试数据TS_DATA传送到测试数据储存单元220和将测试数据TS_DATA的值储存在测试数据储存单元220中的操作可以是用于执行这种任务的任何合理合适的操作。

图3A是说明根据本发明的第二实施例的图2的集成电路中的MPR操作电路的测试数据储存单元(例如，图2中的220)的详细电路图。

作为参考，图3A说明的是基于根据本发明的第二实施例的所述第二种方案的测试数据储存单元220。

参见图3A，测试数据储存单元220包括与多个测试数据储存空间相对应的第零至第三MPR锁存器MPR0、MPR1、MPR2和MPR3。

将与经由模式配置线MD_CONF_LINE输入的测试数据TS_DATA的预定比特TD_SEL相对应的测试数据TS_DATA的第八和第九比特TS_DATA<8:9>输入至选择译码单元222，以产生锁存器选择控制信号MA0、MA1、MA2和MA3，所述锁存器选择控制信号MA0、MA1、MA2和MA3用于选择第零至第三MPR锁存器MPR0、MPR1、MPR2和MPR3中的任一个。由于仅选择第零至第三MPR锁存器MPR0、MPR1、MPR2和MPR3中的一个，因此仅将锁存器选择控制信号MA0、MA1、MA2和MA3中的一个激活为逻辑高电平，而将其它的锁存器选择控制信号去激活为逻辑低电平。

当测试写入命令TS_WRITE被激活为逻辑高电平时，锁存器选择控制信号MA0、MA1、MA2和MA3将锁存器选择储存使能信号EN1、EN2、EN3和EN4激活为逻辑高电平，或者将锁存器选择储存使能信号EN1、EN2、EN3和EN4去激活为逻辑低电平。因此，可以执行选择第零至第三MPR锁存器MPR0、MPR1、MPR2及MPR3中的任一个以便储存测试数据TS_DATA的操作。

将与经由模式配置线MD_CONF_LINE输入的测试数据TS_DATA的其余比特TD_SAV相对应的测试数据TS_DATA的第零至第七比特TS_DATA<0:7>施加到第零至第三MPR锁存器MPR0、MPR1、MPR2和MPR3。即，将测试数据TS_DATA的第零至第七比特TS_DATA<0:7>输入并储存在第零至第三MPR锁存器MPR0、MPR1、MPR2和MPR3之中的由锁存器选择储存使能信号EN1、EN2、EN3和EN4选中的任一个MPR锁存器中，且没有比特被储存在未选中的MPR锁存器中。

另外，第零至第三MPR锁存器MPR0、MPR1、MPR2和MPR3中的每一个包括被配置为储存8个比特的比特锁存器。因此，可以同时储存测试数据TS_DATA的第零至第七比特TS_DATA<0:7>。这里，可以使用不同的电路配置来适应TS_DATA的不同于8个比特的比特数量。

当测试读取命令TS_READ被激活为逻辑高电平时，通过将选择输出使能信号OEN0、OEN1、OEN2和OEN3激活为逻辑高电平或者将选择输出使能信号OEN0、OEN1、OEN2和OEN3去激活为逻辑低电平，选择译码单元222所产生的锁存器选择控制信号MA0、MA1、MA2和MA3将选择第零至第三MPR锁存器MPR0、MPR1、MPR2和MPR3中的任一个以便输出储存在第零至第三MPR锁存器MPR0、MPR1、MPR2和MPR3中的测试数据的操作使能。

将第零至第三MPR锁存器MPR0、MPR1、MPR2和MPR3之中的由选择输出使能信号OEN0、OEN1、OEN2和OEN3选中的MPR锁存器中所储存的测试数据施加至比特带宽扩展单元260，将所述测试数据转换成与全局线GIO_LINE的比特带宽相同的比特带宽(8比特→64比特)，且然后经由全局线GIO_LINE输出所述测试数据。

另外，当测试读取命令TS_READ被激活为逻辑高电平且第零至第三MPR锁存器MPR0、MPR1、MPR2和MPR3中的任一个被选中时，测试写入命令TS_WRITE为处于逻辑低电平的去激活状态。因此，与测试数据TS_DATA的其余比特TD_SAV相对应的测试数据TS_DATA的第零至第七比特TS_DATA<0:7>不被储存在第零至第三MPR锁存器MPR0、MPR1、MPR2和MPR3中的任一个中。即，当测试读取命令TS_READ被激活时，与测试数据TS_DATA的其余比特TD_SAV相对应的测试数据TS_DATA的第零至第七比特TS_DATA<0:7>无意义，且被舍弃而不使用。

测试读取命令TS_READ和信号“GIO_SEL”还与测试数据TS_DATA一起被输入至比特带宽扩展单元260。将测试读取命令TS_READ输入至比特带宽扩展单元260，以便将比特带宽扩展单元260的操作时间段限制于测试读取命令TS_READ的激活时间段。另外，将信号GIO_SEL输入至比特带宽扩展单元260以便用作复制参考信号，这是因为比特带宽扩展单元260使用通过将输入的测试数据TS_DATA(8个比特)复制预设次数来扩展比特带宽的方法。再次参见图2，未图示出将信号GIO_SEL输入至比特带宽扩展单元260。这是因为信号GIO_SEL的使用是可选的。

从利用锁存器选择控制信号MA0、MA1、MA2和MA3来确定选择输入使能信号EN0、EN1、EN2和EN3以及选择输出使能信号OEN0、OEN1、OEN2和OEN3的逻辑电平值的过程可见，如果测试写入命令TS_WRITE未被激活，则测试数据储存单元220不能够执行储存测试数据TS_DATA的操作，且如果测试读取命令TS_READ未被激活，则测试数据储存单元220不能够执行输出测试数据TS_DATA的操作。因此，在测试写入命令TS_WRITE和测试读取命令TS_READ不能被激活的集成电路的正常操作模式中，没有数据能够被储存在测试数据储存单元220中，且没有数据能够从测试数据储存单元220输出。

图3B是说明根据本发明的第二实施例的图2的集成电路中的MPR操作电路的测试命令发生单元和模式配置控制单元的详细电路图。

参见图3B，根据本发明的第二实施例的集成电路中的MPR操作电路的测试命令发生单元250包括第一与门AND1、第二与门AND2、第一延迟器DLY1、第二延迟器DLY2、以及或门OR。第一与门AND1经由第一输入端子接收写入命令WRITE且经由第二输入端子接收测试进入控制信号TS_SEL，并且对写入命令WRITE和测试进入控制信号TS_SEL执行“与”运算。第二与门AND2经由第一输入端子接收读取命令READ且经由第二输入端子接收测试进入控制信号TS_SEL，且对读取命令READ和测试进入控制信号TS_SEL执行“与”运算。第一延迟器DLY1将第一与门AND1的输出信号延迟设定的时间，并输出测试写入命令TS_WRITE。第二延迟DLY2将第二与门AND2的输出信号延迟设定的时间，并输出测试读取命令TS_READ。或门OR经由第一输入端子接收第一与门AND1的输出信号且经由第二输入端子接收第二与门AND2的输出信号，对第一与门AND1的输出信号和第二与门AND2的输出信号执行“或”运算，并产生写入/读取测试进入控制信号TS_SEL_WR。

根据本发明的第二实施例的集成电路中的MPR操作电路的模式配置控制单元210包括第一反相器INV1、第二反相器INV2和第三反相器INV3。第一反相器INV1响应于写入/读取测试进入控制信号TS_SEL_WR来执行这样的开/关控制操作：将经由地址输入线ADDR_LINE而输入的地址信号ADDR经由模式配置线MD_CONF_LINE来传送作为测试数据TS_DATA。第二反相器INV2和第三反相器INV3被连接成锁存器结构，以便防止加载在模式配置线MD_CONF_LINE上的测试数据TS_DATA的电压电平的浮动。在模式配置控制单元210中，仅公开了传送地址信号ADDR作为测试数据TS_DATA这样的配置，而没有公开响应于地址信号ADDR来产生模式配置码MD_CONF这样的配置。由于响应于地址信号ADDR来产生模式配置码MD_CONF这样的配置是熟知的，因此省略其详细的电路配置。即，模式配置控制单元210的实际配置包括比图3中所图示的电路更为复杂的电路。

图3C是说明图3A的测试数据储存单元的MPR锁存器的详细电路图。

参见图3C，图3A中所图示的第零至第三MPR锁存器MPR0、MPR1、MPR2和MPR3中的每一个包括被配置为储存八个比特的比特锁存器。图3C中图示了能够储存1个比特的单比特锁存器。

具体而言，MPR锁存器包括第一反相器INV1、第二反相器INV2和第三反相器INV3。第一反相器INV1响应于选择输入使能信号EN0、EN1、EN2和EN3或选择输出使能信号OEN0、OEN1、OEN2和OEN3之中的任意使能信号ENx或OENx，来控制与输入的测试数据TS_DATA的其余比特TD_SAV相对应的第零至第七比特TS_DATA<0:7>之中的任意1个比特TS_DATA<y>的传送。第二反相器INV2和第三反相器INV3被连接成锁存器结构，以便防止从第一反相器INV1传送来的任意1个比特TS_DATA<y>的值的浮动。

图4是说明根据本发明的第二实施例的图2的集成电路中的MPR操作电路的数据写入操作的时序图。

参见图4，当测试进入控制信号TS_SEL被激活以用于进入测试操作模式时，根据本发明的本实施例的集成电路中的MPR操作电路的数据写入操作开始。

当在测试进入控制信号TS_SEL处于激活的状态下输入写入命令WRITE(WT)时，由与测试数据TS_DATA的预定比特TD_SEL相对应的测试数据TS_DATA的第八和第九比特TS_DATA<8:9>来选择第零至第三MPR锁存器MPR0、MPR1、MPR2和MPR3中的任一个。同时，将与测试数据TS_DATA的其余比特TD_SAV相对应的测试数据TS_DATA的第零至第七比特TS_DATA<0:7>的值作为测试数据储存在从第零至第三MPR锁存器MPR0、MPR1、MPR2和MPR3中选中的任一个中。

作为参考，在图4的时序图中，第零至第三MPR锁存器MPR0、MPR1、MPR2和MPR3之中的第零MPR锁存器MPR0首先被选中并储存测试数据TS_DATA。然后，第一MPR锁存器MPR1被选中并储存测试数据TS_DATA。接着，第二MPR锁存器MPR2被选中并储存测试数据TS_DATA。最后，第三MPR锁存器MPR3被选中并储存测试数据TS_DATA。

图5是说明根据本发明的第二实施例的图2的集成电路中的MPR操作电路的数据读取操作的时序图。

参见图5，如在数据写入操作中那样，当测试进入控制信号TS_SEL被激活以用于进入测试操作模式时，根据本发明的本实施例的集成电路中的MPR操作电路的数据读取操作开始。

然而，与数据写入操作相反，在数据读取操作中，测试数据TS_DATA(D0、D1、D2、D3)已经被储存在第零至第三MPR锁存器MPR0、MPR1、MPR2和MPR3中。

当在测试进入控制信号TS_SEL处于激活的状态下输入读取命令READ(RD)时，由与测试数据TS_DATA的预定比特TD_SEL相对应的测试数据TS_DATA的第八和第九比特TS_DATA<8:9>来选择第零至第三MPR锁存器MPR0、MPR1、MPR2和MPR3中的任一个。同时，与测试数据TS_DATA的其余比特TD_SAV的测试数据TS_DATA的第零至第七比特TS_DATA<0:7>的值被舍弃而不使用(X)。

这样，在读取命令READ(RD)下第零至第三MPR锁存器MPR0、MPR1、MPR2和MPR3中选中的MPR锁存器经由全局线GIO_LINE来输出所储存的测试数据TS_DATA(D0、D1、D2、D3)。

参见图5的时序图，在全局线GIO_LINE分成上全局线UP_GIO_LINE和下全局线DN_GIO_LINE的状态下，依次顺序地输出第零至第三MPR锁存器MPR0、MPR1、MPR2和MPR3中选中的MPR锁存器中所储存的测试数据TS_DATA(D0、D1、D2、D3)。因此，可以将加载在全局线GIO_LINE(UP_GIO_LINE、DN_GIO_LINE)上的测试数据TS_DATA(D0、D1、D2、D3)的窗口区间(windowinterval)扩展为比读取命令READ(RD)的输入时间段长。如此，之所以将全局线GIO_LINE分成上全局线UP_GIO_LINE和下全局线DN_GIO_LINE以及对加载在全局线GIO_LINE(UP_GIO_LINE、DN_GIO_LINE)上的测试数据TS_DATA(D0、D1、D2、D3)的窗口区间进行扩展的操作的原因是为了实现非常高速的集成电路同时获得适当的窗口区间。即，高速操作的集成电路通常将全局线GIO_LINE分成上全局线UP_GIO_LINE和下全局线DN_GIO_LINE。在这种情况下，可以如图5的时序图中所示那样输出测试数据。

图5的时序图仅适用于全局线GIO_LINE被分成上全局线UP_GIO_LINE和下全局线DN_GIO_LINE的情况。在全局线GIO_LINE未被分成上全局线UP_GIO_LINE和下全局线DN_GIO_LINE的情况下，经由单一的全局线GIO_LINE来相继地输出具有比图5所示的测试数据TS_DATA(D0、D1、D2、D3)的窗口区间短的窗口区间的测试数据TS_DATA(D0、D1、D2、D3)。也可以根据不同的设计需要来使用不同的配置。

作为参考，在图5的时序图中，第零至第三MPR锁存器MPR0、MPR1、MPR2和MPR3中的第零MPR锁存器MPR0首先被选中，且经由上全局线UP_GIO_LINE输出所储存的测试数据TS_DATA(D0)。然后，第一MPR锁存器MPR1被选中并经由下全局线DN_GIO_LINE输出所储存的测试数据TS_DATA(D1)。接着，第二MPR锁存器MPR2被选中并经由上全局线UP_GIO_LINE输出所储存的测试数据TS_DATA(D2)。最后，第三MPR锁存器MPR3被选中并经由下全局线DN_GIO_LINE输出所储存的测试数据TS_DATA(D3)。

如果全局线GIO_LINE未被分成上全局线UP_GIO_LINE和下全局线DN_GIO_LINE，则操作将改变如下。首先，第零至第三MPR锁存器MPR0、MPR1、MPR2和MPR3中的第零MPR锁存器MPR0被选中并经由全局线GIO_LINE输出所储存的测试数据TS_DATA(D0)。然后，第一MPR锁存器MPR1被选中并经由全局线GIO_LINE来输出所储存的测试数据TS_DATA(D1)。接着，第二MPR锁存器MPR2被选中并经由全局线GIO_LINE输出所储存的测试数据TS_DATA(D2)。最后，第三MPR3被选中并经由全局线GIO_LINE输出所储存的测试数据TS_DATA(D3)。

根据本发明的第二实施例的集成电路的MPR操作电路与根据本发明的第一实施例的集成电路的MPR操作电路不同之处在于：根据本发明的第二实施例的集成电路的MPR操作电路还包括测试命令发生单元250和模式配置控制单元210。

将对根据本发明的第二实施例的集成电路的MPR操作电路的操作的进行以下描述，由于增加了测试命令发生单元250和模式配置控制单元210，根据本发明的第二实施例的集成电路的MPR操作电路的操作不同于根据本发明的第一实施例的集成电路的MPR操作电路的操作。

上文已经描述，在模式配置控制单元210中经由模式配置线MD_CONF_LIEN来将模式配置码MD_CONF传送至内部电路230的操作是熟知的。这里，模式配置线MD_CONF_LINE是用于执行这种操作的熟知部件。

更具体而言，地址输入线ADDR_LINE用来在地址输入焊盘与地址译码器之间传送地址信号ADDR，且从地址译码器输出的经译码的地址信号仅被传送至正常数据储存单元100。因此，为了如在本发明的第一实施例的情况下那样将加载在地址输入线ADDR_LINE上的地址信号ADDR传送至测试数据储存单元120，有必要进一步扩展地址输入线ADDR_LINE或提供新线。

然而，如在第二实施例的情况下那样，如果地址信号ADDR被转换成测试数据TS_DATA且经由已经存在的模式配置线MD_CONF_LINE来传送，则不需要进一步扩展地址输入线或安装新线。在这种情况下，从测试命令发生单元250所产生的测试写入命令TS_WRITE和测试读取命令TS_READ是仅应用在第二实施例中的命令。因此，需要安装额外的线以用于将测试写入命令TS_WRITE和测试读取命令TS_READ传送至测试数据储存单元220。然而，与多比特测试数据TS_DATA相比较，测试写入命令TS_WRITE和测试读取命令TS_READ具有仅1比特的信息。因此，安装额外的线不会显著地增加集成电路的面积。

因此，当将根据本发明的第二实施例的使用模式配置控制单元210的操作应用于集成电路时，集成电路的面积不会大大地增加。

如上文所描述，当应用本发明的第二实施例时，储存在与MPR相对应的测试数据储存单元220中的测试数据TS_DATA经由模式配置线MD_CONF_LINE来被施加至半导体系统，且MPR的储存的值可以经由半导体系统而变化。因此，有可能获得MPR的适当的输入/输出特性。

另外，由于测试数据TS_DATA经由已经存在的模式配置线MD_CONF_LINE来被输入，因此不需要提供额外的线以用于接收测试数据TS_DATA。因此，可以保持集成电路的面积最小化。

<第三实施例>

参见图6A，根据本发明的第三实施例的集成电路中的MPR操作电路包括地址输入线ADDR_LINE、模式配置控制单元610、测试数据储存单元620A和620B、以及内部电路630。地址输入线ADDR_LINE被配置为接收地址信号。模式配置控制单元610响应于测试进入控制信号TS_SEL而将经由地址输入线ADDR_LINE输入的地址信号ADDR作为测试数据TS_DATA或模式配置码MD_CONF输出至模式配置线MD_CONF_LINE。测试数据储存单元620A和620B响应于测试写入命令TS_WRITE来储存经由模式配置线MD_CONF_LINE输入的测试数据TS_DATA，且响应于测试读取命令TS_READ来经由第一全局线GIO_LINE_1或第二全局线GIO_LINE_2输出所储存的测试数据TS_DATA。内部电路630被配置为响应于测试进入控制信号TS_SEL和经由模式配置线MD_CONF_LINE输入的模式配置码MD_CONF而被设定为预设的内部操作模式。

另外，MPR操作电路还包括第一正常数据储存单元600A和第二正常数据储存单元600B。第一正常数据储存单元600A响应于写入命令WRITE、读取命令READ和地址信号ADDR来储存经由第一全局线GIO_LINE_1输入的正常数据NR_DATA，并经由第一全局线GIO_LINE_1输出所储存的正常数据NR_DATA。第二正常数据储存单元600B响应于写入命令WRITE、读取命令READ和地址信号ADDR来储存经由第二全局线GIO_LINE_2输入的正常数据NR_DATA，并经由第二全局线GIO_LINE_2输出所储存的正常数据NR_DATA。

此外，MPR操作电路还包括连接选择单元640A和640B。连接选择单元640A和640B响应于测试进入控制信号TS_SEL来选择性地将第一正常数据储存单元600A和第二正常数据储存单元600B以及第一测试数据储存单元620A和第二测试数据储存单元620B连接至第一全局线GIO_LINE_1和第二全局线GIO_LINE_2。

另外，MPR操作电路还包括命令输入单元670，所述命令输入单元670接收芯片选择信号CSB、列选通信号CASB、行选通信号RASB和写入使能信号WEB，并产生写入命令WRITE和读取命令READ。

第一测试数据储存单元620A响应于测试写入命令TS_WRITE来储存经由模式配置线MD_CONF_LINE输入的测试数据TS_DATA，并响应于测试读取命令TS_READ来经由第一全局线GIO_LINE_1输出所储存的测试数据TS_DATA。第二测试数据储存单元620B响应于测试写入命令TS_WRITE来储存经由模式配置线MD_CONF_LINE输入的测试数据TS_DATA，且响应于测试读取命令TS_READ来经由第二全局线GIO_LINE_2输出所储存的测试数据TS_DATA。

由于测试数据储存单元620A和620B包括第一测试数据储存单元620A和第二测试数据储存单元620B，因此连接选择单元640A和640B包括第一连接选择单元640A和第二连接选择单元640B。第一连接选择单元640A响应于测试进入控制信号TS_SEL来选择性地将第一正常数据储存单元600A和第一测试数据储存单元620A连接至第一全局线GIO_LINE_1。第二连接选择单元640B响应于测试进入控制信号TS_SEL来选择性地将第二正常数据储存单元600B和第二测试数据储存单元620B连接至第二全局线GIO_LINE_2。

另外，MPR操作电路还包括测试命令发生单元650，所述测试命令发生单元650响应于测试进入控制信号TS_SEL和写入命令WRITE来产生测试写入命令TS_WRITE，并响应于测试进入控制信号TS_SEL和读取命令READ来产生测试读取命令TS_READ。

另外，MPR操作电路还包括比特带宽扩展单元660A和660B，所述比特带宽扩展单元660A和660B在当测试读取命令TS_READ被激活时将经由测试数据储存单元620A和620B的数据输出端子而输出的测试数据TS_DATA的比特带宽(8个比特)扩展到设定值，以由此使比特带宽等于第一全局线GIO_LINE_1和第二全局线GIO_LINE_2的比特带宽。

此时，由于测试数据储存单元620A和620B包括第一测试数据储存单元620A和第二测试数据储存单元620B且连接选择单元640A和640B包括第一连接选择单元640A和第二连接选择单元640B，因此比特带宽扩展单元660A和660B包括对经由第一测试数据储存单元620A的数据输出端子输出的测试数据TS_DATA的比特带宽进行扩展的第一比特带宽扩展单元660A、以及对经由第二测试数据储存单元620B的数据输出端子输出的测试数据TS_DATA的比特带宽进行扩展的第二比特带宽扩展单元660B。

MPR操作电路还包括数据输入/输出焊盘DQ，所述数据输入/输出焊盘DQ共同连接至第一全局线GIO_LINE_1和第二全局线GIO_LINE_2，且经由所述数据输入/输出焊盘DQ来输入/输出正常数据NR_DATA或经由所述数据输入/输出焊盘DQ来输出测试数据TS_DATA。

作为参考，虽然在图6A中图示出了好像测试命令发生单元650与模式配置控制信号610彼此分开且各自地执行操作，但是这种图示是出于清楚的目的。也可以将相同的元件归组为用于执行上文所描述的功能的单个组件。

另外，在实施中，可以在模式寄存器组(MRS)中定义测试命令发生单元650和模式配置控制单元610的操作。因此，在图3B中说明测试命令发生单元650和模式配置控制单元610的组合。

第一全局线GIO_LINE_1与第二全局线GIO_LINE_2共享数据输入/输出焊盘DQ。当第一正常数据储存单元600A与第二正常数据储存单元600B安装在相对于数据输入/输出焊盘DQ的相对位置处时，通常使用这种方案。这种方案可以应用在高速操作的存储器产品群中。

下文将详细地描述根据本发明的第三实施例的集成电路中的MPR操作电路的各个部件的操作。

提供比特带宽扩展单元660A和660B的原因在于，地址输入线ADDR_LINE的数据带宽与第一全局线GIO_LINE_1和第二全局线GIO_LINE_2的数据带宽彼此不同，且大体而言，第一全局线GIO_LINE_1和第二全局线GIO_LINE_2的数据带宽大于地址输入线ADDR_LINE的数据带宽。即，经由地址输入线ADDR_LINE将测试数据TS_DATA输入至测试数据储存单元620A和620B，并经由第一全局线GIO_LINE_1和第二全局线GIO_LINE_2输出储存在测试数据储存单元620A和620B中的测试数据TS_DATA。

因此，比特带宽扩展单元660A和660B执行将小数据带宽的测试数据TS_DATA(8个比特)转换成大数据带宽的测试数据TS_DATA(64个比特)的操作。可以使用重复地复制相同的数据的方法。例如，通过将小数据带宽的测试数据TS_DATA(8个比特)复制八次来产生较大数据带宽的测试数据TS_DATA(64个比特)。

在测试进入控制信号TS_SEL的激活时间段中，测试命令发生单元650在写入命令WRITE被激活时将测试写入命令TS_WRITE激活，而在写入命令WRITE被去激活时将测试写入命令TS_WRITE去激活。同样地，在测试进入控制信号TS_SEL的激活时间段中，测试命令发生单元650在读取命令READ被激活时将测试读取命令TS_READ激活，而在读取命令READ被去激活时将测试读取命令TS_READ去激活。另外，在测试进入控制信号TS_SEL的去激活时间段中，不管写入命令WRITE是否被激活，测试命令发生单元650都将测试写入命令TS_WRITE去激活。同样地，在测试进入控制信号TS_SEL的去激活时间段中，不管读取命令READ是否被激活，测试命令发生单元650都将测试读取命令TS_READ去激活。

经由地址输入线ADDR_LINE输入的地址信号ADDR包括储存单元选择地址信号SEL_ADDR和储存空间选择地址信号SAV_ADDR。即，在本发明的第三实施例中，储存正常数据NR_DATA的部件并非单个的部件，而是两个部件，即第一正常数据储存单元600A和第二正常数据储存单元600B。因此，经由地址输入线ADDR_LINE输入的地址信号ADDR包括：储存单元选择地址信号SEL_ADDR，用于选择要将正常数据NR_DATA储存在第一正常数据储存单元600A和第二正常数据储存单元600B中的哪个中；以及储存空间选择地址信号SAV_ADDR，用于选择要将正常数据NR_DATA储存在选中的正常数据储存单元内的哪个位置处。

第一正常数据储存单元600A和第二正常数据储存单元600B可以是与多个存储体相对应的任何合理合适的元件，所述多个存储体包括根据本发明的第三实施例的执行最少读取/写入操作的存储体。另外，储存单元选择地址信号SEL_ADDR可以是与用于选择多个存储体中的一个的存储体地址相对应的任何合理合适的信号，且储存空间选择地址信号SAV_ADDR可以是与列/行地址相对应的任何合理合适的信号，所述列/行地址用于选择在存储体地址所选中的存储体中的将真实数据输入或输出的存储器单元。

具体而言，第一正常数据储存单元600A包括能够储存正常数据NR_DATA的多个第一正常数据储存空间(未图示)。当在测试进入控制信号TS_SEL的去激活时间段中由储存单元选择地址信号SEL_ADDR选择第一正常数据储存单元600A时，第一正常数据储存单元600A选择所述多个第一正常数据储存空间之中的与储存空间选择地址信号SAV_ADDR相对应的任一个储存空间，并将经由第一全局线GIO_LINE_1输入的正常数据NR_DATA储存在选中的数据储存空间中，并且响应于读取命令READ来经由第一全局线GIO_LINE_1输出储存在选中的储存空间中的正常数据NR_DATA。然而，当在测试进入控制信号TS_SEL的激活或去激活时间段中储存单元选择地址信号SEL_ADDR没有选中第一正常数据储存单元600A时，不管写入命令WRITE和读取命令READ是否被激活，第一正常数据储存单元600A都不执行读取/写入操作。

第二正常数据储存单元600B包括能够储存正常数据NR_DATA的多个第二正常数据储存空间(未图示)。当在测试进入控制信号TS_SEL的去激活时间段中储存单元选择地址信号SEL_ADDR选中第二正常数据储存单元600B时，第二正常数据储存单元600B选择所述多个第二正常数据储存空间之中的与储存空间选择地址信号SAV_ADDR相对应的任一个储存空间，并将经由第二全局线GIO_LINE_2输入的正常数据NR_DATA储存在选中的数据储存空间中，并且响应于读取命令READ来经由第二全局线GIO_LINE_2输出储存在选中的储存空间中的正常数据NR_DATA。然而，当在测试进入控制信号TS_SEL的激活或去激活时间段中储存单元选择地址信号SEL_ADDR没有选择第二正常数据储存单元600B时，不管写入命令WRITE和读取命令READ是否被激活，第二正常数据储存单元600B都不执行读取/写入操作。

可以根据第一测试数据储存单元620A和第二测试数据储存单元620B的操作来将第一测试数据储存单元620A和第二测试数据储存单元620B的配置分成两种方案。作为参考，由于第一测试数据储存单元620A与第二测试数据储存单元620B具有相同的配置，因此将集中对第一测试数据储存单元620A的配置进行详细描述。

第一种方案是针对第一测试数据储存单元620A具有最小储存空间的情况的方案。

具体而言，能够储存测试数据TS_DATA的第一测试数据储存空间(未图示)被设置在第一测试数据储存单元620A内部，且第一测试数据储存单元620A响应于测试写入命令TS_WRITE来储存从模式配置线MD_CONF_LINE输入的测试数据TS_DATA。同样地，第一测试数据储存单元620A响应于测试读取命令TS_READ来经由全局线连接控制单元690将储存在测试数据储存空间中的测试数据TS_DATA输出至第一全局线GIO_LINE_1和第二全局线GIO_LINE_2。此时，当测试进入控制信号TS_SEL处于去激活的状态下时，测试写入命令TS_WRITE和测试读取命令TS_READ不被激活。因此，当集成电路在正常操作模式中操作时，没有数据能够被储存在第一测试数据储存单元620A中。

即，根据第一种方案的第一测试数据储存单元620A以在第一测试数据储存单元620A具有最小储存空间的状态下将地址信号ADDR储存作为测试数据TS_DATA的方式进行操作。

第二种方案是针对第一测试数据储存单元620A具有足够储存空间的情况的方案。

具体而言，第一测试数据储存单元620A包括多个第一测试数据储存空间(未图示)，所述多个第一测试数据储存空间可以根据经由模式配置线MD_CONF_LINE输入的测试数据TS_DATA之中的与储存单元选择地址信号SEL_ADDR相对应的预定比特TD_SEL的值来被选择，且可以储存与储存空间选择地址信号SAV_ADDR相对应的其余比特TD_SAV。当测试写入命令TS_WRITE被激活时，第一测试数据储存单元620A根据测试数据TS_DATA的预定比特TD_SEL来选择所述多个第一测试数据储存空间之中的储存空间，且将测试数据TS_DATA的其余比特TD_SAV储存在选中的储存空间中。同样地，当测试读取命令TS_READ被激活时，第一测试数据储存单元620A根据测试数据TS_DATA的预定比特TD_SEL经由全局线连接控制单元690将储存在所述多个第一测试数据储存空间之中的选中的储存空间中的值输出至第一全局线GIO_LINE_1和第二全局线GIO_LINE_2。此时，使用与测试读取命令TS_READ一起输入的测试数据TS_DATA的预定比特TS_DATA来选择数据储存空间。然而，测试数据TS_DATA的其余比特TD_SAV被舍弃而不被使用。另外，当测试进入控制信号TS_SEL处于去激活的状态下时，不激活测试写入命令TS_WRITE和测试读取命令TS_READ。因此，当集成电路在正常操作模式中操作时，没有数据能够被储存在第一测试数据储存单元620A中。

即，根据第二种方案的第一测试数据储存单元620A以这样的方式操作：第一测试数据储存单元620A执行在第一测试数据储存单元620A具有足够储存空间的状态下根据储存单元选择地址信号SEL_ADDR将若干储存空间选择地址信号SEL_ADDR单独地储存作为若干测试数据TS_DATA的操作。

因而，第一测试数据储存单元620A可以是与储存模式数据的MPR相对应的的任何合理合适的元件，包括根据本发明的第三实施例的执行最少读取/写入操作的MPR。

另外，第一测试数据储存单元620A的上述配置可以适用于第二测试数据储存单元620B的配置。

第一连接选择单元640A在正常操作模式中将第一正常数据储存单元600A的数据输入/输出端子连接至第一全局线GIO_LINE_1，而在测试操作模式中将第一测试数据储存单元620A的数据输出端子连接至第一全局线GIO_LINE_1。同样地，第二连接选择单元640B在正常操作模式中将第二正常数据储存单元600B的数据输入/输出端子连接至第二全局线GIO_LINE_2，而在测试操作模式中将第二测试数据储存单元620B的数据输出端子连接至第二全局线GIO_LINE_2。

具体而言，当用来选择正常操作模式和测试操作模式的测试进入控制信号TS_SEL被去激活为逻辑低电平时，集成电路进入正常操作模式，并且第一连接选择单元640A允许在第一正常数据储存单元600A与第一全局线GIO_LINE_1之间输入/输出正常数据NR_DATA，且允许在第二正常数据储存单元600B与第二全局线GIO_LINE_2之间输入/输出正常数据NR_DATA。

同样地，当测试进入控制信号TS_SEL被激活为逻辑高电平时，集成电路进入测试操作模式，并且第一连接选择单元640A允许经由第一全局线GIO_LINE_1输出储存在第一测试数据储存单元620A中的测试数据TS_DATA，且允许经由第二全局线GIO_LINE_2输出储存在第二测试数据储存单元620B中的测试数据。

在测试进入控制信号TS_SEL的去激活时间段中，模式配置控制单元610响应于加载在地址输入线ADDR_LINE上的地址信号ADDR来产生模式配置码MD_CONF，且经由模式配置线MD_CONF_LINE将模式配置码MD_CONF传送至内部电路630。另外，在测试进入控制信号TS_SEL的激活时间段中，模式配置控制信号610将地址输入线ADDR_LINE的地址信号ADDR作为测试数据TS_DATA加载在模式配置线MD_CONF_LINE上，且将所加载的地址信号ADDR传送至第一测试数据储存单元620A和第二测试数据储存单元620B。

具体而言，模式配置控制单元610可以允许通过使用加载在地址输入线ADDR_LINE上的地址信号ADDR来将加载在模式配置线MD_CONF_LINE上的信号用作两个目的。

即，在测试进入控制信号TS_SEL被去激活为逻辑低电平的正常操作模式中，模式配置控制单元610执行以下操作：新定义与加载在地址输入线ADDR_LINE上的地址信号ADDR相对应的模式配置码MD_CONF的值。经由模式配置线MD_CONF_LINE将具有新定义的值的模式配置码MD_CONF传送至设置在集成电路内部的多个电路。因此，可以新设定设置在集成电路内部的多个电路。通过经由模式配置线MD_CONF_LINE将模式配置码MD_CONF传送至内部电路630来设定操作模式的操作是熟知的。

另一方面，在测试进入控制信号TS_SEL被激活为逻辑高电平的测试操作模式中，加载在地址输入线ADDR_LINE上的地址信号ADDR被输出作为测试数据TS_DATA。经由模式配置线MD_CONF_LINE将具有与地址信号ADDR的值相同的值的测试数据TS_DATA传送至第一测试数据储存单元620A和第二测试数据储存单元620B。测试数据TS_DATA被储存在第一测试数据储存单元620A和第二测试数据储存单元620B中，且然后经由第一全局线GIO_LINE_1和第二全局线GIO_LINE_2而被输出。上文已描述经由模式配置线MD_CONF_LINE将测试数据TS_DATA传送至第一测试数据储存单元620A和第二测试数据储存单元620B且将测试数据TS_DATA的值储存于第一测试数据储存单元620A和第二测试数据储存单元620B中。

参见图6B，根据本发明的第三实施例的集成电路中的MPR操作电路包括地址输入线ADDR_LINE、模式配置控制单元610、测试数据储存单元620C和内部电路630。地址输入线ADDR_LINE被配置为接收地址信号。模式配置控制单元610响应于测试进入控制信号TS_SEL来将经由地址输入线ADDR_LINE输入的地址信号ADDR作为测试数据TS_DATA或模式配置码MD_CONF输出至模式配置线MD_CONF_LINE。测试数据储存单元620C响应于测试写入命令TS_WRITE来储存经由模式配置线MD_CONF_LINE输入的测试数据TS_DATA，且响应于测试读取命令TS_READ来经由第一全局线GIO_LINE_1和第二全局线GIO_LINE_2输出所储存的测试数据TS_DATA。内部电路630被配置为响应于测试进入控制信号TS_SEL和经由模式配置线MD_CONF_LINE输入的模式配置码MD_CONF而被设定为预设内部操作模式。

另外，MPR操作电路还包括第一正常数据储存单元600A和第二正常数据储存单元600B。第一正常数据储存单元600A响应于写入命令WRITE、读取命令READ和地址信号ADDR来储存经由第一全局线GIO_LINE_1输入的正常数据NR_DATA，且经由第一全局线GIO_LINE_1输出所储存的正常数据NR_DATA。第二正常数据储存单元600B响应于写入命令WRITE、读取命令READ和地址信号ADDR来储存经由第二全局线GIO_LINE_2输入的正常数据NR_DATA，且经由第二全局线GIO_LINE_2输出所储存的正常数据NR_DATA。

此外，MPR操作电路还包括第一连接选择单元640A、第二连接选择单元640B和全局线连接控制单元690。第一连接选择单元640A响应于测试进入控制信号TS_SEL来选择性地将第一正常数据储存单元600A和测试数据储存单元620C连接至第一全局线GIO_LINE_1。第二连接选择单元640B响应于测试进入控制信号TS_SEL来选择性地将第二正常数据储存单元600B连接至第二全局线GIO_LINE_2。全局线连接控制单元690响应于测试进入控制信号TS_SEL来选择性地将第一全局线GIO_LINE_1连接至第二全局线GIO_LINE_2。

可以用相反方式来操作第一连接选择单元640A和第二连接选择单元640B。即，第一连接选择单元640A可以响应于测试进入控制信号TS_SEL来选择性地将第二正常数据储存单元600B连接至第二全局线GIO_LINE_2，而第二连接选择单元640B可以响应于测试进入控制信号TS_SEL来选择性地将第一正常数据储存单元600A连接至测试数据储存单元620C。

另外，MPR操作电路还包括测试命令发生单元650，所述测试命令发生单元650响应于测试进入控制信号TS_SEL和写入命令WRITE来产生测试写入命令TS_WRITE，且响应于测试进入控制信号TS_SEL和读取命令READ来产生测试读取命令TS_READ。

另外，MPR操作电路还包括比特带宽扩展单元660C，所述比特带宽扩展单元660C将在测试读取命令TS_READ被激活时经由测试数据储存单元620的数据输出端子输出的测试数据TS_DATA的比特带宽(8个比特)扩展至设定值，以由此使比特带宽等于第一全局线GIO_LINE_1和第二全局线GIO_LINE_2的比特带宽。

MPR操作电路还包括数据输入/输出焊盘DQ，所述数据输入/输出焊盘DQ共同连接至第一全局线GIO_LINE_1和第二全局线GIO_LINE_2，且正常数据NR_DATA经由所述数据输入/输出焊盘DQ输入/输出或测试数据TS_DATA经由所述数据输入/输出焊盘DQ输出。

作为参考，虽然在图6B中图示了好像测试命令发生单元650与模式配置控制信号610彼此分开且独立地执行操作，但这种分开是为了清楚的目的。也可以将这些组件归组为执行上文所描述的操作的单个组件。

另外，在实施时，可以在模式寄存器组(MRS)中定义测试命令发生单元650和模式配置控制单元610的操作。因此，在图3B中说明测试命令发生单元650和模式配置控制单元610的组合。

第一全局线GIO_LINE_1与第二全局线GIO_LINE_2共享数据输入/输出焊盘DQ。当第一正常数据储存单元600A和第二正常数据储存单元600B设置在与数据输入/输出焊盘DQ相对置的位置处时，通常使用这种方案。这种方案可以用于高速操作的存储器产品群。

下文将详细地描述根据本发明的第三实施例的图6B的集成电路中的MPR操作电路的各个组件的操作。

提供比特带宽扩展单元660C的原因在于，地址输入线ADDR_LINE的数据带宽与第一全局线GIO_LINE_1和第二全局线GIO_LINE_2的数据带宽彼此不同，且大体而言，第一全局线GIO_LINE_1和第二全局线GIO_LINE_2的数据带宽大于地址输入线ADDR_LINE的数据带宽。即，经由地址输入线ADDR_LINE将测试数据TS_DATA输入至测试数据储存单元620C，且经由第一全局线GIO_LINE_1和第二全局线GIO_LINE_2输出储存在测试数据储存单元620C中的测试数据TS_DATA。

因此，比特带宽扩展单元660C执行将具有小数据带宽的测试数据TS_DATA(8个比特)转换成具有大数据带宽的测试数据TS_DATA(64个比特)的操作。常常使用重复地复制相同数据的方法。例如，通过将具有小数据带宽的测试数据TS_DATA(8个比特)复制八次来产生具有较大数据带宽的测试数据TS_DATA(64个比特)。

经由地址输入线ADDR_LINE输入的地址信号ADDR包括储存单元选择地址信号SEL_ADDR和储存空间选择地址信号SAV_ADDR。即，在本发明的第三实施例中，储存正常数据NR_DATA的组件并非单个组件，而是两个组件，即，第一正常数据储存单元600A和第二正常数据储存单元600B。因此，经由地址输入线ADDR_LINE输入的地址信号ADDR包括：储存单元选择地址信号SEL_ADDR，用于选择要将正常数据NR_DATA储存在第一正常数据储存单元600A和第二正常数据储存单元600B中的哪一个中；以及储存空间选择地址信号SAV_ADDR，用于选择要将正常数据NR_DATA储存在选中的正常数据储存单元内的哪个位置处。

第一正常数据储存单元600A和第二正常数据储存单元600B的每个都可以是与多个存储体相对应的任何合理合适的组件，所述多个存储体包括根据本发明的第三实施例的执行最少读取/写入操作的存储体。另外，储存单元选择地址信号SEL_ADDR可以是与用于选择多个存储体中的一个的存储体地址相对应的任何合理合适的信号，且储存空间选择地址信号SAV_ADDR可以是与列/行地址相对应的任何合理合适的信号，所述列/行地址用于在由存储体地址选择的存储体中选择将真实数据输入和输出的存储器单元。

具体而言，第一正常数据储存单元600A包括能够储存正常数据NR_DATA的多个第一正常数据储存空间(未图示)。当在测试进入控制信号TS_SEL的去激活时间段中储存单元选择地址信号SEL_ADDR选择第一正常数据储存单元600A时，第一正常数据储存单元600A选择所述多个第一正常数据储存空间之中的与储存空间选择地址信号SAV_ADDR相对应的任何一个储存空间，且将经由第一全局线GIO_LINE_1输入的正常数据NR_DATA储存在选中的数据储存空间中，且响应于读取命令READ来经由第一全局线GIO_LINE_1输出储存在选中的的储存空间中的正常数据NR_DATA。然而，当在测试进入控制信号TS_SEL的激活或去激活时间段中储存单元选择地址信号SEL_ADDR没有选择第一正常数据储存单元600A时，不管写入命令WRITE和读取命令READ是否被激活，第一正常数据储存单元600A都不执行读取/写入操作。

第二正常数据储存单元600B包括能够储存正常数据NR_DATA的多个第二正常数据储存空间(未图示)。当在测试进入控制信号TS_SEL的去激活时间段中储存单元选择地址信号SEL_ADDR选择第二正常数据储存单元600B时，第二正常数据储存单元600B选择所述多个第二正常数据储存空间之中的与储存空间选择地址信号SAV_ADDR相对应的任何一个储存空间，且将经由第二全局线GIO_LINE_2输入的正常数据NR_DATA储存在选中的数据储存空间中，且响应于读取命令READ来经由第二全局线GIO_LINE_2输出储存在选中的储存空间中的正常数据NR_DATA。然而，当在测试进入控制信号TS_SEL的激活或去激活时间段中储存单元选择地址信号SEL_ADDR没有选择第二正常数据储存单元600B时，不管写入命令WRITE和读取命令READ是否被激活，第二正常数据储存单元600B都不执行读取/写入操作。

可以根据测试数据储存单元620C的操作来将测试数据储存单元620C的配置分成两种方案。

第一种方案是针对测试数据储存单元620C具有最小储存空间的情况的方案。

具体而言，能够储存测试数据TS_DATA的测试数据储存空间(未图示)被设置在测试数据储存单元620C内部，且测试数据储存单元620C响应于测试写入命令TS_WRITE来储存从模式配置线MD_CONF_LINE输入的测试数据TS_DATA。同样地，测试数据储存单元620C响应于测试读取命令TS_READ来将储存在测试数据储存空间中的测试数据TS_DATA输出至全局线GIO_LINE。此时，当测试进入控制信号TS_SEL处于去激活状态时，测试写入命令TS_WRITE和测试读取命令TS_READ不被激活。因此，当集成电路在正常操作模式中操作时，没有数据能够被储存在测试数据储存单元620C中。

即，根据第一种方案测试数据储存单元620C以在测试数据储存单元620C具有最小储存空间的状态下将地址信号ADDR储存作为测试数据TS_DATA的方式操作。

第二种方案是针对测试数据储存单元620C具有足够的储存空间的情况的方案。

具体而言，测试数据储存单元620C包括多个测试数据储存空间(未图示)，所述多个测试数据储存空间可以利用经由模式配置线MD_CONF_LINE输入的测试数据TS_DATA之中的与储存单元选择地址信号SEL_ADDR相对应的预定比特TD_SEL的值来选择，且能够储存与储存空间选择地址信号SAV_ADDR相对应的其余比特TD_SAV。当测试写入命令TS_WRITE被激活时，测试数据储存单元620C根据测试数据TS_DATA的预定比特TD_SEL来选择所述多个测试数据储存空间之中的储存空间，且将测试数据TS_DATA的其余比特TD_SAV储存在选中的储存空间中。同样地，当测试读取命令TS_READ被激活时，测试数据储存单元620C利用测试数据TS_DATA的预定比特TD_SEL，经由全局线连接控制单元690将储存在所述多个测试数据储存空间之中的选中的储存空间中的值输出至第一全局线GIO_LINE_1和第二全局线GIO_LINE_2。此时，使用与测试读取命令TS_READ一起输入的测试数据TS_DATA的预定比特TS_DATA来选择数据储存空间。然而，测试数据TS_DATA的其余比特TD_SAV被舍弃而不加以使用。另外，当测试进入控制信号TS_SEL处于去激活状态时，测试写入命令TS_WRITE和测试读取命令TS_READ不被激活。因此，当集成电路在正常操作模式中操作时，没有数据能够被储存在测试数据储存单元620C中。

即，根据第二种方案测试数据储存单元620C以测试数据储存单元620C执行在测试数据储存单元620C具有足够储存空间的状态下根据储存单元选择地址信号SEL_ADDR而将若干储存空间选择地址信号SEL_ADDR分别储存作为若干测试数据TS_DATA的操作的方式进行操作。

因而，测试数据储存单元620C可以是与储存模式数据的MPR相对应的的任何合理合适的组件，所述储存模式数据的MPR包括根据本发明的第三实施例的执行最少读取/写入操作的MPR。

第一连接选择单元640A在正常操作模式中将第一正常数据储存单元600A的数据输入/输出端子连接至第一全局线GIO_LINE_1，且在测试操作模式中将测试数据储存单元620C的数据输出端子连接至第一全局线GIO_LINE_1。同样地，第二连接选择单元640B在正常操作模式中将第二正常数据储存单元600B的数据输入/输出端子连接至第二全局线GIO_LINE_2，而在测试操作模式中不将第二正常数据储存单元600B的数据输入/输出端子连接至第二全局线GIO_LINE_2。

此时，第一连接选择单元640A、第二连接选择单元640B和全局线连接控制单元690根据正常操作模式和测试操作模式而彼此连接。

具体而言，当用来选择正常操作模式和测试操作模式的测试进入控制信号TS_SEL被去激活为逻辑低电平(即，选择正常操作模式)时，全局线连接控制单元690将第一全局线GIO_LINE_1和第二全局线GIO_LINE_2维持在断开状态。另外，第一连接选择单元640A允许在第一正常数据储存单元600A与第一全局线GIO_LINE_1之间输入/输出正常数据NR_DATA，且第二连接选择单元640B允许在第二正常数据储存单元600B与第二全局线GIO_LINE_2之间输入/输出正常数据NR_DATA。

另一方面，当用来选择正常操作模式和测试操作模式的测试进入控制信号TS_SEL被激活为逻辑高电平(即，选择正常操作模式)时，全局线连接控制单元690将第一全局线GIO_LINE_1和第二全局线GIO_LINE_2维持在连接状态。另外，第一连接选择单元640A允许在测试数据储存单元620C与第一全局线GIO_LINE_1之间输入/输出正常数据NR_DATA，而第二连接选择单元640B阻止在第二正常数据储存单元600B与第二全局线GIO_LINE_2之间输入/输出正常数据NR_DATA。因此，经由第一全局线GIO_LINE_1将测试数据TS_DATA传送至第二全局线GIO_LINE_2。

与此同时，根据本发明的第三实施例的图6A的集成电路的MPR操作电路与图2中的根据本发明的第二实施例的集成电路的MPR操作电路的不同之处如下。正常数据储存单元200被修改成第一正常数据储存单元600A和第二正常数据储存单元600B；全局线GIO_LINE被修改成第一全局线GIO_LINE_1和第二全局线GIO_LINE_2；测试数据储存单元220被修改成第一测试数据储存单元620A和第二测试数据储存单元620B；连接选择单元240被修改成第一连接选择单元640A和第二连接选择单元640B；且比特带宽扩展单元260被修改成第一比特带宽扩展单元660A和第二比特带宽扩展单元660B。

即，根据本发明的第三实施例的图6A的集成电路的MPR操作电路包括第一正常数据储存单元600A、第二正常数据储存单元600B、第一全局线GIO_LINE_1和第二全局线GIO_LINE_2，且正常数据NR_DATA的输入/输出路径是根据本发明的第二实施例的集成电路的MPR操作电路的输入/输出路径的两倍。因此，根据本发明的第三实施例的图6A的集成电路的MPR操作电路包括第一测试数据储存单元620A、第二测试数据储存单元620B、第一连接选择单元640A、第二连接选择单元640B、第一比特带宽扩展单元660A和第二比特带宽扩展单元660B。因此，根据本发明的第三实施例的集成电路的MPR操作电路可以执行与根据本发明的第二实施例的集成电路的MPR操作电路的操作相同的操作。

另外，根据本发明的第三实施例的图6B的集成电路的MPR操作电路与根据本发明的第二实施例的集成电路的MPR操作电路的不同之处如下。正常数据储存单元200被修改成第一正常数据储存单元600A和第二正常数据储存单元600B；全局线GIO_LINE被修改成第一全局线GIO_LINE_1和第二全局线GIO_LINE_2；测试数据储存单元220被修改成测试数据储存单元620C；连接选择单元240被修改成第一连接选择单元640A和第二连接选择单元640B；比特带宽扩展单元260被修改成比特带宽扩展单元660C；并且还包括全局线连接控制单元690。

即，根据本发明的第三实施例的图6B的集成电路的MPR操作电路包括第一正常数据储存单元600A、第二正常数据储存单元600B、第一全局线GIO_LINE_1和第二全局线GIO_LINE_2，且正常数据NR_DATA的输入/输出路径是根据本发明的第二实施例的集成电路的MPR操作电路的输入/输出路径的两倍。但是，根据本发明的第三实施例的图6B的集成电路的MPR操作电路在包括测试数据储存单元620C、两个连接选择单元640A和640B以及比特带宽扩展单元660C的状态下，还包括全局线连接控制单元690。因此，根据本发明的第三实施例的集成电路的MPR操作电路可以执行与根据本发明的第二实施例的集成电路的MPR操作电路的操作相同的操作。即，当经由第一全局线GIO_LINE_1和第二全局线GIO_LINE_2输入/输出正常数据NR_DATA时，第一全局线GIO_LINE_1与第二全局线GIO_LINE_2不连接在一起。因此，分开地使用两个全局线。另一方面，当经由第一全局线GIO_LINE_1和第二全局线GIO_LINE_2输出测试数据TS_DATA时，第一全局线GIO_LINE_1与第二全局线GIO_LINE_2连接在一起以便构成单一的全局线。

如上文所描述，如在根据本发明的第二实施例的集成电路的MPR操作电路中那样，根据本发明的第三实施例的集成电路的MPR操作电路经由已经存在的模式配置线MD_CONF_LINE传送作为测试数据TS_DATA的地址信号ADDR。因此，可以获得MPR的适当的输入/输出特性，而不会大大地增加集成电路的面积。

即，由于储存在测试数据储存单元620A、620B或620C中的测试数据TS_DATA经由模式配置线MD_CONF_LINE而被施加至半导体系统，因此测试数据TS_DATA的值可以经由半导体系统而改变，所述测试数据储存单元620A、620B或620C是与MPR相对应的部件。另外，由于测试数据TS_DATA经由已存在于集成电路中的模式配置线MD_CONF_LINE而被接收，因此不需要用于接收测试数据TS_DATA的额外的线。因而，当应用根据本发明的第三实施例的集成电路的MPR操作电路时，可以满足MPR的适当的输入/输出特性并使集成电路的面积的增加最小化。

虽然已经参照具体的实施例来描述了本发明，但是对于本领域技术人员而言明显的是，在不偏离所附权利要求书所限定的本发明的精神和范围的前提下，可以进行各种变化和修改。

例如，可以根据输入信号的极性，而采用不同的方式来实施本文所使用的逻辑门和晶体管的类型和位置。

Claims

1.一种集成电路，包括：

正常数据储存单元，所述正常数据储存单元被配置为在正常操作模式中响应于写入命令、读取命令和地址信号来储存正常数据和输出所储存的正常数据；

测试数据储存单元，所述测试数据储存单元被配置为在测试操作模式中响应于所述写入命令来将经由地址输入线输入的所述地址信号储存作为测试数据，并响应于所述读取命令来输出所储存的所述测试数据；以及

连接选择单元，所述连接选择单元被配置为基于所述集成电路是处于所述正常操作模式还是处于所述测试操作模式，来选择性地将所述正常数据储存单元的数据输入/输出端子或所述测试数据储存单元的数据输出端子连接至全局线。

2.如权利要求1所述的集成电路，其中，所述地址输入线接收所述地址信号而不管所述操作模式如何，

其中，在所述正常操作模式中，所述正常数据经由所述全局线而被输入/输出，以及

在所述测试操作模式中，所述测试数据被输出至所述全局线。

3.如权利要求2所述的集成电路，其中，所述测试数据储存单元包括能够储存所述测试数据的测试数据储存空间，

所述测试数据储存单元在所述测试操作模式中响应于所述写入命令而将经由所述地址输入线接收的所述地址信号储存作为所述测试数据，并响应于所述读取命令来将所述所储存的测试数据输出至所述全局线，以及

不管所述写入命令和所述读取命令如何，在所述正常操作模式中所述测试数据储存单元都不将所述地址信号储存作为所述测试数据。

4.如权利要求3所述的集成电路，其中，

所述测试数据储存单元包括多个测试数据储存空间，所述多个测试数据储存空间能够根据经由所述地址输入线接收的所述地址信号的预定比特的值来被选择，且能够将所述地址信号的其余比特储存作为所述测试数据，

所述测试数据储存单元在所述测试操作模式中选择所述多个测试数据储存空间之中的与所述地址信号的所述预定比特相对应的任一个储存空间，响应于所述写入命令来将所述地址信号的所述其余比特作为所述测试数据储存在选中的所述储存空间中，并响应于所述读取命令来将储存在选中的所述储存空间中的所述测试数据输出至所述全局线，以及

不管所述写入命令和所述读取命令如何，在所述正常操作模式中所述测试数据储存单元不将所述地址信号储存作为所述测试数据。

5.如权利要求2所述的集成电路，其中，所述连接选择单元在所述正常操作模式中将所述正常数据储存单元的所述数据输入/输出端子连接至所述全局线，而在所述测试操作模式中将所述测试数据储存单元的所述数据输出端子连接至所述全局线。

6.如权利要求1所述的集成电路，还包括比特带宽扩展单元，所述比特带宽扩展单元被配置为将在所述测试操作模式中被输出至所述测试数据储存单元的数据输出端子的所述测试数据的比特带宽扩展到设置值，使得所述测试数据的比特带宽等于所述全局线的比特带宽。

7.一种集成电路，包括：

地址输入线，所述地址输入线被配置为接收地址信号；

模式配置控制单元，所述模式配置控制单元被配置为接收经由所述地址输入线输入的所述地址信号作为测试数据或模式配置码，且响应于测试进入控制信号来将所述测试数据或所述模式配置码输出至模式配置线；

测试数据储存单元，所述测试数据储存单元被配置为响应于测试写入命令来储存经由所述模式配置线接收的所述测试数据，且响应于测试读取命令来将所储存的所述测试数据输出至全局线；以及

内部电路，所述内部电路被配置为响应于所述测试进入控制信号和经由所述模式配置线接收的所述模式配置码而被设定为预设的内部操作模式。

8.如权利要求7所述的集成电路，还包括测试命令发生单元，所述测试命令发生单元被配置为响应于所述测试进入控制信号、写入命令和读取命令来产生所述测试写入命令和所述测试读取命令。

9.如权利要求8所述的集成电路，其中，

所述测试命令发生单元在所述写入命令和所述读取命令在所述测试进入控制信号的激活时间段期间被激活时将所述测试写入命令和所述测试读取命令激活，而在所述写入命令和所述读取命令被去激活时将所述测试写入命令和所述测试读取命令去激活，以及

在所述测试进入控制信号的去激活时间段期间，所述测试命令发生单元将所述测试写入命令和所述测试读取命令去激活，而不管所述写入命令和所述测试命令是否激活。

10.如权利要求9所述的集成电路，还包括：

正常数据储存单元，所述正常数据储存单元被配置为响应于所述读取命令、所述写入命令和经由所述地址输入线接收的所述地址信号来储存经由所述全局线接收的正常数据，且将所储存的所述正常数据输出至所述全局线；以及

连接选择单元，所述连接选择单元被配置为响应于所述测试进入控制信号的第一状态或第二状态来选择性地分别将所述正常数据储存单元或所述测试数据储存单元连接至所述全局线。

11.如权利要求10所述的集成电路，其中，

所述测试数据储存单元包括能够储存所述测试数据的测试数据储存空间，

所述测试数据储存单元响应于所述测试写入命令来储存经由所述模式配置线接收的所述测试数据，以及

所述测试数据储存单元响应于所述测试读取命令来将所储存的所述测试数据输出至所述全局线。

12.如权利要求10所述的集成电路，其中，

所述测试数据储存单元包括多个测试数据储存空间，所述多个测试数据储存空间能够根据经由所述模式配置线接收的所述测试数据的预定比特的值而被选择，且能够储存所述测试数据的其余比特，

所述测试数据储存单元在所述测试写入命令被激活时选择所述多个测试数据储存空间之中的与所述测试数据的所述预定比特相对应的任一个储存空间，且在所述测试写入命令被激活时将所述测试数据的所述其余比特储存在所选中的储存空间中，以及

所述测试数据储存单元在所述测试读取命令被激活时，根据所述测试数据的所述预定比特来将储存在所述多个测试数据储存空间中的一个中的所述值输出至所述全局线。

13.如权利要求10所述的集成电路，其中，所述连接选择单元在所述测试进入控制信号的去激活时间段期间将所述正常数据储存单元的数据输入/输出端子连接至所述全局线，而在所述测试进入控制信号的去激活时间段期间将所述测试数据储存单元的数据输出端子连接至所述全局线。

14.如权利要求7所述的集成电路，其中，

在所述测试进入控制信号的去激活时间段期间，所述模式配置控制单元响应于加载在所述地址输入线上的所述地址信号来产生所述模式配置码，且将所述模式配置码传送至所述模式配置线，以及

在所述测试进入控制信号的激活时间段期间，所述模式配置控制单元将加载在所述地址输入线上的所述地址信号作为所述测试数据加载在所述模式配置线上，且将所加载的所述地址信号传送至所述测试数据储存单元。

15.如权利要求7所述的集成电路，还包括比特带宽扩展单元，所述比特带宽扩展单元被配置为在所述测试读取命令被激活时，将输出至所述测试数据储存单元的数据输出端子的所述测试数据的比特带宽扩展到设定值，使得所述测试数据的比特带宽等于所述全局线的比特带宽。

16.一种集成电路，包括：

地址输入线，所述地址输入线被配置为接收地址信号；

测试数据储存单元，所述测试数据储存单元被配置为响应于测试写入命令来储存经由所述模式配置线接收的所述测试数据，且响应于测试读取命令来将所储存的所述测试数据输出至第一全局线和第二全局线；以及

17.如权利要求16所述的集成电路，还包括：

第一正常数据储存单元，所述第一正常数据储存单元被配置为响应于写入命令、读取命令和所述地址信号来储存经由所述第一全局线接收的正常数据，且将所储存的所述正常数据输出至所述第一全局线；以及

第二正常数据储存单元，所述第二正常数据储存单元被配置为响应于所述写入命令、所述读取命令和所述地址信号来储存经由所述第二全局线接收的所述正常数据，且将所储存的所述正常数据输出至所述第二全局线。

18.如权利要求17所述的集成电路，其中，所述测试数据储存单元包括：

第一测试数据储存单元，所述第一测试数据储存单元被配置为响应于所述测试写入命令来储存经由所述模式配置线接收的所述测试数据，且响应于所述测试读取命令来将所储存的所述测试数据输出至所述第一全局线；以及

第二测试数据储存单元，所述第二测试数据储存单元被配置为响应于所述测试写入命令来储存经由所述模式配置线接收的所述测试数据，且响应于所述测试读取命令来将所储存的所述测试数据输出至所述第二全局线。

19.如权利要求18所述的集成电路，还包括连接选择单元，所述连接选择单元被配置为响应于所述测试进入控制信号来选择性地将所述第一正常数据储存单元和所述第一测试数据储存单元连接至所述第一全局线，且响应于所述测试进入控制信号来选择性地将所述第二正常数据储存单元和所述第二测试数据储存单元连接至所述第二全局线。

20.如权利要求19所述的集成电路，其中，

在所述测试进入控制信号的去激活时间段期间，所述连接选择单元将所述第一正常数据储存单元连接至所述第一全局线且将所述第二正常数据储存单元连接至所述第二全局线，以及

在所述测试进入控制信号的激活时间段期间，所述连接选择单元将所述第一测试数据储存单元连接至所述第一全局线且将所述第二测试数据储存单元连接至所述第二全局线。

21.如权利要求17所述的集成电路，还包括：

连接选择单元，所述连接选择单元被配置为响应于所述测试进入控制信号来选择性地将所述第一正常数据储存单元和所述测试数据储存单元连接至所述第一全局线且选择性地将所述第二正常数据储存单元连接至所述第二全局线；以及

全局线连接控制单元，所述全局线连接控制单元被配置为响应于所述测试进入控制信号来选择性地将所述第一全局线连接至所述第二全局线。

22.如权利要求21所述的集成电路，其中，

在所述测试进入控制信号的去激活时间段期间，所述连接选择单元将所述第一正常数据储存单元的数据输入/输出端子连接至所述第一全局线并将所述第二正常数据储存单元的数据输入/输出端子连接至所述第二全局线，以及

在所述测试进入控制信号的激活时间段期间，所述连接选择单元将所述测试数据储存单元的数据输出端子连接至所述第二全局线并且不将所述第二正常数据储存单元的所述数据输入/输出端子连接至所述第二全局线。

23.如权利要求22所述的集成电路，其中，

在所述测试进入控制信号的所述激活时间段期间，所述全局线连接控制单元将所述第一全局线连接至所述第二全局线，以便将储存在所述测试数据储存单元中的所述测试数据输出至所述第二全局线至所述第一全局线，以及

在所述测试进入控制信号的所述去激活时间段期间，所述全局线连接控制单元不将所述第一全局线连接至所述第二全局线，以使得所述第一正常数据储存单元将所述正常数据输入/输出至所述第一全局线，且所述第二正常数据储存单元将所述正常数据输入/输出至所述第二全局线。

24.如权利要求17所述的集成电路，还包括测试命令发生单元，所述测试命令发生单元被配置为响应于所述测试进入控制信号、所述写入命令和所述读取命令来产生所述测试写入命令和所述测试读取命令。

25.如权利要求24所述的集成电路，其中，

在所述测试进入控制信号的去激活时间段期间，所述测试命令发生单元将所述测试写入命令和所述测试读取命令去激活，而不管所述写入命令和所述读取命令是否激活。

26.如权利要求25所述的集成电路，还包括数据输入/输出焊盘，所述数据输入/输出焊盘被共同地连接至所述第一全局线和所述第二全局线，且被配置为输入/输出所述正常数据或输出所述测试数据。

27.如权利要求26所述的集成电路，其中，经由所述地址输入线接收的所述地址信号包括储存单元选择地址信号和储存空间选择地址信号。

28.如权利要求27所述的集成电路，其中，

所述模式配置控制单元在所述测试进入控制信号的去激活时间段期间响应于加载在所述地址输入线上的所述地址信号来产生所述模式配置码，且将所述模式配置码传送至所述模式配置线，以及

所述模式配置控制单元在所述测试进入控制信号的激活时间段期间将加载在所述地址输入线上的所述地址信号作为所述测试数据加载在所述模式配置线上，且将所加载的地址信号传送至所述测试数据储存单元。

29.如权利要求28所述的集成电路，其中，

所述测试数据储存单元响应于所述测试读取命令来将所储存的所述测试数据输出至所述第一全局线和所述第二全局线。

30.如权利要求28所述的集成电路，其中，

所述测试数据储存单元包括多个测试数据储存空间，所述多个测试数据储存空间能够利用经由所述模式配置线所接收的所述测试数据之中的与所述储存单元选择地址信号相对应的预定比特的值而被选择，且能够储存与所述储存空间选择地址信号相对应的其余比特，

当所述测试写入命令被激活时，所述测试数据储存单元根据所述测试数据的所述预定比特来选择所述多个测试数据储存空间之中的一个储存空间，以及

当所述测试读取命令被激活时，所述测试数据储存单元将储存在根据所述测试数据的所述预定比特而从所述多个测试数据储存空间中选择的任一个储存空间的所述值输出至所述第一全局线和所述第二全局线。

31.如权利要求16所述的集成电路，还包括比特带宽扩展单元，所述比特带宽扩展单元被配置为在当所述测试读取命令被激活时，将输出至所述测试数据储存单元的数据输出端子的所述测试数据的比特带宽扩展到设定值，使得所述测试数据的比特带宽等于所述第一全局线和所述第二全局线的比特带宽。