CN101556834A - 半导体存储装置和使用半导体存储装置的系统 - Google Patents

Abstract

一种半导体存储装置和使用半导体存储装置的系统。该半导体存储装置包括RAM即随机访问存储器、ODT电路即片内终结电路、以及JTAG电路即联合测试行动组。RAM连接至数据输入－输出端口。ODT电路设置在数据输入－输出端口和终结端口之间。JTAG电路响应于指令，控制ODT电路，从而数据输入－输出端口和终结端口彼此电连接。

Description

半导体存储装置和使用半导体存储装置的系统

技术领域

本发明涉及包括RAM(随机访问存储器)的半导体存储装置以及使用该半导体存储装置的系统。

背景技术

SRAM(静态随机访问存储器)通常设置有存储磁心、读写控制电路和数据输入-输出电路。从作为RAM的存储磁心读取数据和将数据写入到作为RAM的存储磁心。读写控制电路通过命令/地址端口接收命令(例如，读、写、NOP(无操作))和地址信息，并且控制对该存储磁心的读写。数据输入-输出电路在存储磁心和数据输入-输出端口之间传输数据。

SRAM还设置有JTAG(联合测试行动组)电路。该JTAG电路用于在将SRAM安装在基板之后，测试该SRAM。例如，在日本专利特开JP-2004-294397中描述了JTAG电路。

同时，SRAM所要求的时钟频率随着应用的性能最近的进步，变得越来越高。而且，双数据速率(DDR)方法已经广泛地用于进行数据输入-输出操作，并且当前广泛采用超过500MHz的数据传输速率。因为这些方面，需要改进基板上的信号线的质量。

为了该目的，在使用高速SRAM的装置的情形下，通常在基板上设置终结电阻(termination resistance)，以抑制在高频操作期间的反射。

本申请的发明者已经意识到下列几点。就面积和成本而言，在基板上设置终结电阻通常是不利的，尤其是在使用具有大量输入-输出端口的SRAM的装置中。在其中ASIC和存储器通常在一对多的基础上连接的DRAM的情形下，存储器通常设置有ODT(片内终结)功能，其中通过使用模式寄存器，控制ODT功能的ON(开启)/OFF(关闭)。然而，典型的SRAM未设置有模式寄存器。因此，需要给SRAM提供作为ODT功能或者模式寄存器的专用的开启/关闭针脚，这不仅会极大地影响存储器，而且还影响ASIC和基板的设计。

发明内容

在本发明的一个实施例中，半导体存储装置包括RAM(随机访问存储器)、ODT(片内终结)电路以及JTAG(联合测试行动组)电路。RAM连接至数据输入-输出端口。ODT电路被设置在数据输入-输出端口和终结端口之间。JTAG电路响应于指令，控制ODT电路，从而数据输入-输出端口和终结端口彼此电连接。

在如此构造的半导体存储装置中，与RAM一起安装的JTAG电路能够用于控制ODT电路，从而数据输入-输出端口和终结端口彼此电连接。因此，在没有给RAM提供新针脚(端口)或模式寄存器的情况下，能够实现对ODT电路的开启/关闭控制。

在本发明的另一实施例中，系统包括上述半导体存储装置以及指令发布单元。该指令发布单元发布指令并且将该指令输出至半导体存储装置。

附图说明

从以下结合附图的对特定优选实施例的描述，本发明的上述及其他目的、优点及特征将变得更加明显，其中：

图1是示出了根据本发明的实施例的半导体存储装置和使用该半导体存储装置的系统的构造的框图；以及

图2是示出了在日本专利特开JP-2004-294397中描述的JTAG电路的构造的框图，并且用于解释根据本发明的实施例的JTAG电路的基本操作(JTAG功能)。

具体实施方式

现在将参考示出的实施例在此处描述本发明。本领域的技术人员应该了解，使用本发明的教导能够实现许多可选的实施例，并且本发明不限于为解释目的而示出的实施例。

[构造]

图1示出了根据本发明的实施例的半导体存储装置以及使用该半导体存储装置的系统的构造。半导体存储装置(存储器芯片)设置有SRAM(静态随机存取存储器)10、JTAG(联合测试行动组)电路20以及ODT(片内终结)电路30。JTAG电路20用于在SRAM 10被安装在基板上之后测试SRAM 10。

SRAM 10被连接至数据输入-输出端口DQ。SRAM 10具有读写控制电路11，存储磁心12和数据输入-输出单元。从作为RAM的存储磁心12读取和向作为RAM的存储磁心12写入数据。

读写控制电路11被连接在命令/地址端口(CS#，AC#，ADV#和WE#)和存储磁心12之间。例如，分别将芯片选择命令和写使能命令输入到命令/地址端口中的端口CS#和WE#。读写控制电路11通过命令/地址端口CS#，AC#，AVD#和WE#接收命令(例如读、写、NOP(无操作))和地址信息，并且控制对存储磁心12的读和写。

将数据输入-输出单元连接在存储磁心12与外部端口BW#和数据输入-输出端口DQ之间。数据输入-输出单元包括数据输入-输出电路13和缓冲器14和15。数据输入-输出电路13连接至存储磁心12、外部端口BW#、缓冲器14的输入和缓冲器15的输出。将缓冲器14的输出和缓冲器15的输入连接至数据输入-输出端口DQ。数据输入-输出单元(13至15)在存储磁心12和数据输入-输出端口DQ之间传输数据。

JTAG电路20具有TAP控制器21、指令寄存器22和指令解码器23。

将TAP控制器21连接至外部端口TCK和TMS。将指令寄存器22连接至TAP控制器21和外部端口TDI。将指令解码器23连接至指令寄存器22和ODT电路30。

例如，在上述的专利文献(日本专利特开JP-2004-294397)中描述了JTAG的基本操作(JTAG功能)。图2示意性地示出了专利文献中描述的JTAG电路的构造。图2中示出的JTAG电路具有TAP控制器5、保持初始值3的保持单元、移位寄存器1、输出锁存器2和指令解码器4。JTAG电路20的TAP控制器21与专利文献中描述的TAP控制器5相对应。JTAG电路20的指令寄存器22与专利文献中描述的初始值3、移位寄存器1和输出锁存器2相对应。JTAG电路20的指令解码器23与专利文献中描述的指令解码器4相对应。

供给至外部端口TCK、TMS和TDI的信号是用于JTAG电路的默认信号，其细节在IEEE标准1149.1-2001中规定。如在图1中所示，通过硬件和/或软件实现的指令发布单元40被连接至外部端口TDI。优选地，指令发布单元是基于软件的并且根据软件进行操作。该指令发布单元40发布指令(指令代码)并且通过外部端口TDI将该指令作为默认信号输出至JTAG电路的指令寄存器22。TAP控制器21的状态取决于到外部端口TCK和TMS的输入而被设置到“Shift(移位)-IR”、“Clock(时钟)-IR”、“Update(更新)-IR”等。该“Shift-IR”、“Clock-IR”、“Update-IR”是用于该JTAG的默认状态，其细节在IEEE标准1149.1-2001中规定。

JTAG电路20通过使用JTAG功能，控制测试模式。当进入测试模式时，首先将TAP控制器21设置到“Shift-IR”。然后，将指令代码通过外部端口TDI输入至指令寄存器22(对应于初始值3)。当在这种条件下将TAP控制器21设置到“Update-IR”时，指令寄存器22(对应于移位寄存器1)取回该指令代码。然后，指令寄存器22(对应于输出锁存器2)输出该指令代码。指令解码器23解码从指令寄存器22输出的指令代码，从而输出“BYPASS”和“ID-Code”。以这种方式，该装置能够进入需要的测试模式。

此外，JTAG电路20响应于指令(指令代码)，控制ODT电路30，从而数据输入-输出端口DQ和终结电压端口VTT彼此电连接。更具体地，JTAG电路20的指令解码器23解码从指令寄存器22输出的指令(指令代码)，从而将ODT使能信号ODT_enable输出至ODT电路30。即，响应于通过外部端口TDI输入的指令(指令代码)，JTAG电路20将ODT使能信号ODT_enable输出至ODT电路30。

ODT电路30连接在数据输入-输出端口DQ和终结电压端口VTT之间。ODT电路30具有终结电阻31和开关32。

终结电阻31的一端连接至SRAM 10以及数据输入-输出端口DQ。终结电阻31的另一端通过开关32连接至终结电压端口VTT。提供终结电阻31以便于改进相对于数据输入-输出单元(13至15)的信号线的质量。

开关32被设置在终结电阻31的另一端和终结电压端口VTT之间。终结电压被施加至终结电压端口VTT。开关32是包括N型MOS晶体管和P型MOS晶体管的传输门。响应于上述ODT使能信号ODT_enble开关32被变为开启，从而终结电阻31和终结电压端口VTT彼此被电连接。也就是说，数据输入-输出端口DQ和终结电压端口VTT通过终结电阻31彼此电连接。因此，终结被提供至被连接至数据输入-输出端口DQ的传输线。

在图1中所示的ODT电路30中，通过开关32将电阻元件(终结电阻31)连接至终结电压端口VTT。应注意的是，ODT电路30的构造不限于此。无论ODT电路的构造如何，本发明都可以应用。例如，戴维宁(Thevenin)终结可以用作终结端口，来代替上述终结电压端口VTT。

[操作]

下面将参考图1描述系统和半导体存储装置的操作。

在JTAG电路20的测试逻辑重置(初始状态)中，指令发布单元40不发布指令(指令代码)。换言之，指令代码未被输出。在这种情形下，ODT电路30的开关32被变为关闭。

接下来，当进入测试模式时，JTAG电路20的TAP控制器21被设置到“Shift-IR”。指令发布单元40发布指令(指令代码)，并且将该指令通过外部端口TDI输出至JTAG电路20的指令寄存器22。然后，将TAP控制器21设置到“Update-IR”，并且将该指令代码从指令寄存器22输出。指令解码器23解码从指令寄存器22输出的指令代码，从而输出“BYPASS”和“ID_code”，以进入需要的测试模式。此外，指令解码器23将ODT使能信号ODT_enable输出至ODT电路30。响应于该ODT使能信号ODT_enableODT电路30变为开启，从而数据输入-输出端口DQ和终结电压端口VTT通过终结电阻31彼此电连接。该状态保持有效，直至当与除了ODT使能信号ODT_enable之外的信号关联的指令被新近输入其中时，JTAG电路20执行“Update-IR”。

[有利效果]

在根据本实施例的半导体存储装置中，与SRAM 10一起安装的JTAG电路20能够用于控制ODT电路30，从而数据输入-输出端口DQ和终结电压端口VTT彼此电连接。因此，能够在没有给SRAM 10提供新针脚(端口)或模式寄存器的情况下，实现ODT电路30的开启/关闭控制。

而且，根据本实施例，例如，在测试逻辑重置期间，能够通过将ODT电路30中的开关32变为关闭，实现没有ODT功能的半导体存储装置(SRAM 10和JTAG电路20)。另一方面，例如，当进入测试模式时，能够通过将ODT电路30中的开关32变为开启，实现具有ODT功能的半导体存储装置(SRAM 10、JTAG电路20和ODT电路30)。以这种方式，根据本实施例的半导体存储装置能够在没有ODT功能的半导体存储装置和具有ODT功能的半导体存储装置之间切换。

此外，能够基于软件实现系统的指令发布单元40。换言之，指令发布单元40是基于软件的，并且根据软件进行操作。在这种情形下，能够通过软件，实现在没有ODT功能的半导体存储装置和具有ODT功能的半导体存储装置之间的切换。

显然本发明不限于上述实施例，并且在不脱离本发明范围和精神的情况下，可以进行修改和改变。

Claims (10)

1.一种半导体存储装置，包括：

随机访问存储器，所述随机访问存储器被连接至数据输入-输出端口；

片内终结电路，所述片内终结电路被设置在所述数据输入-输出端口和终结端口之间；以及

联合测试行动组电路，所述联合测试行动组电路被构造成响应于指令，控制所述片内终结电路，从而所述数据输入-输出端口和所述终结端口彼此电连接。

2.根据权利要求1所述的半导体存储装置，

其中所述随机访问存储器是静态随机访问存储器。

3.根据权利要求2所述的半导体存储装置，

其中所述静态随机访问存储器包括：

存储磁心；以及

数据输入-输出单元，所述数据输入-输出单元被连接在所述存储磁心和所述数据输入-输出端口之间，并且被构造成在所述存储磁心和所述数据输入-输出端口之间传输数据。

4.根据权利要求1所述的半导体存储装置，

其中所述片内终结电路包括：

终结电阻，所述终结电阻的一端连接至所述随机访问存储器和所述数据输入-输出端口；以及

开关，所述开关被设置在所述终结电阻的另一端和所述终结端口之间，并且被构造成响应于使能信号而接通，从而所述数据输入-输出端口和所述终结端口通过所述终结电阻彼此电连接，

其中所述联合测试行动组电路响应于所述指令而输出所述使能信号。

5.根据权利要求1所述的半导体存储装置，

其中在所述联合测试行动组电路的测试逻辑重置期间，不发布所述指令。

6.一种系统，包括：

半导体存储装置；以及

指令发布单元，所述指令发布单元被构造成发布指令，并且将所述指令输出至所述半导体存储装置，

其中所述半导体存储装置包括：

随机访问存储器，所述随机访问存储器被连接至数据输入-输出端口；

片内终结电路，所述片内终结电路被设置在所述数据输入-输出端口和终结端口之间；以及

联合测试行动组电路，所述联合测试行动组电路被构造成响应于所述指令，控制所述片内终结电路，从而所述数据输入-输出端口和所述终结端口彼此电连接。

7.根据权利要求6所述的系统，

其中所述随机访问存储器是静态随机访问存储器。

8.根据权利要求6所述的系统，

其中所述片内终结电路包括：

终结电阻，所述终结电阻的一端连接至所述随机访问存储器和所述数据输入-输出端口；以及

开关，所述开关被设置在所述终结电阻的另一端和所述终结端口之间，并且被构造成响应于使能信号而接通，从而所述数据输入-输出端口和所述终结端口通过所述终结电阻彼此电连接，

其中所述联合测试行动组电路响应于所述指令而输出所述使能信号。

9.根据权利要求6所述的系统，

其中在所述联合测试行动组电路的测试逻辑重置期间，所述指令发布单元不发布所述指令。

10.根据权利要求6所述的系统，

其中所述指令发布单元是基于软件的。

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