KR20140042312A - 반도체 장치 및 그 동작 방법 - Google Patents

반도체 장치 및 그 동작 방법 Download PDF

Info

Publication number
KR20140042312A
KR20140042312A KR1020120108909A KR20120108909A KR20140042312A KR 20140042312 A KR20140042312 A KR 20140042312A KR 1020120108909 A KR1020120108909 A KR 1020120108909A KR 20120108909 A KR20120108909 A KR 20120108909A KR 20140042312 A KR20140042312 A KR 20140042312A
Authority
KR
South Korea
Prior art keywords
data
semiconductor memory
memory device
storage unit
address
Prior art date
Application number
KR1020120108909A
Other languages
English (en)
Inventor
김홍식
이형동
양형균
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120108909A priority Critical patent/KR20140042312A/ko
Priority to US14/012,008 priority patent/US8953393B2/en
Publication of KR20140042312A publication Critical patent/KR20140042312A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/40—Response verification devices using compression techniques
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0409—Online test

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 메모리 장치에 통상적으로 입출력되는 데이터를 이용하여 비스트 동작을 수행함으로써 테스트를 위한 별도의 데이터를 필요로 하지 않는 반도체 장치 및 그 동작 방법을 제공한다.
본 발명에 의한 반도체 장치는 반도체 메모리 장치에 쓰기 요청된 데이터를 샘플링하여 기준 데이터로 저장하고, 기준 데이터와 반도체 메모리 장치에 저장된 데이터를 비교하여 테스트를 수행한다.

Description

반도체 장치 및 그 동작 방법{SEMICONDUCTOR DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 장치 및 그 동작 방법에 관한 것으로서 보다 구체적으로는 반도체 메모리 장치의 사용 도중에 반도체 메모리 장치에 대하여 테스트를 수행할 수 있는 반도체 장치 및 그 동작 방법에 관한 것이다.
일반적으로 비스트(Built-in Self Test) 동작은 반도체 메모리 장치에 소정의 테스트 패턴을 갖는 기준 데이터를 기록하고 반도체 메모리 장치로부터 기존에 기록했던 데이터를 읽어 본래의 기준 데이터와 비교하는 방식으로 수행된다.
종래의 비스트 동작은 테스트를 위한 별도의 기준 데이터를 사용하여 저장 공간의 낭비를 초래하였다. 또한 종래의 비스트 동작은 반도체 메모리 장치가 시스템에 장착되어 사용되기 이전에 수행되었으므로 반도체 메모리 장치가 실제로 시스템 내에서 사용되는 도중에 발생하는 오류에는 대처할 수 없었다.
본 발명은 반도체 메모리 장치가 시스템 내에서 사용되는 도중에 반도체 메모리 장치를 테스트할 수 있는 반도체 장치 및 그 동작 방법을 제공한다. 보다 구체적으로 본 발명은 반도체 메모리 장치에 통상적으로 입출력되는 데이터를 이용하여 테스트 동작을 수행함으로써 테스트를 위해 별도의 데이터를 필요로 하지 않는 반도체 장치 및 그 동작 방법을 제공한다.
본 발명의 일 측면에 의한 반도체 장치는 반도체 메모리 장치에 쓰기 요청된 데이터를 샘플링하여 기준 데이터로 저장하고, 기준 데이터와 반도체 메모리 장치에 저장된 데이터를 비교하여 테스트를 수행한다.
본 발명의 일 측면에 의한 반도체 장치에서 테스트는 유휴 상태에서 수행된다.
본 발명의 다른 측면에 의한 반도체 장치는 반도체 메모리 장치에 쓰기 요청되는 다수의 데이터 중 샘플링된 데이터를 저장하는 제 1 데이터 저장부, 샘플링된 데이터와 연관된 주소를 저장하는 주소 저장부, 주소 저장부를 참조하여 반도체 메모리 장치로부터 읽은 데이터와 제 1 데이터 저장부의 데이터를 비교하는 비교부를 포함한다.
본 발명의 다른 측면에 의한 반도체 장치는 샘플링된 데이터가 제 1 데이터 저장부에 저장되도록 제어하는 제어부를 더 포함한다.
본 발명의 다른 측면에 의한 반도체 장치는 반도체 메모리 장치로부터 읽은 데이터를 저장하는 제 2 데이터 저장부를 더 포함한다.
본 발명의 다른 측면에 의한 반도체 장치에서 제 1 데이터 저장부 및 제 2 데이터 저장부에 저장되는 데이터는 압축 또는 인코딩된다.
본 발명의 다른 측면에 의한 반도체 장치에서 제어부는 테스트 동작시 반도체 메모리 장치에 대하여 읽기 요청을 생성한다.
본 발명의 다른 측면에 의한 반도체 장치는 반도체 메모리 장치에 대한 요청들의 순서를 정하는 중재 블록, 테스트 동작 여부에 따라 중재 블록으로부터의 요청 또는 제어부로부터의 요청을 선택하는 선택 블록 및 선택 블록에서 선택된 요청에 따라 반도체 메모리 장치를 제어하는 명령을 생성하는 명령 생성부를 더 포함한다.
본 발명의 다른 측면에 의한 반도체 장치는 테스트 모드시 주소 저장부의 주소가 명령 생성부에 제공한다.
본 발명의 일 측면에 의한 시스템은 반도체 메모리 장치 및 반도체 메모리 장치를 제어하는 컨트롤러를 포함하되, 컨트롤러는 반도체 메모리 장치에 쓰기 요청된 하나 또는 둘 이상의 데이터를 샘플링하여 기준 데이터로 저장하고, 기준 데이터와 반도체 메모리 장치에 저장된 데이터를 비교하여 테스트를 수행한다.
본 발명의 일 측면에 의한 시스템에서 컨트롤러는 반도체 메모리 장치에 쓰기 요청된 데이터 중 샘플링된 데이터를 저장하는 제 1 데이터 저장부, 샘플링된 데이터와 연관된 주소를 저장하는 주소 저장부, 주소 저장부를 참조하여 반도체 메모리 장치로부터 읽은 데이터와 제 1 데이터 저장부의 데이터를 비교하는 비교부를 포함한다.
본 발명의 일 측면에 의한 시스템은 컨트롤러는 샘플링된 데이터가 제 1 데이터 저장부에 저장되도록 제어하는 제어부를 더 포함한다.
본 발명의 일 측면에 의한 시스템에서 컨트롤러는 반도체 메모리 장치로부터 읽은 데이터를 저장하는 제 2 데이터 저장부를 더 포함한다.
본 발명의 일 측면에 의한 시스템에서 제 1 데이터 저장부 및 제 2 데이터 저장부에 저장되는 데이터는 압축 또는 인코딩된다.
본 발명의 일 측면에 의한 시스템에서 제어부는 테스트 동작시 반도체 메모리 장치에 대한 읽기 요청을 생성한다.
본 발명의 일 측면에 의한 시스템에서 컨트롤러는 반도체 메모리 장치에 대한 요청들의 순서를 정하는 중재 블록, 테스트 동작 여부에 따라 중재 블록으로부터의 요청 또는 제어부로부터의 요청을 선택하는 선택 블록 및 선택된 요청에 따라 반도체 메모리 장치를 제어하는 명령을 생성하는 명령 생성부를 더 포함한다.
본 발명의 일 측면에 의한 시스템은 테스트 동작시 주소 저장부의 주소를 명령 생성부에 제공한다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법은 반도체 메모리 장치에 쓰기 요청되는 데이터를 샘플링하여 저장하는 단계, 데이터에 연관된 주소를 저장하는 단계, 주소에 대응하는 데이터를 반도체 메모리 장치에서 읽는 단계 및 샘플링되어 저장된 데이터와 반도체 메모리 장치에서 읽은 데이터를 비교하는 단계를 포함한다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법에서 읽는 단계 및 비교하는 단계는 반도체 메모리 장치가 유휴 상태인 경우 수행된다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법은 샘플링된 데이터를 압축 또는 인코딩하는 단계 및 반도체 메모리 장치에서 읽은 데이터를 압축 또는 인코딩하는 단계를 더 포함한다.
본 발명의 일 측면에 의한 저장 매체는 반도체 메모리 장치에 쓰기 요청되는 데이터를 샘플링하여 저장하는 단계, 데이터에 연관된 주소를 저장하는 단계, 주소에 대응하는 데이터를 반도체 메모리 장치에서 읽는 단계 및 샘플링되어 저장된 데이터와 반도체 메모리 장치에서 읽은 데이터를 비교하는 단계를 포함한다.
본 발명을 통해 시스템 내에서 사용되고 있는 반도체 메모리 장치를 테스트할 수 있다. 또한 반도체 메모리 장치의 테스트를 위해 별도의 데이터를 저장할 필요가 없어 반도체 장치의 하드웨어 공간을 절약할 수 있다.
도 1은 본 발명의 일 실시예에 의한 메모리 컨트롤러의 블록도.
도 2는 본 발명의 일 실시예에 의한 테스트 제어부의 상세 블록도.
도 3은 본 발명의 일 실시예에 의한 테스트 제어부의 동작 방법을 나타내는 순서도.
이하에서는 첨부한 도면을 참조하여 본 발명에 의한 실시예를 개시한다. 이하에서 동일한 지시번호는 실질적으로 동일한 구성을 지칭한다.
도 1은 본 발명의 일 실시예에 의한 메모리 컨트롤러를 나타내는 블록도이다.
메모리 컨트롤러는 프로세서의 외부에 위치할 수도 있으나 프로세서 등에 내장될 수도 있다. 이하에서 메모리 컨트롤러는 메모리 컨트롤러를 내부에 포함하는 프로세서 등의 반도체 장치를 포괄적으로 지칭한다.
본 발명의 일 실시예에 의한 메모리 컨트롤러는 호스트로부터의 요청을 수신하는 요청 버퍼(1), 호스트로부터 요청된 주소를 물리적 주소로 변환하는 주소 매핑 블록(2), 호스트로부터의 요청들의 처리 순서를 정하는 중재 블록(3), 요청에 대응하는 명령어를 생성하는 명령 생성부(5), 호스트와 데이터를 송수신하는 데이터 버퍼(6), 데이터에 대하여 ECC 동작을 수행하여 데이터의 에러를 감지하고 정정하는 ECC 블록(7)을 포함한다. 이들은 이미 잘 알려진 구성들이므로 구체적인 설명은 생략한다.
본 발명의 일 실시예에 의한 테스트 제어부(100)는 반도체 메모리 장치(미도시)에 쓰기 요청되는 데이터를 샘플링하여 기준 데이터로 저장하고, 기준 데이터와 반도체 메모리 장치(미도시)에 저장된 데이터를 비교하여 테스트를 수행한다.
본 발명의 일 실시예에 의한 메모리 컨트롤러는 중재 블록(3)으로부터의 요청 또는 테스트 제어부(100)로부터의 요청을 선택하여 명령 생성부(5)에 제공하는 선택 블록(4)을 더 포함한다.
테스트 제어부(100)는 테스트 동작시 샘플링된 데이터와 비교할 데이터를 얻기 위하여 반도체 메모리 장치에 읽기 요청을 제공한다. 선택 블록(4)은 테스트 동작 시 중재 블록(4)으로부터의 요청 대신 테스트 제어부(100)로부터의 요청을 선택한다.
테스트 신호(BIST Run)는 예를 들어 프로세서(미도시)에 의해서 제공될 수 있다. 이때 테스트 동작은 동작 성능의 저하를 방지하기 위하여 메모리 컨트롤러가 유휴 상태(IDLE)인 경우에 수행되는 것이 바람직하다.
도 2는 본 발명의 일 실시예에 의한 테스트 제어부(100)를 나타내는 블록도이다.
본 발명의 일 실시예에 의한 테스트 제어부(100)는 제어부(110), 주소 저장부(120), 제 1 데이터 저장부(130), 제 2 데이터 저장부(140), 비교부(150)를 포함한다.
제어부(110)는 쓰기 요청되는 데이터를 샘플링하여 제 1 데이터 저장부(130)에 저장한다. 예를 들어 제어부(110)는 중재 블록(3)으로부터의 요청이 쓰기 요청인지 판단하여 일정한 개수(NT)의 쓰기 요청마다 하나씩 데이터를 샘플링할 수 있다. 샘플링 시점이 되면 제어부(110)는 샘플링된 데이터를 저장하도록 제 1 데이터 저장부(130)를 제어할 수 있다.
제어부(110)는 쓰기 요청된 데이터를 샘플링하는 경우 해당 데이터에 연관된 주소가 주소 저장부(120)에 저장되도록 제어한다.
제어부(110)는 메모리 컨트롤러가 유휴(IDLE) 상태인 경우 테스트 신호(BIST Run)를 수신하면 테스트 동작을 시작한다.
제어부(110)는 제 1 데이터 저장부(110)에 저장된 기준 데이터와 비교할 데이터를 반도체 메모리 장치에서 읽어온다. 이를 위하여 제어부(110)는 읽기 요청을 생성하여 선택 블록(4)을 통해 명령 생성부(5)에 제공한다. 이때 주소 저장부(120)에 저장된 주소가 명령 생성부(5)에 함께 제공된다.
제공된 주소에 대응하는 데이터가 반도체 메모리 장치로부터 출력되면 제어부(110)는 해당 데이터를 저장하도록 제 2 데이터 저장부(140)를 제어한다.
제어부(110)는 테스트를 위하여 제 1 데이터 저장부(130)와 제 2 데이터 저장부(140)에 데이터를 압축 또는 인코딩하여 저장할 수 있다. 구체적인 압축 또는 인코딩 방법은 실시예에 따라 통상의 기술자에 의하여 자유롭게 선택될 수 있다.
비교부(150)는 제 1 데이터 저장부(130)와 제 2 데이터 저장부(140)의 데이터를 비교한다. 비교부(150)는 비교 결과에 따라 테스트 결과(Pass/Fail)를 출력한다.
제 1 데이터 저장부(130)는 반도체 메모리 장치에 기록되기 이전의 기준 데이터를 저장하고 제 2 데이터 저장부(140)는 반도체 메모리 장치에 기록되었다가 반도체 메모리 장치로부터 읽어온 데이터를 저장한다.
따라서 제 1 데이터 저장부(130)와 제 2 데이터 저장부(140)의 데이터가 일치하지 않는 경우 반도체 메모리 장치는 오류가 발생한 것으로 볼 수 있다.
도 3은 본 발명의 일 실시예에 의한 테스트 제어부(100)의 동작 방법을 나타내는 순서도이다.
순서도에서 단계(S210) ~ 단계(S250)는 반도체 메모리 장치에 쓰기 요청되는 데이터 중 일부를 샘플링하여 저장하는 동작을 나타내고, 단계(S130) ~ 단계(S190)는 테스트를 수행하여 테스트 결과를 출력하는 동작을 나타낸다.
제어부(110)는 샘플링을 위한 인덱스(N)를 0으로 초기화한다(S110).
제어부(110)는 쓰기 요청이 입력되었는지 확인한다(S120, S210). 쓰기 요청이 아니면 단계(S110)로 이동한다. 쓰기 요청인 경우 제어부(110)는 인덱스를 1 증가시키고(S220), 인덱스가 임계점(NT) 이상인지 확인한다(S230).
인덱스가 임계점 미만이면 제어부(110)는 쓰기 요청이 있는지 다시 확인한다(S210). 인덱스가 임계점 이상이면 제어부(110)는 쓰기 요청된 주소를 주소 저장부(120)에 저장하고(S240), 쓰기 요청된 데이터를 제 1 데이터 저장부(130)에 저장한다(S250). 제 1 데이터 저장부(130)에 저장되는 데이터는 압축 또는 인코딩될 수 있다.
이상의 과정을 통해 제어부(110)는 NT개의 쓰기 요청마다 하나씩 쓰기 요청된 주소와 데이터를 샘플링하여 각각 주소 저장부(120)와 제 1 데이터 저장부(130)에 저장한다.
다음으로 테스트를 수행하는 과정을 살펴본다. 제어부(110)는 반도체 메모리 장치가 유휴(IDLE) 상태인지 판단한다(S120). 유휴 상태인 경우 제어부(110)는 테스트 신호(BIST Run)가 인가되었는지 확인한다(S130).
테스트 신호가 인가되지 않은 경우 단계(S120)로 이동하고 테스트 신호가 인가된 경우 제어부(110)는 주소 저장부(120)에 저장된 주소에 기초하여 반도체 메모리 장치로부터 데이터를 읽는다(S140).
도시된 실시예는 주소 저장부(120)에 적어도 하나의 주소가 저장되어 있음을 전제한다. 만일 주소 저장부(120)가 비어 있다면 테스트를 종료하고 단계(S120)로 돌아가는 것이 바람직하다.
제어부(110)는 반도체 메모리 장치로부터 읽어 온 데이터를 제 2 데이터 저장부(140)에 저장한다(S150). 제 2 데이터 저장부(140)에 저장되는 데이터는 압축 또는 인코딩될 수 있다. 명시되지는 않았으나 단계(S140, S150)에서 사용된 주소는 주소 저장부(120)로부터 제거된다.
제어부(110)는 주소 저장부(120)가 비어있는지 확인한다(S160). 주소 저장부(120)가 비어있지 않다면 주소 저장부(120)가 빌 때까지 단계(S140, S150)를 반복하여 수행한다.
주소 저장부(120)가 비어 있으면 다음 단계(S170)로 진행한다. 이때 제 2 데이터 저장부(140)는 초기에 주소 저장부(120)에 저장되어 있었던 주소에 대응하는 반도체 메모리 장치로부터 읽어온 데이터 또는 이들을 압축 또는 인코딩한 데이터를 저장하고 있는 상태가 된다.
비교부(150)는 제 1 데이터 저장부(130)와 제 2 데이터 저장부(140)에 저장된 데이터를 비교한다(S170). 비교 결과 제 1 데이터 저장부(130)와 제 2 데이터 저장부(140)에 저장되어 있는 데이터가 일치하는지 판단한다(S180).
만일 일치한다면 에러가 없는 것이므로 단계(S120)로 이동하고 만일 데이터가 불일치한다면 에러를 보고한다(S190).
본 발명의 일 실시예에 의한 테스트 제어부(100)이 에러를 보고하면 프로세서는 정해진 바에 따라 적절한 조치를 취할 수 있다.
도 3을 참조하여 설명한 테스트 제어부(100)의 동작들은 예를 들어 롬, 플래시 메모리 등과 같은 비휘발성 메모리 장치(미도시)에 일련의 명령들로서 저장될 수 있고 테스트 제어부(100)는 여기에 저장된 명령들을 실행하는 프로세서와 같은 형태의 제어부(110)를 포함할 수도 있다.
이상의 설명은 본 발명의 설명을 위한 것으로서 이상의 설명에 의하여 본 발명의 권리범위가 한정되는 것은 아니다. 본 발명의 권리범위는 후술하는 특허청구범위에 문언적으로 기재된 범위와 그 균등범위에 의해 정해진다.
100: 테스트 제어부
1: 요청 버퍼
2: 주소 매핑 블록
3: 중재 블록
4: 명령 생성부
5: 선택 블록
6: 데이터 버퍼
7: ECC 블록

Claims (21)

  1. 반도체 메모리 장치에 쓰기 요청된 데이터를 샘플링하여 기준 데이터로 저장하고, 상기 기준 데이터와 상기 반도체 메모리 장치에 저장된 데이터를 비교하여 테스트를 수행하는 반도체 장치.
  2. 청구항 1에 있어서, 상기 테스트는 유휴 상태에서 수행되는 반도체 장치.
  3. 반도체 메모리 장치에 쓰기 요청되는 다수의 데이터 중 샘플링된 데이터를 저장하는 제 1 데이터 저장부;
    상기 샘플링된 데이터와 연관된 주소를 저장하는 주소 저장부;
    상기 주소 저장부를 참조하여 상기 반도체 메모리 장치로부터 읽은 데이터와 상기 제 1 데이터 저장부의 데이터를 비교하는 비교부
    를 포함하는 반도체 장치.
  4. 청구항 3에 있어서, 상기 샘플링된 데이터가 상기 제 1 데이터 저장부에 저장되도록 제어하는 제어부
    를 더 포함하는 반도체 장치.
  5. 청구항 3에 있어서, 상기 반도체 메모리 장치로부터 읽은 데이터를 저장하는 제 2 데이터 저장부를 더 포함하는 반도체 장치.
  6. 청구항 5에 있어서, 상기 제 1 데이터 저장부 및 상기 제 2 데이터 저장부에 저장되는 데이터는 압축 또는 인코딩되는 반도체 장치.
  7. 청구항 4에 있어서, 상기 제어부는 테스트 동작시 상기 반도체 메모리 장치에 대하여 읽기 요청을 생성하는 반도체 장치.
  8. 청구항 7에 있어서,
    상기 반도체 메모리 장치에 대한 요청들의 순서를 정하는 중재 블록;
    상기 테스트 동작 여부에 따라 상기 중재 블록으로부터의 요청 또는 상기 제어부로부터의 요청을 선택하는 선택 블록 및
    상기 선택 블록에서 선택된 요청에 따라 상기 반도체 메모리 장치를 제어하는 명령을 생성하는 명령 생성부
    를 더 포함하는 반도체 장치.
  9. 청구항 8에 있어서, 상기 테스트 모드시 상기 주소 저장부의 주소가 상기 명령 생성부에 제공되는 반도체 장치.
  10. 반도체 메모리 장치 및
    상기 반도체 메모리 장치를 제어하는 컨트롤러
    를 포함하되, 상기 컨트롤러는
    상기 반도체 메모리 장치에 쓰기 요청된 하나 또는 둘 이상의 데이터를 샘플링하여 기준 데이터로 저장하고, 상기 기준 데이터와 상기 반도체 메모리 장치에 저장된 데이터를 비교하여 테스트를 수행하는 시스템.
  11. 청구항 10에 있어서, 상기 컨트롤러는
    상기 반도체 메모리 장치에 쓰기 요청된 데이터 중 샘플링된 데이터를 저장하는 제 1 데이터 저장부;
    상기 샘플링된 데이터와 연관된 주소를 저장하는 주소 저장부;
    상기 주소 저장부를 참조하여 상기 반도체 메모리 장치로부터 읽은 데이터와 상기 제 1 데이터 저장부의 데이터를 비교하는 비교부
    를 포함하는 시스템.
  12. 청구항 11에 있어서, 상기 컨트롤러는 상기 샘플링된 데이터가 상기 제 1 데이터 저장부에 저장되도록 제어하는 제어부를 더 포함하는 시스템.
  13. 청구항 11에 있어서, 상기 컨트롤러는 상기 반도체 메모리 장치로부터 읽은 데이터를 저장하는 제 2 데이터 저장부를 더 포함하는 시스템.
  14. 청구항 13에 있어서, 상기 제 1 데이터 저장부 및 상기 제 2 데이터 저장부에 저장되는 데이터는 압축 또는 인코딩되는 시스템.
  15. 청구항 12에 있어서, 상기 제어부는 테스트 동작시 상기 반도체 메모리 장치에 대한 읽기 요청을 생성하는 시스템
  16. 청구항 15에 있어서, 상기 컨트롤러는
    상기 반도체 메모리 장치에 대한 요청들의 순서를 정하는 중재 블록;
    상기 테스트 동작 여부에 따라 상기 중재 블록으로부터의 요청 또는 상기 제어부로부터의 요청을 선택하는 선택 블록 및
    상기 선택된 요청에 따라 상기 반도체 메모리 장치를 제어하는 명령을 생성하는 명령 생성부
    를 더 포함하는 시스템.
  17. 청구항 16에 있어서, 상기 테스트 동작시 상기 주소 저장부의 주소를 상기 명령 생성부에 제공하는 시스템.
  18. 반도체 메모리 장치에 쓰기 요청되는 데이터를 샘플링하여 저장하는 단계;
    상기 데이터에 연관된 주소를 저장하는 단계;
    상기 주소에 대응하는 데이터를 상기 반도체 메모리 장치에서 읽는 단계 및
    상기 샘플링되어 저장된 데이터와 상기 반도체 메모리 장치에서 읽은 데이터를 비교하는 단계
    를 포함하는 반도체 장치의 동작 방법.
  19. 청구항 18에 있어서, 상기 읽는 단계 및 상기 비교하는 단계는 상기 반도체 메모리 장치가 유휴 상태인 경우 수행되는 반도체 장치의 동작 방법.
  20. 청구항 18에 있어서, 상기 샘플링된 데이터를 압축 또는 인코딩하는 단계 및 상기 반도체 메모리 장치에서 읽은 데이터를 압축 또는 인코딩하는 단계를 더 포함하는 반도체 장치의 동작 방법.
  21. 반도체 메모리 장치에 쓰기 요청되는 데이터를 샘플링하여 저장하는 단계;
    상기 데이터에 연관된 주소를 저장하는 단계;
    상기 주소에 대응하는 데이터를 상기 반도체 메모리 장치에서 읽는 단계 및
    상기 샘플링되어 저장된 데이터와 상기 반도체 메모리 장치에서 읽은 데이터를 비교하는 단계
    를 포함하는 프로세서로 실행할 수 있는 단계들을 저장하는 저장 매체.
KR1020120108909A 2012-09-28 2012-09-28 반도체 장치 및 그 동작 방법 KR20140042312A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120108909A KR20140042312A (ko) 2012-09-28 2012-09-28 반도체 장치 및 그 동작 방법
US14/012,008 US8953393B2 (en) 2012-09-28 2013-08-28 Semiconductor device and operating method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120108909A KR20140042312A (ko) 2012-09-28 2012-09-28 반도체 장치 및 그 동작 방법

Publications (1)

Publication Number Publication Date
KR20140042312A true KR20140042312A (ko) 2014-04-07

Family

ID=50385052

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120108909A KR20140042312A (ko) 2012-09-28 2012-09-28 반도체 장치 및 그 동작 방법

Country Status (2)

Country Link
US (1) US8953393B2 (ko)
KR (1) KR20140042312A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140065678A (ko) * 2012-11-20 2014-05-30 에스케이하이닉스 주식회사 반도체 장치 및 이를 이용한 반도체 장치의 동작 방법
CN108335721B (zh) * 2018-03-14 2021-04-20 烽火通信科技股份有限公司 一种实时检测随机存取存储器地址线故障的方法及系统

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4369511A (en) * 1979-11-21 1983-01-18 Nippon Telegraph & Telephone Public Corp. Semiconductor memory test equipment
JP2527935B2 (ja) * 1986-05-19 1996-08-28 株式会社 アドバンテスト 半導体メモリ試験装置
DE3773773D1 (de) * 1986-06-25 1991-11-21 Nec Corp Pruefschaltung fuer eine speichereinrichtung mit willkuerlichem zugriff.
DE3751002T2 (de) * 1986-10-20 1995-10-05 Nippon Telegraph & Telephone Halbleiterspeicher.
US6011992A (en) * 1996-05-09 2000-01-04 Church Of Spirtual Technology System for measuring and indicating changes in the resistance of a living body
US5959929A (en) * 1997-12-29 1999-09-28 Micron Technology, Inc. Method for writing to multiple banks of a memory device
JP4301680B2 (ja) * 2000-02-29 2009-07-22 株式会社ルネサステクノロジ 半導体集積回路装置
DE10334801B3 (de) * 2003-07-30 2005-01-27 Infineon Technologies Ag Halbleiterschaltung und Verfahren zum Testen, Überwachen und applikationsnahen Einstellen einer Halbleiterschaltung
DE102004027275A1 (de) * 2004-06-04 2005-12-29 Infineon Technologies Ag Integrierter Halbleiterspeicher
US7587645B2 (en) * 2005-01-24 2009-09-08 Samsung Electronics Co., Ltd. Input circuit of semiconductor memory device and test system having the same
KR100827703B1 (ko) * 2006-12-14 2008-05-07 삼성전자주식회사 상변화메모리 장치의 테스트 방법
US7684257B1 (en) * 2006-12-15 2010-03-23 Cypress Semiconductor Corporation Area efficient and fast static random access memory circuit and method
US7721175B2 (en) 2007-08-21 2010-05-18 Micron Technology, Inc. System, apparatus, and method for memory built-in self testing using microcode sequencers
JP2011198406A (ja) * 2010-03-18 2011-10-06 Toshiba Corp 半導体記憶装置および半導体記憶装置の検査方法
KR101138835B1 (ko) * 2010-10-29 2012-05-15 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20120098094A (ko) * 2011-02-28 2012-09-05 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20130049658A (ko) * 2011-11-04 2013-05-14 에스케이하이닉스 주식회사 반도체메모리장치 및 반도체시스템

Also Published As

Publication number Publication date
US8953393B2 (en) 2015-02-10
US20140092693A1 (en) 2014-04-03

Similar Documents

Publication Publication Date Title
US11336305B2 (en) Memory system
KR20120082218A (ko) 파티션 정보를 기초로 호스트의 요청에 대한 처리 기법을 적응적으로 결정하는 스토리지 장치 및 상기 스토리지 장치의 동작 방법
US10826526B2 (en) Memory system and information processing system
US20170221584A1 (en) Ssd controlling circuit for determining reusability of data block of ssd
US10193579B2 (en) Storage control device, storage system, and storage control method
CN108206043B (zh) 数据存储装置及其操作方法
CN114300032A (zh) 一种检查存储介质失效的方法、装置和固态硬盘
US11664826B2 (en) Error correction code engine performing ECC decoding, operation method thereof, and storage device including ECC engine
KR20190019728A (ko) 에러 정정 회로, 그것의 동작 방법 및 그것을 포함하는 데이터 저장 장치
CN108268339B (zh) 用于在线编程/擦除计数估计的方法和系统
KR20140042312A (ko) 반도체 장치 및 그 동작 방법
US10735030B2 (en) Re-encoding data associated with failed memory devices
US20100138672A1 (en) Raid controller, storage control device, and storage control method
US11373723B2 (en) Encoder built-in self-test circuit applied in flash memory controller and associated method
CN114115745B (zh) 多Pass编程NAND的RAID优化方法、装置及计算机设备
US11106531B2 (en) Flash memory controller, storage device and reading method thereof
US11442658B1 (en) System and method for selecting a write unit size for a block storage device
US11327770B2 (en) Data storage devices, access device and data processing methods
US20240194282A1 (en) Flash memory module testing method and associated memory controller and memory device
KR20170043296A (ko) 보증 블록들을 포함하는 반도체 메모리 장치 및 그것의 동작 방법
US11069418B1 (en) Method and system for offline program/erase count estimation
KR101467302B1 (ko) 에러 검출 테이블을 이용한 패스트 부팅 방법 및 이를 적용한 시스템
CN118034572A (zh) 数据处理方法、数据处理设备、计算机设备及存储介质
KR101467309B1 (ko) 에러 검출 테이블 생성에 의한 스토리지 관리 방법 및 이를 적용한 시스템
CN117519592A (zh) 基于ssd的全盘重建优化方法、装置、设备及存储介质

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid