KR100291191B1 - 데이터의 대역폭을 확장하기 위한 데이터 멀티플렉싱 장치 - Google Patents

데이터의 대역폭을 확장하기 위한 데이터 멀티플렉싱 장치 Download PDF

Info

Publication number
KR100291191B1
KR100291191B1 KR1019980058588A KR19980058588A KR100291191B1 KR 100291191 B1 KR100291191 B1 KR 100291191B1 KR 1019980058588 A KR1019980058588 A KR 1019980058588A KR 19980058588 A KR19980058588 A KR 19980058588A KR 100291191 B1 KR100291191 B1 KR 100291191B1
Authority
KR
South Korea
Prior art keywords
data
output
input
bit
response
Prior art date
Application number
KR1019980058588A
Other languages
English (en)
Other versions
KR20000042423A (ko
Inventor
조호엽
Original Assignee
박종섭
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 현대전자산업주식회사 filed Critical 박종섭
Priority to KR1019980058588A priority Critical patent/KR100291191B1/ko
Publication of KR20000042423A publication Critical patent/KR20000042423A/ko
Application granted granted Critical
Publication of KR100291191B1 publication Critical patent/KR100291191B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches

Abstract

본 발명은 반도체 메모리 장치에서 데이터 입/출력 신호를 위한 데이터 핀을 공유하여 데이터 핀 수의 증가 없이도 데이터의 대역폭을 확장하기 위한 데이터 멀티플렉싱 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 리드 시 디코딩된 신호에 의해 구동되어 메모리 셀 어레이로부터 출력되는 2N 비트 데이터를 외부로부터 입력되는 제1 제어 신호에 응답하여 N비트의 데이터로 나누어 각각 래치하는 제1 및 제2 데이터 래치 수단; 외부로부터의 제2 제어 신호에 응답하여 라이트 시에는 N개의 데이터 핀을 통해 입력되는 라이트할 데이터를 2번 나누어 입력받아 저장하고, 리드 시에는 2N비트 데이터를 N개의 데이터 핀을 통해 2번 나누어 출력하기 위한 입출력 데이터 버퍼링 수단; 및 데이터 인에이블 신호에 응답하여 리드 시에는 제1 및 제2 데이터 래치 수단으로부터의 N비트의 데이터를 차례로 입출력 데이터 버퍼링 수단으로 전달하고, 라이트 시에는 입출력 데이터 버퍼링 수단으로부터의 2N비트 데이터를 N비트 데이터씩 나누어 제1 및 제2 데이터 래치 수단으로 전달하기 위한 전달 수단을 포함한다.

Description

데이터의 대역폭을 확장하기 위한 데이터 멀티플렉싱 장치
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 소정 크기의 데이터 버스를 구비한 반도체 메모리 장치를 1번 억세스(access)하여 상기 데이터 버스 크기의 2배만큼의 데이터 폭으로 데이터를 읽고, 쓸 수 있도록 한 데이터 멀티플렉싱 장치에 관한 것이다.
도 1은 일반적인 반도체 메모리 장치의 블록도로서, 어드레스 핀을 통해 외부로부터 입력되는 다수의 어드레스 신호(AN … A0)를 입력받아 디코딩하기 위한 디코더(10), 상기 디코더(10)로부터 출력되는 디코딩된 신호에 응답하여 구동되며, 데이터를 저장하고 있는 다수의 메모리 셀로 어레이된 메모리 셀 어레이부(20)와, 칩 선택 신호(chip select signal, /CS), 출력 인에이블 신호(output enable signal, /OE) 및 라이트 인에이블 신호(write enable signal, /WE)에 응답하여 장치 내부에서 필요한 다수의 제어 신호를 생성하는 제어부(30)와, 상기 제어부(30)로부터의 제어 신호에 응답하여 리드 시에는 상기 메모리 셀로부터 리드한 데이터를 감지 증폭하여 출력하고, 라이트 시에는 라이트할 데이터를 입력받아 상기 메모리 셀에 저장하기 위해 출력하는 칼럼 I/O부(40)와, 상기 제어부(30)로부터의 제어 신호에 응답하여 라이트 시에는 8비트 데이터 입/출력 신호(I/O7 … I/O0)를 입력받아 상기 칼럼 I/O부(40)로 출력하고, 리드 시에는 상기 메모리 셀로부터 읽은 데이터를 8비트 데이터 입/출력 신호(I/O7 … I/O0)로 출력하기 위한 I/O 데이터 버퍼(50)로 이루어진다.
상기와 같이 이루어지는 반도체 메모리 장치에서의 리드 동작을 살펴본다.
먼저, 디코더(10)에서 디코딩된 어드레스 신호에 의해 구동된 메모리 셀로부터 8비트의 데이터가 출력되고, 메모리 셀로부터 출력된 8비트의 데이터는 칼럼 I/O부(40)를 통해 감지 증폭되어, I/O 데이터 버퍼(50)를 거쳐 8비트 데이터 입/출력 신호(I/O7 … I/O0)로 출력된다.
그리고, 상기와 같이 이루어지는 반도체 메모리 장치에서의 라이트 동작은 I/O 데이터 버퍼(50)를 통해 8비트 데이터 입/출력 신호(I/O7 … I/O0)를 입력받아 칼럼 I/O부(40)의 라이트 구동기를 통해 선택된 메모리 셀에 저장됨으로써 이루어진다.
따라서, 이러한 반도체 메모리 장치에서는 한 번의 억세스로 8비트 데이터 버스 크기만큼의 8비트 데이터만을 리드하거나 라이트할 수 있다.
도 2는 일반적인 반도체 메모리 장치의 또다른 블록도로서, 상기 도 1의 반도체 메모리 장치와 동일한 구성을 가지되, 16비트의 데이터 입/출력 신호(I/O15 … I/O0)를 가지도록 구성된다. 따라서, 도 2의 반도체 메모리 장치는 상기 도 1의 동작과 동일하게 이루어지며, 한 번의 억세스로 16비트 데이터를 리드하거나 라이트할 수 있다.
상기와 같이 이루어지는 종래의 반도체 메모리 장치에서 리드 또는 라이트 시의 데이터 폭을 늘리기 위해서는 외부로부터 데이터 입/출력 신호를 입력받는 핀 수를 그만큼 늘려야한다. 즉, 8비트 데이터를 리드 또는 라이트하는 상기 도 1의 반도체 메모리 장치보다 16비트 데이터를 리드 또는 라이트하는 상기 도 2의 반도체 메모리 장치의 입/출력 데이터 핀 수가 2배 더 많다.
따라서, 리드 및 라이트 동작 시의 데이터 대역폭을 확장하기 위해서는 입/출력 데이터 핀을 늘려야하는 문제가 발생하고, 또 그에 따라 칩 전체의 패키지(package) 크기가 커지게 된다.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 데이터 입/출력 신호를 위한 데이터 핀을 공유하여 데이터 핀 수의 증가 없이도 데이터의 대역폭을 확장하기 위한 데이터 멀티플렉싱 장치를 제공하는데 그 목적이 있다.
도 1은 일반적인 반도체 메모리 장치의 블록도.
도 2는 일반적인 반도체 메모리 장치의 또다른 블록도.
도 3은 본 발명의 데이터 멀티플렉싱 장치를 구비한 반도체 메모리 장치의 일실시 블록도.
도 4a는 본 발명에 따른 패스 로직부의 일실시 블록도.
도 4b는 본 발명에 따른 상기 도 4a의 패스 로직부를 제어하기 위한 데이터 인에이블 신호의 파형도.
도 5는 상기 도 4의 반도체 메모리 장치에 대한 리드 사이클의 타이밍 다이어그램도.
도 6은 상기 도 4의 반도체 메모리 장치에 대한 라이트 사이클의 타이밍 다이어그램도.
* 도면의 주요 부분에 대한 설명
100 : 디코더 200 : 메모리 셀 어레이부
300 : 제어부 400 : 칼럼 I/O부
500, 600 : 데이터 래치
700 : 패스 로직부
800 : I/O 데이터 버퍼
상기 목적을 달성하기 위한 본 발명은 데이터 입출력을 위한 N개의 데이터 핀, 외부로부터 입력되는 다수의 어드레스 신호를 입력받아 디코딩하기 위한 디코더 및 상기 디코더로부터 출력되는 디코딩된 신호에 응답하여 구동되며 데이터를 저장하고 있는 다수의 메모리 셀들로 어레이된 메모리 셀 어레이를 구비하여 2N 비트 데이터를 리드 및 라이트하는 반도체 메모리 장치를 위한 데이터 멀티플렉싱 장치에 있어서, 리드 시 상기 디코딩된 신호에 의해 구동되어 상기 메모리 셀 어레이로부터 출력되는 2N 비트 데이터를 외부로부터 입력되는 제1 제어 신호에 응답하여 N비트의 데이터로 나누어 각각 래치하는 제1 및 제2 데이터 래치 수단; 외부로부터의 제2 제어 신호에 응답하여 라이트 시에는 상기 N개의 데이터 핀을 통해 입력되는 라이트할 데이터를 2번 나누어 입력받아 저장하고, 리드 시에는 2N비트 데이터를 상기 N개의 데이터 핀을 통해 2번 나누어 출력하기 위한 입출력 데이터 버퍼링 수단; 및 데이터 인에이블 신호에 응답하여 리드 시에는 상기 제1 및 제2 데이터 래치 수단으로부터의 N비트의 데이터를 차례로 상기 입출력 데이터 버퍼링 수단으로 전달하고, 라이트 시에는 상기 입출력 데이터 버퍼링 수단으로부터의 2N비트 데이터를 N비트 데이터씩 나누어 상기 제1 및 제2 데이터 래치 수단으로 전달하기 위한 전달 수단을 포함하여 이루어진다.
또한, 본 발명은 2배로 확장된 데이터 대역폭으로 리드 및 라이트 동작을 수행하는 반도체 메모리 장치를 위한 데이터 멀티플렉싱 장치에 있어서, 데이터 입출력을 위한 8개의 데이터 핀; 외부로부터 입력되는 다수의 어드레스 신호를 디코딩하기 위한 디코더; 데이터를 저장하고 있는 다수의 메모리 셀들로 어레이되며, 상기 디코더로부터 출력되는 디코딩된 신호에 응답하여 저장된 16비트 데이터를 출력하는 메모리 셀 어레이; 리드 시 상기 메모리 셀 어레이로부터 출력되는 16비트 데이터를 외부로부터 입력되는 제1 제어 신호에 응답하여 8비트 데이터씩 나누어 각각 래치하는 제1 및 제2 데이터 래치 수단; 외부로부터의 제2 제어 신호에 응답하여 라이트 시에는 상기 8개의 데이터 핀을 통해 입력되는 라이트할 데이터를 2번 나누어 입력받아 저장하고, 리드 시에는 16비트 데이터를 상기 8개의 데이터 핀을 통해 2번 나누어 출력하기 위한 입출력 데이터 버퍼링 수단; 및 데이터 인에이블 신호에 응답하여 리드 시에는 상기 제1 및 제2 데이터 래치 수단으로부터의 8비트 데이터를 차례로 상기 입출력 데이터 버퍼링 수단으로 전달하고, 라이트 시에는 상기 입출력 데이터 버퍼링 수단으로부터의 16비트 데이터를 8비트 데이터씩 나누어 상기 제1 및 제2 데이터 래치 수단으로 전달하기 위한 전달 수단을 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 데이터 멀티플렉싱 장치를 구비한 반도체 메모리 장치의 일실시 블록도로서, 8비트의 데이터 입/출력 신호(I/O7 … I/O0)를 입력받는 8개의 데이터 핀을 통해 16비트의 데이터 대역폭으로 리드 및 라이트 동작을 수행한다.
도면에 도시된 바와 같이, 본 발명의 데이터 멀티플렉싱 장치를 구비한 반도체 메모리 장치는 어드레스 핀을 통해 외부로부터 입력되는 다수의 어드레스 신호(AN … A0)를 입력받아 디코딩하기 위한 디코더(100), 상기 디코더(100)로부터 출력되는 디코딩된 신호에 응답하여 구동되며, 데이터를 저장하고 있는 다수의 메모리 셀로 어레이된 메모리 셀 어레이부(200)와, 칩 선택 신호(/CS), 출력 인에이블 신호(/OE), 라이트 인에이블 신호(/WE) 및 데이터 인에이블 신호(data enable signal, /DE)에 응답하여 장치 내부에서 필요한 다수의 제어 신호를 생성하는 제어부(300)와, 상기 제어부(300)로부터의 제어 신호에 응답하여 리드 시에는 상기 메모리 셀로부터 리드한 16비트 데이터를 감지 증폭하여 출력하고, 라이트 시에는 16비트의 라이트할 데이터를 입력받아 상기 메모리 셀에 저장하기 위해 출력하는 칼럼 I/O부(400)와, 상기 제어부(300)로부터의 제어 신호에 응답하여 칼럼 I/O부(400)로부터 출력되는 16비트 데이터 중에서 8비트의 데이터씩을 각각 입력받아 저장하는 2개의 데이터 래치(500, 600)와, 상기 제어부(30)로부터의 제어 신호에 응답하여 라이트 시에는 8비트 데이터 입/출력 신호(I/O7 … I/O0)를 2번 나누어 입력받아 저장하고, 리드 시에는 16비트 데이터를 8비트 데이터 입/출력 신호(I/O15 … I/O0)로 2번 나누어 출력하기 위한 I/O 데이터 버퍼(800)와, 상기 제어부(300)로부터의 데이터 인에이블 신호(/DE)에 응답하여 리드 시에는 2개의 데이터 래치(500, 600)로부터의 8비트 데이터를 차례로 상기 I/O 데이터 버퍼(800)에 전달하고, 라이트 시에는 상기 I/O 데이터 버퍼(800)로부터의 16비트 데이터를 8비트 데이터씩 나누어 2개의 데이터 래치(500, 600)로 전달하기 위한 패스 로직부(700)로 이루어진다. 도 4a는 본 발명에 따른 패스 로직부의 일실시 블록도이고, 도 4b는 상기 패스 로직부를 제어하는 데이터 인에이블 신호(/DE)의 파형도이다.
패스 로직부(700)는 데이터 인에이블 신호(/DE)를 각각 입력받아 데이터 인에이블 신호(/DE)가 하강 에지(falling edge) 및 로우 레벨인 구간(도 4b의 A구간)에서 온되어 데이터 래치(500)로부터 출력되는 8비트 데이터를 I/O 데이터 버퍼(800)로 전달하는 제1 패스 게이트부(710)와, 데이터 인에이블 신호(/DE)가 상승 에지(rising edge) 및 하이 레벨인 구간(도 4b의 B구간)에서 온되어 데이터 래치(600)로부터 출력되는 8비트 데이터를 I/O 데이터 버퍼(800)에 전달하는 제2 패스 게이트부(720)로 이루어진다.
도 5는 상기 도 4의 반도체 메모리 장치에 대한 리드 사이클의 타이밍 다이어그램도이다. 도면에서, tRC는 리드 사이클 타임, tAA는 어드레스 억세스 타임으로, 어드레스 신호가 입력되어 유효한 출력 데이터 신호가 나올 때까지의 시간이다. tACS는 칩 선택 억세스 타임으로서, 칩 선택 신호(/CS)가 입력되어 유효한 출력 데이터 신호가 나올 때까지의 시간이고, tOE는 출력 인에이블 신호(/OE)가 입력되어 유효한 출력 데이터 신호가 나올 때까지의 시간이고, tFA는 데이터 인에이블 신호(/DE)의 하강 에지에서부터 제1 8비트 데이터가 출력될 때까지 걸리는 시간이다. tSA는 데이터 인에이블 신호(/DE)의 상승 에지에서부터 제2 8비트 데이터가 출력될 때까지 걸리는 시간이고, tCLZ는 칩 선택 신호(/CS)가 입력되어 출력 데이터로 하이 임피던스(high impedance, 이하 hi-Z라 함)가 출력되는 시간이고, tCHZ는 칩 선택 신호(/CS)에 의해 칩이 디스에이블된 후 출력 데이터로 hi-Z가 출력될 때까지 걸리는 시간이고, tOHZ는 출력 인에이블 신호(/OE)에 의해 출력이 디스에이블된 후 출력 데이터로 hi-Z가 출력될 때까지 걸리는 시간이다. 마지막으로, tOH는 어드레스 신호가 변한 후 데이터를 홀드(hold)하고 있는 시간이다.
도 3 내지 도 5를 참조하여, 본 발명에 따른 반도체 메모리 장치에서의 리드 동작을 살펴본다.
먼저, 디코더(100)에서 디코딩된 어드레스 신호에 의해 16개의 메모리 셀이 구동되고, 구동된 16개의 메모리 셀로부터 16비트 데이터가 출력되어 칼럼 I/O부(400)를 통해 감지 증폭된다. 감지 증폭된 16비트 데이터는 제어부(300)로부터의 제어 신호에 응답하여 2개의 데이터 래치(500, 600)에 8비트씩 나누어 각각 래치된다. 다음으로, 패스 로직부(700)의 제1 패스 게이트부(710)를 통해 데이터 래치(500)에 저장된 8비트 데이터가 데이터 인에이블 신호(/DE)의 하강 에지(또는 로우 레벨 구간)에서 먼저 I/O 데이터 버퍼(800)로 전달되어 외부로 출력되고, 제2 패스 게이트부(720)를 통해 데이터 래치(600)에 저장된 8비트 데이터가 데이터 인에이블 신호(/DE)의 상승 에지(또는 하이 레벨 구간)에서 I/O 데이터 버퍼(800)로 전달되어 외부로 출력된다.
도 6은 상기 도 4의 반도체 메모리 장치에 대한 라이트 사이클의 타이밍 다이어그램도이다. 도면에서, tWC는 라이트 사이클 타임, tCW는 라이트 사이클 동안에 칩 선택 신호(/CS)가 인에이블되는 구간이다. tAW는 어드레스 신호가 입력되어 라이트 인에이블 신호(/WE)가 디스에이블될 때까지의 시간이고, tFAW는 어드레스 신호가 입력되어 제1 8비트 데이터의 라이트 동작까지 걸리는 시간이고, tAS는 어드레스 셋-업(set-up) 시간이고, tWP는 라이트 펄스 폭을 나타낸다. 그리고, tWR은 라이트 복원 시간을, tFSP는 데이터 인에이블 신호(/DE)의 펄스 폭을 각각 나타낸다. 마지막으로, tWHZ는 라이트 인에이블 신호(/WE)가 인에이블되어 출력 데이터로 hi-Z 신호가 출력될 때까지의 구간이다.
도 3, 도 4a, 도 4b 및 도 6을 참조하여, 본 발명에 따른 반도체 메모리 장치에서의 라이트 동작을 살펴본다.
먼저, 데이터 인에이블 신호(/DE)의 하강 에지에서 I/O 데이터 버퍼(800)로 입력된 16비트의 라이트 데이터 중 8비트 데이터가 제1 패스 게이트부(710)를 통해 데이터 래치(500)에 저장되고, 데이터 인에이블 신호(/DE)의 상승 에지에서 I/O 데이터 버퍼(800)로 입력된 16비트의 라이트 데이터 중 나머지 8비트 데이터가 제2 패스 게이트부(720)를 통해 데이터 래치(600)에 저장된다. 데이터 래치(500, 600)에 각각 저장된 8비트 라이트 데이터는 칼럼 I/O부(400)를 통해 16개의 메모리 셀에 라이트된다.
따라서, 본 발명의 데이터 멀티플렉싱 장치를 구비한 반도체 메모리 장치는, 핀 수를 늘리지 않고 8비트의 데이터 입/출력 신호(I/O7 … I/O0)를 입력받는 8개의 데이터 핀을 통한 1번의 억세스로 16비트의 데이터를 리드 또는 라이트할 수 있다. 즉, 16비트 데이터의 리드 또는 라이트 동작을 8개의 입/출력 데이터 핀으로 수행할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, 반도체 메모리 장치에서 데이터를 멀티플렉싱하여 데이터 입/출력 신호를 위한 데이터 핀을 서로 공유함으로써 데이터 핀의 수를 늘리지 않고도 데이터 폭이 확장된 리드 및 라이트 동작이 가능하다.
또한, 데이터 핀을 늘리지 않음으로써 칩의 패키지 크기를 줄일 수 있는 효과가 있다.

Claims (4)

  1. 데이터 입출력을 위한 N개의 데이터 핀, 외부로부터 입력되는 다수의 어드레스 신호를 입력받아 디코딩하기 위한 디코더 및 상기 디코더로부터 출력되는 디코딩된 신호에 응답하여 구동되며 데이터를 저장하고 있는 다수의 메모리 셀들로 어레이된 메모리 셀 어레이를 구비하여 2N 비트 데이터를 리드 및 라이트하는 반도체 메모리 장치를 위한 데이터 멀티플렉싱 장치에 있어서,
    리드 시 상기 디코딩된 신호에 의해 구동되어 상기 메모리 셀 어레이로부터 출력되는 2N 비트 데이터를 외부로부터 입력되는 제1 제어 신호에 응답하여 N비트의 데이터로 나누어 각각 래치하는 제1 및 제2 데이터 래치 수단;
    외부로부터의 제2 제어 신호에 응답하여 라이트 시에는 상기 N개의 데이터 핀을 통해 입력되는 라이트할 데이터를 2번 나누어 입력받아 저장하고, 리드 시에는 2N비트 데이터를 상기 N개의 데이터 핀을 통해 2번 나누어 출력하기 위한 입출력 데이터 버퍼링 수단; 및
    데이터 인에이블 신호에 응답하여 리드 시에는 상기 제1 및 제2 데이터 래치 수단으로부터의 N비트의 데이터를 차례로 상기 입출력 데이터 버퍼링 수단으로 전달하고, 라이트 시에는 상기 입출력 데이터 버퍼링 수단으로부터의 2N비트 데이터를 N비트 데이터씩 나누어 상기 제1 및 제2 데이터 래치 수단으로 전달하기 위한 전달 수단
    을 포함하여 이루어지는 데이터 멀티플렉싱 장치.
  2. 제 1 항에 있어서, 상기 전달 수단은,
    상기 데이터 인에이블 신호의 하강 에지 및 로우 레벨인 구간에서 온되어 상기 제1 데이터 래치 수단으로부터 출력되는 N비트 데이터를 상기 입출력 데이터 버퍼링 수단으로 전달하는 제1 패스 게이트 수단; 및
    상기 데이터 인에이블 신호의 상승 에지 및 하이 레벨인 구간에서 온되어 상기 제2 데이터 래치 수단으로부터 출력되는 N비트 데이터를 상기 입출력 데이터 버퍼링 수단으로 전달하는 제2 패스 게이트 수단
    을 포함하여 이루어지는 데이터 멀티플렉싱 장치.
  3. 2배로 확장된 데이터 대역폭으로 리드 및 라이트 동작을 수행하는 반도체 메모리 장치를 위한 데이터 멀티플렉싱 장치에 있어서,
    데이터 입출력을 위한 8개의 데이터 핀;
    외부로부터 입력되는 다수의 어드레스 신호를 디코딩하기 위한 디코더;
    데이터를 저장하고 있는 다수의 메모리 셀들로 어레이되며, 상기 디코더로부터 출력되는 디코딩된 신호에 응답하여 저장된 16비트 데이터를 출력하는 메모리 셀 어레이;
    리드 시 상기 메모리 셀 어레이로부터 출력되는 16비트 데이터를 외부로부터 입력되는 제1 제어 신호에 응답하여 8비트 데이터씩 나누어 각각 래치하는 제1 및 제2 데이터 래치 수단;
    외부로부터의 제2 제어 신호에 응답하여 라이트 시에는 상기 8개의 데이터 핀을 통해 입력되는 라이트할 데이터를 2번 나누어 입력받아 저장하고, 리드 시에는 16비트 데이터를 상기 8개의 데이터 핀을 통해 2번 나누어 출력하기 위한 입출력 데이터 버퍼링 수단; 및
    데이터 인에이블 신호에 응답하여 리드 시에는 상기 제1 및 제2 데이터 래치 수단으로부터의 8비트 데이터를 차례로 상기 입출력 데이터 버퍼링 수단으로 전달하고, 라이트 시에는 상기 입출력 데이터 버퍼링 수단으로부터의 16비트 데이터를 8비트 데이터씩 나누어 상기 제1 및 제2 데이터 래치 수단으로 전달하기 위한 전달 수단
    을 포함하여 이루어지는 데이터 멀티플렉싱 장치.
  4. 제 3 항에 있어서, 상기 전달 수단은,
    상기 데이터 인에이블 신호의 하강 에지 및 로우 레벨인 구간에서 온되어 상기 제1 데이터 래치 수단으로부터 출력되는 8비트 데이터를 상기 입출력 데이터 버퍼링 수단으로 전달하는 제1 패스 게이트 수단; 및
    상기 데이터 인에이블 신호의 상승 에지 및 하이 레벨인 구간에서 온되어 상기 제2 데이터 래치 수단으로부터 출력되는 8비트 데이터를 상기 입출력 데이터 버퍼링 수단으로 전달하는 제2 패스 게이트 수단
    을 포함하여 이루어지는 데이터 멀티플렉싱 장치.
KR1019980058588A 1998-12-24 1998-12-24 데이터의 대역폭을 확장하기 위한 데이터 멀티플렉싱 장치 KR100291191B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980058588A KR100291191B1 (ko) 1998-12-24 1998-12-24 데이터의 대역폭을 확장하기 위한 데이터 멀티플렉싱 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980058588A KR100291191B1 (ko) 1998-12-24 1998-12-24 데이터의 대역폭을 확장하기 위한 데이터 멀티플렉싱 장치

Publications (2)

Publication Number Publication Date
KR20000042423A KR20000042423A (ko) 2000-07-15
KR100291191B1 true KR100291191B1 (ko) 2001-06-01

Family

ID=19565670

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980058588A KR100291191B1 (ko) 1998-12-24 1998-12-24 데이터의 대역폭을 확장하기 위한 데이터 멀티플렉싱 장치

Country Status (1)

Country Link
KR (1) KR100291191B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100459727B1 (ko) * 2002-10-21 2004-12-03 삼성전자주식회사 이종의 신호를 하나의 핀을 통하여 내부 회로로 인가할 수있는 집적 회로 장치 및 방법

Also Published As

Publication number Publication date
KR20000042423A (ko) 2000-07-15

Similar Documents

Publication Publication Date Title
KR100319441B1 (ko) 집적 메모리
JP3317187B2 (ja) 半導体記憶装置
US7567471B2 (en) High speed fanned out system architecture and input/output circuits for non-volatile memory
US7570541B2 (en) Semiconductor memory device
US5923595A (en) Synchronous DRAM including an output data latch circuit being controlled by burst address
KR970012155A (ko) 로우 핀 카운트-와이드 메모리 장치와 시스템 및 방법
KR20030069872A (ko) 반도체 메모리 장치 및 제어 방법
KR20020013785A (ko) 반도체기억장치
US6779074B2 (en) Memory device having different burst order addressing for read and write operations
KR100384775B1 (ko) 쿼드 데이터 레이트 싱크로노스 에스램의 리드/라이트를위한 워드라인 및 비트라인 구동 방법 및 그 회로
JP4903481B2 (ja) メモリ装置の構造
US4881206A (en) Memory device
KR100578233B1 (ko) 동기식메모리장치의 데이터 입출력 가변제어장치
US7366052B2 (en) Memory device, memory system and method of inputting/outputting data into/from the same
US6073219A (en) Semiconductor memory device with high speed read-modify-write function
KR20010076844A (ko) 카스 명령의 동작 지연 기능을 구비한 반도체 메모리 장치및 이에 적용되는 버퍼와 신호전송 회로
US5018110A (en) Serial input/output semiconductor memory
EP1248267A2 (en) Semiconductor memory device and information processing system
US6650573B2 (en) Data input/output method
KR19990056396A (ko) 동시 칼럼선택라인 활성화 회로를 구비하는 반도체 메모리장치 및 칼럼 선택 라인 제어방법
KR100291191B1 (ko) 데이터의 대역폭을 확장하기 위한 데이터 멀티플렉싱 장치
US5539693A (en) Method of controlling semiconductor storage circuit
US6909665B2 (en) Semiconductor memory device having high-speed input/output architecture
JP2000268566A (ja) 同期型半導体記憶装置
KR100549171B1 (ko) 프리페치 구조를 사용하는 집적 메모리와 그 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110222

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee