KR100319441B1

KR100319441B1 - 집적 메모리

Info

Publication number: KR100319441B1
Application number: KR1019990027003A
Authority: KR
Inventors: 자비네 쇠니거; 페터 슈뢰크마이어; 토마스 하인; 슈테판 디트리히; 틸로 마르크스
Original assignee: 칼 하인쯔 호르닝어; 지멘스 악티엔게젤샤프트
Priority date: 1998-07-06
Filing date: 1999-07-06
Publication date: 2002-01-09
Also published as: TW428175B; EP0974977A3; EP0974977A2; DE19830111A1; US6188642B1; KR20000011505A; JP2000040367A

Abstract

집적 메모리는 열 어드레스의 디코딩 및 상응하는 비트 라인(BL)의 어드레싱을 위한 열 디코더(CDEC)를 포함한다. 또한, 집적 메모리는 제 1 열 어드레스를 열 디코더로 전송하는 제 1 열 어드레스 버스(CADR1), 및 제 2 열 어드레스를 열 디코더로 전송하는 제 2 열 어드레스 버스(CADR2)를 포함한다. 상기 열 디코더는 그것에 공급된 제 1 또는 제 2 열 어드레스에 상응하는 비트 라인을 어드레싱한다.

Description

집적 메모리 {INTEGRATED MEMORY}

본 발명은 열 어드레스를 디코딩하고 상응하는 비트 라인을 어드레싱하기 위한 열 디코더를 포함하는 집적 메모리에 관한 것이다.

DRAM 형태의 이러한 집적 메모리는 예컨대, U. Tietze, Ch. Schenk: 'Halbleiterschaltungstechnik', 제 10권, Springer-Verlag Berlin, 1993, 도 11.9에 도시되어 있다. 통상적인 바와 같이, RAM은 행 어드레스를 디코딩하고 상응하는 워드 라인을 어드레싱하기 위한 행 디코더를 포함한다. 모든 열 어드레스가 열 어드레스 버스를 통해 열 디코더에 공급되고, 행 어드레스는 행 어드레스 버스를 통해 행 디코더에 공급된다.

본 발명의 목적은 열 어드레스를 열 디코더에 다른 방식으로 공급하는, 집적 메모리를 제공하는 것이다.

도 1은 본 발명에 따른 집적 메모리의 실시예.

도 2는 도 1의 실시예에 대한 클록 신호의 파형도.

* 도면의 주요 부분에 대한 부호의 설명 *

ADR : 어드레스 입력 BL : 비트 라인

C : 어드레스 카운터 CADR : 열 어드레스 버스

CDEC : 열 디코더 CLK : 클록 신호

D : 드라이버 RDEC : 행 디코더

WL : 워드 라인

상기 목적은 청구항 제 1항에 따른 집적 메모리에 의해 달성된다. 본 발명의 바람직한 개선예는 종속항에 제시된다.

본 발명에 따른 집적 메모리는 열 어드레스를 디코딩하고 상응하는 비트 라인을 어드레싱하기 위한 열 디코더를 포함한다. 또한, 본 발명의 집적 메모리는 제 1 열 어드레스를 열 디코더로 전송하는 제 1 열 어드레스 버스, 및 제 2 열 어드레스를 열 디코더로 전송하는 제 2 열 어드레스 버스를 포함한다. 열 디코더는 그것에 공급되는 제 1 또는 제 2 열 어드레스에 상응하는 비트 라인을 어드레싱한다.

종래의 메모리에서는 모든 열 어드레스의 공급을 위해 단 하나의 열 어드레스 버스가 제공된다. 따라서, 열 어드레스가 하나의 열 어드레스 버스를 통해 순차적으로만 열 디코더에 전송될 수 있다. 이에 반해, 본 발명에서는 열 어드레스가 2개의 상이한 열 어드레스 버스를 통해 전송된다.

본 발명은 상이한 비트 라인을 어드레싱하기 위한 열 어드레스가 제 1 및 제 2 열 어드레스 버스를 통해 서로 시간적으로 무관하게 전송될 수 있다는 장점을 갖는다. 따라서, 열 어드레스가 예컨대 제 1 열 어드레스 버스를 통해 열 디코더로 전송되는 한편, 제 2 열 어드레스 버스는 다른 목적을 위해 필요하기 때문에 이용될 수 없다. 본 발명에 의해, 열 어드레스 버스상에서 열 어드레스의 신호 전파 시간으로 인한 시간 손실이 감소될 수 있는데, 그 이유는 열 어드레스가 이미 제 1 열 어드레스 버스를 통해 열 디코더로 전송될 수 있는 한편, 제 2 열 어드레스 버스는 선행하는 열 어드레스를 열 디코더에 제공하기 때문이다.

본 발명의 실시예에 따라, 메모리가 제 1 클록 신호 및 제 2 클록 신호를 포함한다. 제 1 열 어드레스 버스에 인가되는 제 1 열 어드레스는 상기 제 1 클록 신호에 따라 열 디코더에 공급되고, 제 2 열 어드레스 버스에 인가되는 제 2 열 어드레스는 상기 제 2 클록 신호에 따라 열 디코더에 공급된다. 그 경우, 제 1 또는 제 2 열 어드레스가 상응하는 열 어드레스 버스를 통해 직접 열 디코더까지 전송된 다음, 제 1 또는 제 2 클록 신호를 통해 열 디코더에 의한 디코딩의 소정 시점에 공급될 수 있다. 이것은 제 1 및 제 2 클록 신호가 시간적으로 동조됨으로써, 상응하는 열 어드레스가 이미 어드레스 버스를 통해 열 디코더로 전송되었으면, 일반적으로 긴 어드레스 버스로 인한 긴 신호 전파 시간이 열 디코더에 의한 디코딩시 더 이상 고려되지 않는다는 장점을 갖는다.

본 발명의 실시예에 따라 메모리가 제 1 열 어드레스를 메모리에 인가하기 위한 어드레스 입력을 갖는다. 상기 메모리는 제 1 열 어드레스 버스 및 어드레스 카운터에 접속된다. 또한, 메모리는 어드레스 입력에 인가되는 제 1 열 어드레스를 어드레스 카운터에 그것의 스타트 어드레스로서 로딩하기 위한 컨트롤 유닛을 포함한다. 어드레스 카운터는 제 2 클록 신호에 의해 컨트롤된다. 또한, 제 2 클록 신호의 일정 수의 주기 동안 어드레스 카운터의 내용이 제 2 열 어드레스 중 하나로서 제 2 열 어드레스 버스에 주어진다.

상기 실시예에서, 제 1 열 어드레스가 직접 어드레스 입력으로부터 제 1 열 어드레스 버스를 통해 열 디코더로 전송되고 시간적으로 이것과 평행하게 상기 제 1 열 어드레스가 어드레스 카운터의 스타트 어드레스로서 상기 어드레스 카운터에 로딩될 수 있다. 즉, 열 디코더가 이미 제 1 열 어드레스에 상응하는 비트 라인 중 하나를 어드레싱하는 한편, 어드레스 카운터에 의해 제 2 열 어드레스 중 첫번째 것이 발생된다. 제 2 클록 신호의 매 주기 마다 어드레스 카운터의 내용이 제 2 열 어드레스 버스를 통해 재차 제 2 클록 신호에 따라 마찬가지로 열 디코더에 공급되며, 그리고 나서 상기 내용이 제 2 열 어드레스에 상응하는 다른 비트 라인을 어드레싱한다. 본 발명의 상기 실시예는 하나의 제 1 열 어드레스가 외부로부터 어드레스 입력에 인가된 다음, 어드레스 카운터 및 제 2 열 어드레스 버스에 의해 일정 수의 제 2 열 어드레스가 마찬가지로 열 디코더로 전송되는, 메모리의 비트 라인에 대한 버스트-액세스를 구현하는데 적합하다. 그 결과, 제 1 열 어드레스 중 하나가 차례로 인가될 때 항상 다수의 비트 라인이 열 디코더에 의해 어드레싱된다.

본 발명의 실시예에서, 어드레스 카운터에 제 1 열 어드레스를 로딩하는 것과 마찬가지로 열 디코더에 제 1 열 어드레스를 공급하는 것도 제 1 클록 신호에 의해 컨트롤된다. 이것은 제 1 열 어드레스의 디코딩과 제 2 열 어드레스의 발생의 시간적 병렬성의 장점을 갖는다.

실시예에 따라 제 1 열 어드레스 버스는 동시에 행 어드레스 버스이다. 시간 다중시 제 1 열 어드레스를 전송하기 위해 부가로 행 어드레스가 어드레스 입력으로부터 상기 행 어드레스 버스를 통해 행 디코더로 전송된다. 행 디코더는 워드 라인의 어드레싱을 위해 사용된다. 또한, 메모리는 제 3 클록 신호를 포함한다. 제 1 열 어드레스 버스에 인가된 행 어드레스가 상기 제 3 클록 신호에 따라 행 디코더에 공급된다. 상기 실시예는 2개의 열 어드레스 버스의 존재에도 불구하고 제 1 열 어드레스 버스를 행 어드레스 버스로서 2중으로 사용함으로 인해 종래의 메모리에서 보다 많은 수의 어드레스 버스가 필요치 않다. 전술한 바와 같이, 종래의 메모리가 단 하나의 열 어드레스 버스 및 그것으로부터 분리된 행 어드레스 버스, 즉 총 2개의 어드레스 버스를 포함한다.

본 발명에서는 제 1 클록 신호에 따라 열 디코더에 공급되는, 제 1 열 어드레스 버스에 인가되는 열 어드레스가 제 3 클록 신호에 따라 행 디코더에 공급되는, 제 1 열 어드레스 버스에 인가되는 행 어드레스와 제 3 클록 신호에 의해 구별될 수 있다.

이하, 본 발명을 첨부한 도면을 참고로 구체적으로 설명한다.

도 1에 도시된 본 발명에 따른 집적 메모리는 DRAM이다. 그러나, 본 발명에 DRAM에 국한되는 것은 아니며, 열 어드레스를 통해 열 라인의 어드레싱이 이루어지는 모든 다른 방식의 메모리에 적용될 수 있다. DRAM은 비트 라인(BL) 및 워드 라인(WL)을 따라 매트릭스형으로 배치된 메모리 셀을 포함한다. 비트 라인은 열 디코더(CDEC)를 통해 어드레싱될 수 있고 워드 라인은 행 디코더(RDEC)를 통해 어드레싱될 수 있다. 비트 라인의 어드레싱을 위해, 열 어드레스가 열 디코더(CDEC)에 공급된다. 마찬가지로, 워드 라인의 어드레싱을 위해 행 어드레스가 행 디코더(RDEC)에 공급된다. 그 점에서는 상기 DRAM이 종래의 메모리와 다르지 않다. 본 발명의 요점은 종래의 메모리와는 달리 열 어드레스가 2개의 상이한 열 어드레스 버스, 즉 제 1 열 어드레스 버스(CADR1) 및 제 2 열 어드레스 버스(CADR2)를 통해 열 디코더(CDEC)에 공급된다는 것이다. 제 1 열 어드레스 버스(CADR1)에 인가된 열 어드레스는 제 1 클록 신호(CLK1)에 의해 클록 컨트롤되는 제 1 전달 게이트(T1)를 통해, 그리고 제 2 열 어드레스 버스(CADR2)에 있는 열 어드레스는 제 2 클록 신호(CLK2)에 의해 클록 컨트롤되는 제 2 전달 게이트(T2)를 통해 열 디코더(CDEC)에 공급된다.

본 발명의 다른 실시예에서는 외부에서 메모리에 인가되는 열 어드레스가 제 1 및 제 2 열 어드레스 버스에 공급될 수 있다. 그러나, 도 1에 도시된 실시예에서는 그렇치 않다. 메모리는 어드레스 입력(ADR)을 포함한다. 외부로부터 인가된 열 어드레스가 상기 어드레스 입력(ADR)을 통해, 그것이 일시 저장되는 어드레스 버퍼(ABUF)에 공급된다. 외부로부터 메모리에 인가된 열 어드레스는 이하 제 1 열 어드레스라 한다. 어드레스 버퍼(ABUF)로부터 제 1 열 어드레스가 한편으로는 드라이버(D) 및 그것에 다음에 접속된 제 1 열 어드레스 버스(CADR1)를 통해, 제 1 클록 신호(CLK1)에 의해 클록 컨트롤된 제 1 전달 게이트(T1)로 전송된다. 제 1 전달 게이트(T1)는 열 디코더(CDEC) 바로 앞에 접속된다. 다른 한편으로는, 제 1 열 어드레스가 마찬가지로 제 1 클록 신호(CLK1)에 의해 클록 컨트롤된 제 4 전달 게이트(T4)를 통해 어드레스 카운터(C)의 레지스터로 전송된다. 상기 레지스터에서 상기 어드레스는 카운터의 스타트 어드레스를 형성한다. 카운터(C) 자체가 제 2 클록 신호(CLK2)에 의해 클록 컨트롤된다. 제 2 클록 신호(CLK2)의 매 주기 마다 카운터가 그것의 카운트를 증가시키고 새로이 계산된 제 2 열 어드레스를 그 출력에 출력시킨다. 제 2 클록 신호의 매 클록 주기 마다 새로이 발생된 상기 제 2 열 어드레스는 드라이버(D) 및 그것 다음에 접속된 제 2 열 어드레스 버스(CADR2)을 통해, 열 디코더(CDEC) 앞에 접속된 그리고 제 2 클록 신호에 의해 클록 컨트롤된 제 2 전달 게이트(T2)로 전송된다.

상세히 도시되지 않은 소자들에 의해, 어드레스 카운터(C)를 제 2 클록 신호(CLK2)의 예정된 수의 클록 주기 후에 정지시키고 스타트 어드레스로서 새로운 제 1 열 어드레스의 공급에 대한 준비를 하게 할 수 있다. 전술한 방식으로, 단 하나의 제 1 열 어드레스를 어드레스 입력(ADR)에 인가하는, 메모리의 비트 라인(BL)에 대한 버스트 액세스를 수행한 다음, 자동으로 미리 주어진 수의 비트 라인(BL)이 시간적으로 차례로 어드레싱 될 수 있다. 이것은 한편으로는 인가된 제 1 열 어드레스가 직접 제 1 열 어드레스 버스(CADR1)을 통해 열 디코더(CDEC)에 공급되고, 다른 한편으로 어드레스 카운터(C)에 의해 발생된 제 2 열 어드레스가 제 2 열 어드레스 버스(CADR2)를 통해 열 디코더(CDEC)에 전송됨으로써 이루어진다.

열 디코더(CDEC) 바로 앞에 제 1 열 어드레스 버스(CADR1)의 끝에 제 1 전달 게이트(T1)를 배치함으로써, 제 1 드라이버(D1)에 의해 제 1 열 어드레스 버스(CADR1)를 통해 구동된 제 1 열 어드레스가 제 1 전달 게이트(T1)로부터 열 디코더(CDEC)로의 구간에 대한 무시될 정도의 신호 전파 시간만을 필요로 한다. 이에 반해, 집적 메모리의 설계시 어드레스 입력(ADR)이 열 디코더로부터 매우 멀리 떨어져 배치되므로, 열 어드레스 버스가 긴 길이를 가지며, 이러한 긴 길이는 무시될 수 없을 정도의 신호 전파 시간을 수반한다.

본 발명의 다른 실시예에서는 행 어드레스가 별도의 행 어드레스 버스를 통해 행 디코더(RDEC)에 공급됨으로써, 총 3개의 어드레스 버스(즉, 2개의 열 어드레스 버스 및 하나의 행 어드레스 버스)가 필요한 한편, 도 1의 실시예에서는 총 2개의 어드레스 버스( 즉, 2개의 열 어드레스 버스(CADR1) 및 (CADR2))만이 제공된다. 행 어드레스는 도 1에 따라 제 1 열 어드레스 버스(CADR1)를 통해 전송된다. 어드레스 입력(ADR)에는 (시간 다중에서) 제 1 열 어드레스가 아니라 행 어드레스가 인가될 수 있다. 상기 행 어드레스는 어드레스 버퍼(ABUF) 및 제 1 드라이버(D1) 및 이것 다음에 접속된 제 1 열 어드레스 버스(CADR1)을 통해 제 3 전달 게이트(T3)로 전송되고, 제 3 클록 신호(CLK3)에 의해 클록 컨트롤된다. 제 3 전달 게이트(T3)로부터 행 어드레스가 제 3 클록 신호(CLK3)에 따라 행 디코더(RDEC)로 전송된다. 제 1 전달 게이트(T1)가 제 1 클록 신호(CLK1)에 의해 클록 컨트롤되고 제 3 전달 게이트(T3)가 제 3 클록 신호(CLK3)에 의해 클록 컨트롤되기 때문에, 전술한 클록 신호에 의해 제 1 열 어드레스 버스(CADR1)에 인가된 어드레스가 제 1 열 어드레스로서 처리되는지 또는 행 어드레스로서 처리되는지가 구별될 수 있다.

도 1에 나타나는 바와 같이, 어드레스 입력(ADR)이 수(N)를 가지며 열 어드레스 버스(CADR1), (CADR2)가 n 비트의 폭을 갖는다. 따라서, 제 1 열 어드레스 및 제 2 열 어드레스가 n 비트의 폭으로 전송될 수 있다. 또한, 도시된 실시예에서 행 어드레스도 n 비트의 폭을 갖는다. 본 발명의 다른 실시예에서, 제 1 열 어드레스 버스(CADR1)가 제 2 열 어드레스 버스(CADR2) 보다 큰 비트 폭을 가질 수도 있다. 이것은 예컨대, 행 어드레스가 열 어드레스 보다 큰 비트 폭을 갖는 경우이다. 제 1 열 어드레스 버스(CADR1)는 행 어드레스 보다 큰 폭을 가져야 한다. 그 경우에, 제 1 열 어드레스 버스(CADR1)를 통해 제 1 열 어드레스를 전송하기 위해, 그것의 모든 라인이 필요치 않다.

도 2에는 제 1 내지 제 3 클록 신호(CLK1) 내지 (CLK3)의 파형이 도시된다. 상기 클록 신호들은 집적 메모리로부터 예컨대 외부로부터 공급된, 일정한 클록 주기를 가진 제 4 클록 신호(CLK4)로부터 유도된다. 도 2에 도시된 클록 신호(CLK1) 내지 (CLK3)에 대해, 그것에 의해 컨트롤되는 도 1의 전달 게이트(T1) 내지 (T4)가 클록 신호의 하이 레벨에서는 항상 도통되고 로우 레벨에서 차단된다고 가정한다. 이하, 메모리에 대한 기록 또는 판독 액세스의 범주에서 어드레싱 과정을 설명한다.

제 1 시점(t1)에서 도 2의 제 3 클록 신호(CLK3)가 단시간 동안 하이 레벨을 가지므로, 상기 시점에서 어드레스 입력(ADR)에 인가되는 행 어드레스가 제 1 열 어드레스 버스(CADR1) 및 제 3 전달 게이트(T3)를 통해 행 디코더(RDEC)에 전달된다. 그리고 나서, 행 디코더가 상응하는 워드 라인을 활성화시킨다. 제 2 시점(t2)에서 제 1 클록 신호(CLK1)가 단시간 동안 하이 레벨을 가지므로, 상기 시점에서 어드레스 입력(ADR)에 인가되는 제 1 열 어드레스가 제 1 열 어드레스 버스(CADR1)를 통해 제 1 전달 게이트(T1)에 인가되고, 상기 전달 게이트를 통해 열 디코더(CDEC)에 전송된다. 후자는 상응하는 비트 라인을 어드레싱한다. 동시에, 제 1 열 어드레스를 제 1 전달 게이트(T1)를 통해 열 디코더로 전달하기 위해 제 1 열 어드레스가 마찬가지로 제 1 클록 신호(CLK1)에 의해 클록 컨트롤되는 제 4 전달 게이트(T4)를 통해 어드레스 카운터(C) 내로 로딩된다. 또다른 시점(t3), (t4), (t5)에서, 제 2 클록 신호(CLK2)가 단시간 동안 하이 레벨을 가짐으로써, 그때 마다 어드레스 카운터(C)에 저장된 스타트 어드레스가 증분된다. 제 2 클록 신호(CLK2)의 매 주기 마다 어드레스 카운터(C)의 카운트가 제 2 열 어드레스 버스(CADR2)를 통해 제 2 전달 게이트(T2)로 전송된다. 거기서 부터, 상기 카운트는 제 2 열 어드레스로서, 마찬가지로 제 2 클록 신호(CLK2)에 따라 열 디코더(CDEC)에 전송된다.

바람직하게는 어드레스 카운터(C)가 제 2 시점에서 발생한 제 1 클록 신호(CLK1)의 하이 레벨 후에 이미 그것의 출력에 제 2 열 어드레스를 출력한다. 상기 제 2 열 어드레스는 제 1 열 어드레스 보다 미리 주어진 증분 만큼 더 크다. 그 경우, 제 2 클록 신호(CLK2)의 제 1 펄스 전에 제 2 열 어드레스가 제 2 전달 게이트(T2)에 전송될 수 있다. 시점(t3)에서 발생한 제 2 클록 신호(CLK2)의 펄스에 의해, 이미 제 2 열 어드레스의 제 1 열 어드레스가 제 2 전달 게이트(T2)의 입력으로부터 직접 열 디코더(CDEC)로 전송될 수 있다. 따라서, 제 2 열 어드레스 버스(CADR2)상에서 제 2 열 어드레스의 전파 시간이 발생하는 한편, 제 1 열 어드레스가 열 디코더(CDEC)에 의해 디코딩될 수 있다. 제 2 클록 신호(CLK2)의 후속 클록 주기에 의해 열 디코더(CDEC)에 공급된 제 2 열 어드레스가 상기 열 디코더에 의해 마찬가지로 디코딩되고 상응하는 비트 라인(BL)의 어드레싱을 야기시킨다.

처음에 시점(t1)에서 행 디코더(RDEC)에 의해 어드레싱된 워드 라인(WL)이 전체 시간 동안 활성화되기 때문에, 전술한 방식으로 제 1 열 어드레스 및 제 2 열 어드레스의 후속하는 공급에 의해 데이터가 메모리로부터 판독되거나 또는 메모리 기록될 수 있다.

도 1의 실시예는 행 어드레스 및 제 1 열 어드레스가 차례로 어드레스 입력(ADR)에 공급되는 메모리에 사용하는데 적합하다. 후속해서, 메모리의 내부에서 자동으로 어드레스 카운터(C)에 의해 제 1 열 어드레스로부터 제 2 열 어드레스가 발생되기 때문에, 제 1 열 어드레스 버스(CADR1)가 이미 이것과 병렬로, 어드레스 입력(ADR)에 새로이 인가되는 행 어드레스를 제 1 열 어드레스 버스(CADR)를 통해 제 3 전달 게이트(T3)에 공급하기 위해 사용될 수 있다. 이로 인해, 도 2를 참고로 설명된 어드레싱 주기의 새로운 시작시, 제 3 클록 신호(CLK3)에 의해 다음에 공급될 행 어드레스가 미리 제 3 전달 게이트(T3)에 제공되므로, 제 1 열 어드레스 버스(CADR1)상에서 신호 전파 시간이 후속하는 행 어드레스의 디코딩시 더 이상 고려될 필요가 없다.

후술한 실시예는 도 1의 우측에 도시된 바와 같이 구성된, 많은 수의 메모리 블록 또는 메모리 뱅크를 포함하는 집적 메모리에 사용하는데 적합하다. 즉, 각각의 블록은 하나의 열 디코더, 행 디코더, 및 도 1의 제 1 내지 제 3 전달 게이트(T1), (T2), (T3)에 상응하는 컨트롤 회로를 포함한다. 이 경우, 상이한 뱅크의 전달 게이트(T1), (T2), (T3)는 모두 동일한 제 1 및 동일한 제 2 열 어드레스 버스에 접속된다.

전술한 3개의 컨트롤 회로는 상이한 컨트롤 신호로 컨트롤되므로, 상기 메모리를 소위 멀티-뱅크 동작으로 작동시키는 것이 가능하다. 상기 멀티-뱅크 동작에서는 하나의 뱅크는 활성화되고 다른 뱅크는 비활성화된다. 여기서, '비활성화된 뱅크'는 워드 라인이 행 디코더를 통해 활성화될 수 있기는 하지만 비트 라인이 열 디코더를 통해 선택될 수 없는 뱅크를 의미한다. 이러한 메모리에서는 활성화된 메모리 뱅크에서 실행되는 열 어드레스 버스트 동안, 후속해서 수행될 새로운 열 어드레스 버스트를 위한 새로운 행 어드레스가 이미 제 1 열 어드레스 버스를 통해 비활성화된 뱅크 중 하나에 공급될 수 있다. 그 경우 후술한 뱅크에서는 새로운 행 어드레스가 이미 디코딩되고 상응하는 워드 라인이 활성화되는 한편, 액티브 뱅크에서는 제 2 열 어드레스가 발생되고, 제 2 열 어드레스 버스를 통해 전송되며 디코딩된다. 그것의 버스트 액세스 종료 후에야 제 1 뱅크가 비활성화되며 제 2 뱅크가 활성화되고, 그리고 나서 제 2 뱅크에서 새로운 제 1 열 어드레스의 공급에 의해 소정 버스트 액세스가 시작된다.

전술한 방식에 의해 속도면에서 장점이 얻어지는데, 그 이유는 새로운 행 어드레스가 매우 일찍 상응하는 행 디코더에 제공되고 다른 뱅크에 대한 선행 버스트액세스 동안 디코딩되기 때문이다. 관련 행 어드레스가 뱅크 교체(액티브 뱅크의 교체) 전에 이미 디코딩되었기 때문에, 뱅크 교체시 즉각적으로 제 1 열 어드레스의 공급이 시작될 수 있다.

본 발명에 따라 열 어드레스를 열 디코더에 다른 방식으로 공급하는 집적 메모리가 제공된다.

Claims

집적메모리로서,

열 어드레스를 디코딩하고, 대응하는 비트 라인에 어드레싱하는 열 디코더(CDEC);

상기 열 디코더에 제 1 열 어드레스를 전달하기 위해 상기 열 디코더에 연결된 제 1 열 어드레스 버스;

상기 열 디코더에 제 2 열 어드레스를 전달하기 위해 상기 열 디코더에 연결된 제 2 열 어드레스 버스;

상기 제 1 열 어드레스를 공급하기 위해 제 1 열 어드레스 버스에 연결되며, 제 1 열 어드레스를 받는 어드레스 입력 라인;

클락 신호의 특정한 클락 주기 동안에 제 2 열 어드레스를 공급하기 위해 제 2 열 어드레스 버스에 연결되며, 제 2 열 어드레스를 얻기 위해 스타트 어드레스를 증가시키고 저장시키는 어드레스 카운터; 및

제 1 열 어드레스 중의 하나를 스타트 어드레스로서 상기 어드레스 카운터에 로딩하기 위해 상기 어드레스 입력 라인 및 상기 어드레스 카운터에 연결된 컨트롤 유니트를 포함하고,

제 1 및 제 2 열 어드레스에 대응하는 비트 라인을 어드레싱하기 위한 열 디코더는 제 1 및 제 2 열 어드레스 버스를 통해서 제공받는 것을 특징으로 하는 집적 메모리.
제 1항에 있어서,

상기 클락 신호는 제 2 클락 신호를 한정하는 데, 상기 제 1 열 어드레스는 제 1 클락 신호에 의존하여 제 1 열 어드레스 버스에서 상기 열 디코더로 제공되며, 상기 제 2 열 어드레스는 제 2 클락 신호에 의존하여 제 2 열 어드레스 버스에서 상기 열 디코더로 제공되는 것을 특징으로 하는 집적 메모리.
제 2항에 있어서,

상기 어드레스 디코더는 제 2 클락 신호에 의해서 조절되는 것을 특징으로 하는 집적 메모리.
제 3항에 있어서,

상기 어드레스 카운터로 스타팅 어드레스를 로딩하기 위한 상기 컨트롤 유니트는 제 1 클락 신호에 의해서 조절되는 것을 특징으로 하는 집적 메모리.
제 4항에 있어서,

다수의 워드 라인 및 상기 워드 라인을 어드레싱하기 위한 행 디코더를 추가로 포함하는 데,

상기 워드 라인을 어드레싱하기 위해 행 어드레스를 상기 어드레스 입력에서 상기 행 디코더로 추가적으로 전달하도록, 제 1 행 어드레스를 전달하기 위한 시분할 멀티플렉스를 가지며, 상기 제 1 열 어드레스 버스가 또한 행 어드레스 버스로서 유용되며,

행 어드레스는 제 3 클락 신호에 의존하여 제 1 열 어드레스 버스에서 상기 행 디코더로 제공되는 것을 특징으로 하는 집적 메모리.