KR100615405B1

KR100615405B1 - 반도체 메모리 디바이스

Info

Publication number: KR100615405B1
Application number: KR1019990047396A
Authority: KR
Inventors: 스즈키다카아키; 사토고토쿠
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 1998-10-30
Filing date: 1999-10-29
Publication date: 2006-08-25
Also published as: KR20000029407A; TW495762B; US6144616A; DE19951677A1; DE19951677B4

Abstract

본 발명은 클럭에 동기되어 동작하는 반도체 메모리 디바이스에 관한 것으로서, 상기 반도체 메모리 디바이스는 기록 명령에 연관되는 제1 주소 신호를 래치하고 제1 주소 신호를 판독 명령에 연관된 제2 주소 신호와 비교하는 주소 래치/비교기를 갖는다. 기록 데이터 버퍼부는 기록 명령에 연관되고 데이터 신호를 홀드(hold)하고, 제1 주소 신호와 제2 주소 신호가 서로 일치하면, 기록 데이터 버퍼부에 홀드된 데이터 신호가 판독 명령에 의해 요청된 데이터 신호로서 판독된다.

Description

반도체 메모리 디바이스{SEMICONDUCTOR MEMORY DEVICE}

도 1은 종래의 FCRAM의 메모리 셀 및 그 주변 구성에 대한 회로도.

도 2는 도 1에 도시된 구성을 갖는 FCRAM의 데이터 판독 동작(read operation)에 대한 타이밍 차트(timing chart).

도 3은 판독 동작과 기록 동작(write operation)이 번갈아 수행되는 시퀀스에 대한 타이밍 차트.

도 4는 본 발명에 따라 판독 명령(read command)과 기록 동작(write command)이 번갈아 실행되는 시퀀스에 대한 타이밍 차트.

도 5는 본 발명의 제1 실시예에 따른 반도체 메모리 디바이스의 블럭도.

도 6은 도 5에 도시된 반도체 메모리 디바이스의 기록 명령의 연속적 실행에 대한 타이밍 차트.

도 7은 도 5에 도시된 반도체 메모리 디바이스의 기록, 판독, 판독 및 기록 명령에 대한 이 순서로의 연속적인 실행의 제1 시퀀스(sequence)에 대한 타이밍 차트.

도 8은 도 5에 도시된 반도체 메모리 디바이스의 기록, 판독, 판독 및 기록 명령에 대한 이 순서로의 연속적인 실행의 제2 시퀀스에 대한 타이밍 차트.

도 9는 도 5에 도시된 반도체 메모리 디바이스의 기록, 판독, 판독 및 기록 명령에 대한 이 순서로의 연속적인 실행의 제3 시퀀스에 대한 타이밍 차트.

도 10은 도 5에 도시된 반도체 메모리 디바이스의 기록(기록 마스크), 판독, 판독 및 기록 명령에 대한 이 순서로의 연속적인 실행의 시퀀스에 대한 타이밍 차트.

도 11은 도 5에 도시된 반도체 메모리 디바이스의 기록, 기록(페이지 모드 기록), 및 기록 명령에 대한 이 순서로의 연속적인 실행의 시퀀스에 대한 타이밍 차트.

도 12는 본 발명의 제2 실시예에 따른 반도체 메모리 디바이스의 블럭도.

도 13은 도 12에 도시된 반도체 메모리 디바이스의 연속적인 기록 명령의 실행 시퀀스에 대한 타이밍 차트.

도 14는 도 12에 도시된 반도체 메모리 디바이스의 기록, 판독, 기록 및 판독 명령에 대한 연속적인 실행의 제1 시퀀스에 대한 타이밍 차트.

도 15는 도 12에 도시된 반도체 메모리 디바이스의 기록, 판독, 기록 및 판독 명령에 대한 연속적인 실행의 제2 시퀀스에 대한 타이밍 차트.

도 16은 본 발명의 제3 실시예에 따른 반도체 메모리 디바이스의 블럭도.

도 17은 도 16에 도시된 반도체 메모리 디바이스의 기록, 판독, 기록 및 판독 명령에 대한 연속적인 실행의 시퀀스에 대한 타이밍 차트.

도 18은 도 5에 도시된 반도체 메모리 디바이스의 페이지 모드 기록 명령(page-mode write command)에 대한 연속적인 실행의 시퀀스에 대한 타이밍 차트.

도 19는 도 5에 도시된 반도체 메모리 디바이스의 페이지 모드 기록 명령 및 페이지 모드 판독 명령(page-mode read commnand)에 대한 연속적인 실행의 제1 시퀀스에 대한 타이밍 차트.

도 20은 도 5에 도시된 반도체 메모리 디바이스의 페이지 모드 기록 명령 및 페이지 모드 판독 명령에 대한 연속적인 실행의 제2 시퀀스에 대한 타이밍 차트.

도 21은 도 12에 도시된 반도체 메모리 디바이스의 페이지 모드 기록 명령에대한 연속적인 실행의 시퀀스에 대한 타이밍 차트.

도 22는 도 12에 도시된 반도체 메모리 디바이스의 페이지 모드 기록 명령 및 페이지 모드 판독 명령에 대한 연속적인 실행의 제1 시퀀스에 대한 타이밍 차트.

도 23은 도 12에 도시된 반도체 메모리 디바이스의 페이지 모드 기록 명령 및 페이지 모드 판독 명령에 대한 연속적인 실행의 제2 시퀀스에 대한 타이밍 차트.

도 24는 도 16에 도시된 반도체 메모리 디바이스의 페이지 모드 기록 명령에대한 연속적인 실행의 시퀀스에 대한 타이밍 차트.

도 25는 도 16에 도시된 반도체 메모리 디바이스의 페이지 모드 기록 명령 및 페이지 모드 판독 명령에 대한 연속적인 실행의 제1 시퀀스에 대한 타이밍 차트.

도 26은 도 16에 도시된 반도체 메모리 디바이스의 페이지 모드 기록 명령 및 페이지 모드 판독 명령에 대한 연속적인 실행의 제2 시퀀스에 대한 타이밍 차 트.

도 27은 기록 데이터 지연(write data latency) 및 판독 데이터 지연(read data latency)이 서로 동일한 경우, 도 5에 도시된 반도체 메모리 디바이스의 기록, 판독, 판독 및 기록 명령에 대한 연속적인 실행의 시퀀스에 대한 타이밍 차트.

도 28은 기록 데이터 지연 및 판독 데이터 지연이 서로 다른 경우, 도 5에 도시된 반도체 메모리 디바이스의 기록, 판독, 판독 및 기록 명령에 대한 연속적인 실행의 시퀀스에 대한 타이밍 차트.

도 29는 기록 데이터 지연 및 판독 데이터 지연이 서로 동일한 경우, 도 16에 도시된 반도체 메모리 디바이스의 페이지 모드 기록 명령 및 페이지 모드 판독 명령에 대한 연속적인 실행의 시퀀스에 대한 타이밍 차트.

도 30은 기록 데이터 지연 및 판독 데이터 지연이 서로 다른 경우, 도 29에 도시된 것과 동일한 시퀀스에 대한 타이밍 차트.

도 31은 도 5, 도 12 및 도 16에 도시된 반도체 메모리 디바이스에 사용될 수 있는 공통 입력 및 출력 인터페이스(interface)에 대한 블럭도.

도 32는 기록 데이터 지연이 '1'이고 판독 데이터 지연이 '3'인 경우, 도 5에 도시된 반도체 메모리 디바이스의 페이지 모드 기록 명령 및 페이지 모드 판독 명령에 대한 연속적인 실행의 시퀀스에 대한 타이밍 차트.

* 도면의 주요 부분에 대한 부호의 간단한 설명 *

RAS : 행 주소 스트로브 신호(row address strobe signal)

CAS : 열 주소 스트로브 신호(column address strobe signal)

PRE : 선충전 신호(precharge signal)

BLT : 비트선 전송 신호(bit line transfer singna)

MW, SW : 워드선 선택 신호(word line select signal)

SA1, SA2 : 센스 증폭기 구동 신호

DQ : 직렬 데이터

Add.E for 0 : 뱅크(0) 회로를 어드레싱하는 주소 신호(E)

WE : 기록 인에이블 신호(write enable signal)

CS : 칩 인에이블 신호(chip enable signal)

본 발명은 반도체 메모리 디바이스에 관한 것으로서, 특히 디바이스 외부에서 공급되는 클럭(clock)에 동기되어 동작하는 반도체 메모리 디바이스에 관한 것이다.

오늘날, CPU가 고속으로 동작하므로 DRAM(Dynamic Random Access Memories)과 같은 메모리 디바이스는 데이터 전송율을 높이기 위하여 증가된 비트율(bit rate)로 데이터 신호를 입력 및 출력할 필요가 있다. 이러한 메모리 디바이스의 예는 외부 클럭에 동기하고 고속으로 동작하는 SDRAM(Synchronous Dynamic Random Access Memory) 및 FCRAM(Fast Cycle Random Access Memory)이 있다.

이하에서는, 도 1을 참조하여 FCRAM의 동작에 대해 설명한다. 또한, SDRAM도 도 1에 도시된 회로 구성을 가진다.

도 1에 FCRAM의 메모리 셀(memory cell)의 주변 회로 구성을 도시하였다. 도 1에 도시된 회로는 커패시터(capacitor)(501), NMOS(N-channel Metal Oxide Semiconductor) 트랜지스터(502 내지 512), PMOS(P-channel MOS) 트랜지스터(513), PMOS 트랜지스터(521, 522) 및 NMOS 트랜지스터(523, 524)를 포함한다. PMOS 트랜지스터(521, 522)와 NMOS 트랜지스터(523, 524)가 센스 증폭기(sense amplifier)(520)를 형성한다.

메모리 셀의 커패시터(501)는 한 비트 정보를 저장할 수 있다. 신호(SW)를 선택한 서브워드(sub-word)선이 인에이블(enable)되면, 셀 게이트(cell gate)로 기능하는 NMOS 트랜지스터(502)는 온되고, 커패시터(501)에 저장된 데이터는 비트선(bit line)(BL)으로 판독된다. 이와 동시에, 비트선 전송 신호(bit line transfer singna)(BLT1)가 고 레벨이 되어 NMOS 트랜지스터(503, 504)가 도통되고, 반면에, 비트선 전송 신호(BLT0)는 저 레벨이 되어 NMOS 트랜지스터(505, 506)가 비도통된다.

따라서, 비트선(BL, /BL)의 데이터는 NMOS 트랜지스터(503, 504)를 통해 센스 증폭기(520)에 의해 판독된다. 열 선 선택 신호(column line select signal)(CL)가 인에이블되면, 센스 증폭기(52)가 판독하고 홀드(hold)한 데이터는 한 쌍의 데이터 버스선(data bus line)(DB, /DB)으로 판독되어 나온다.

기록 동작은 전술한 판독 동작의 반대 시퀀스로 이루어지며, 한 쌍의 데이터 버스선(DB, /DB)상의 데이터가 커패시터(501)에 저장된다.

도 2는 도 1에 도시된 회로 구성을 갖는 FCRAM의 데이타 판독 동작에 대한 타이밍 차트이다. 이하에서는, 도 1 및 도 2를 참조하여 판독되는 데이타의 버스트 길이(burst length)가 '4'인 경우(즉, BL = 4)에서의 데이터 판독 타이밍(data read timing)을 설명한다.

개시 명령(activation command : ACT)이 FCRAM으로 전달되면, FCRAM이 메모리 셀(201)에 저장된 데이터를 센스 증폭기(220)가 감지하도록 지시하는 신호(RASZ)를 내부적으로 생성한다. 그 다음, 적절한 타이밍에 FCRAM은 워드선 선택 신호(word line select signal)(MW, SW), 비트선 전송 신호(BLT), 센스 증폭기 구동 신호(SA1, SA2)를 생성한다. 따라서, 메모리 셀(201)의 데이터는 비트선(BL)에 나타나고 센스 증폭기(220)에 의하여 감지되고 증폭된다.

더우기, FCRAM은 신호(RASZ)를 수신한 후 소정의 시간이 경과하면 내부 선충전 신호(precharge signal)(PRE)를 생성한다.

판독 명령(RD)의 수신에 대한 응답으로, 열 주소(column address)에 의해 선택된 열의 열 선 선택 신호(CL)가 고 레벨이 되고, 센스 증폭기(220)에 홀드된 데이터가 데이터 버스선(DB, /DB)으로 판독된다. 이 판독된 데이터는 4비트 병렬 데이터이며 직렬 데이터로 변환된다. 직렬 데이터(DQ)가 FCRAM의 외부로 출력된다.

위에 설명한 데이터 판독 동작이 버스트 길이(BL)가 '4'인 상태로 반복되어 수행될 때, 랜덤 억세스(random access)의 판독 사이클이 짧으므로, 도 2에 도시된 바와 같이, 데이터가 단절 없이 연속적으로 읽혀진다.

종래의 FCRAM에서도 판독 동작 또는 기록 동작이 반복적으로 수행될 때, 데 이터를 효율적으로 읽거나 쓸 수 있다. 그러나, 판독 동작 및 기록 동작이 번갈아 수행되는 경우는, 연속적인 판독 동작 또는 연속적인 기록 동작에 비해서 데이터의 기록 및 판독 동작의 효율이 떨어진다.

위에 설명한 문제를 판독 및 기록 동작이 번갈아 수행될 때의 시퀀스에 관한 타이밍을 도시한 도 3을 참조하여 설명한다.

판독 동작이 도 3의 (a)에 도시된 대로 수행될 때, 판독 명령(R)이 수신된 후 판독 데이터 출력(Q)을 얻기까지 소정의 시간이 경과된다. 일반적으로, 판독 데이터 지연은 판독 명령(R)과 판독 데이터 출력 사이의 시간 간격에 해당하는 복수 개의 클럭 사이클로 정의한다. 유사하게, 기록 데이터 지연은 기록 명령(W)과 이에 연관된 기록 데이터의 입력 사이의 시간을 클럭으로 표시한 것이다.

통상적으로, 기록 데이터는 기록 명령(W)과 동시에 입력되므로 기록 데이터 지연은 '0'이다. 따라서, 도 3의 (a)에 도시된 바와 같이, 선행하는 판독 명령(R)에 후속하는 기록 명령(W)은 판독 명령(R)에 따른 판독 데이터 출력(Q)이 완료된 후에 입력될 필요가 있다. 따라서, 도 3의 (a)의 경우는, 판독 명령(R)과 기록 명령(W) 사이에 9 클럭의 시간 간격이 소요된다.

한편, 도 3의 (a)에 도시된 바와 같이, 기록 명령(W)에 후속하는 판독 명령(R)은, 기록 명령(W)에 연관된 기록 데이터가 메모리 셀에 완전히 저장된 후에 입력되어야 한다. 따라서, 도 3의 (a)에 도시된 바와 같이, 기록 명령(W)과 판독 명령(R) 사이에 6 클럭의 시간 간격이 소요된다.

위의 설명에서 알 수 있듯이, 도 3의 (a)에 도시된 바와 같이, 판독/기록 사 이클은 15 클럭이 된다.

이하에서는, 판독 데이터 지연과 입력 데이터 지연이 서로 동일한 경우를 도 3의 (b)를 참조하여 설명한다. 도 3의 (b)에 도시된 경우에서, 기록 명령(W)과 판독 명령(R)사이의 시간 간격을 일반적인 인터뱅크 구성(general inter-bank formation)에서 정의되는 판독 명령(R)과 기록 명령(W)사이의 최소 허용 시간(minimum tolerance time)(IRC)까지 줄일 수 있다. 이것은 판독 데이터 지연과 기록 데이터 지연이 서로 동일하고 기록 명령(W)에 연관된 기록 데이터의 입력이 판독 명령(R)에 연관된 판독 데이터의 출력이 완료된 후에 일어나기 때문이다.

그러나, 기록 명령(W)이 입력된 후에 판독 명령(R)이 입력되기 위해서는, 기록 명령(W)에 연관된 기록 데이터가 메모리 셀에 저장될 필요가 있다. 따라서, 도 3의 (b)에 도시된 경우는, 기록 명령(W)과 판독 명령(R)의 사이에 12 클럭의 시간 간격이 요구된다. 따라서 도 3의 (b)에 도시된 경우에, 판독 명령(R)과 기록 명령(W) 사이의 시간 간격인 판독/기록 사이클은 16 클럭이다.

위에 설명한 바와 같이, 판독 및 기록 동작을 번갈아 수행하는 경우는 연속적으로 판독 또는 기록 동작을 수행하는 경우에 비해 효율이 떨어진다.

본 발명의 제1 과제는 위에 설명한 문제점을 제거한 반도체 메모리 디바이스의 제공이다.

더욱 구체적으로는, 판독 데이터 지연과 기록 데이터 지연이 서로 동일한 경우에 감소된 판독/기록 사이클을 갖는 반도체 메모리 디바이스의 제공이다.

본 발명의 제1 과제는, 기록 명령(W)에 연관된 제1 주소 신호를 래치(latch)하고 제1 주소 신호를 판독 명령(R)에 연관된 제2 주소와 비교하는 주소 래치/비교기부(address latch & comparator part)와, 기록 명령(W)에 연관된 데이터 신호를 홀드하는 기록 데이터 버퍼부(write data buffer part)를 포함하고 클럭에 의해 동기되어 동작하는 반도체 메모리 디바이스에 의해 달성된다. 기록 데이터 버퍼부에 홀드된 데이터 신호는, 제1 및 제2 주소 신호가 서로 일치할 때, 판독 명령(R)에 의해 요청된 데이터 신호로서 판독된다.

또한, 본 발명의 제1 과제는, 복수 개의 기록 명령(W)에 연관된 복수 개의 제1 주소 신호를 래치하고 복수 개의 제1 주소 신호를 판독 명령(R)에 연관된 제2 주소 신호와 각각 비교하는 주소 래치/비교기부와, 복수 개의 기록 명령(W)에 각각 연관된 복수 개의 데이터 신호들을 홀드하는 기록 데이터 버퍼부를 포함하고 클럭에 의해 동기되어 동작하는 반도체 메모리 디바이스에 의해 달성된다. 기록 데이터 버퍼에 홀드된 복수 개의 데이터 신호 중의 하나는, 제2 주소 신호가 복수 개의 제1 주소 신호 중의 하나와 일치할 때, 판독 명령(R)에 의해 요청된 데이터 신호로서 읽혀진다.

이하에서는, 판독 및 기록 동작이 번갈아 실행되는 경우의 시퀀스에 대한 타이밍 차트인 도 4를 참조하여 본 발명의 개요를 설명한다.

도 4에서, 판독 데이터 지연 및 기록 데이터 지연은 서로 동일하고 판독 명령(R)과 기록 명령(W)사이의 시간 간격은 인터뱅크 구성의 판독 명령(R)과 기록 명 령(W) 사이의 최소 허용 시간(IRC)까지 감소된다. 위에 설명한 바와 같이, 판독 명령(R)은 선행하는 기록 명령(W)에 연관된 기록 데이터가 완전히 메모리 셀에 쓰여진 이후에 입력이 인에이블된다. 이것은 기록 명령(W)에 연관된 기록 데이터가 뱅크(bank)에 기록되고 기록 명령(W)에 뒤이은 판독 명령(R)에 의해서 즉각적으로 위의 뱅크로부터 판독이 요청되는 경우를 고려한 것이다.

본 발명에 따르면, 기록 명령(W)에 연관된 기록 데이터를 다음 기록 명령(W)이 공급될 때까지 홀드하는 기록 데이터 버퍼가 제공된다. 더우기, 기록 데이터 버퍼에 홀드된 기록 데이터의 주소 신호를 래치하는 주소 래치 회로가 제공된다. 주소 래치 회로는 기록 명령(W)의 주소 신호와 판독 명령(R)의 주소 신호를 비교한다. 두 주소 신호가 일치한다면, 데이터는 메모리 셀로부터 읽혀지지 않고 기록 데이터 버퍼로부터 읽혀진다.

위의 구성에 따르면, 기록 명령(W)과 판독 명령(R)간의 시간 간격을 인터뱅크 구성에서 판독 명령(R)과 기록 명령(W)의 사이의 최소 허용 시간(IRC)까지로 감소시킬 수 있다.

이하에서는, 본 발명의 제1 실시예에 대하여 설명한다.

도 5는 본 발명의 제1 실시예에 따른 반도체 메모리 디바이스의 블럭도이다. FCRAM의 셀 주변 구성(cell peripheral configuration)과 SDRAM의 셀 주변 구성과 동일하므로 이하에서는 FCRAM에 대하여만 설명한다. 물론, 이하의 설명은 SDRAM에도 적용됨은 당연하다.

본 발명의 실시예에 따른 FCRAM은 클럭 버퍼(clock buffer)(1), 명령 디코더(command decoder)(2), 제어 신호 버퍼(control signal buffer)(3), 행 주소 버퍼(row address buffer)(4), 열 주소 버퍼(column address buffer)(5), 주소 래치/비교기(address latch&comparator)(6, 7), 모드 레지스터(mode register)(8), 데이터 지연 계수기(data latency counter)(9), 데이터 변환기(data converter)(10, 12), 데이터 입력 버퍼(data input buffer)(11), 데이터 출력 버퍼(data output buffer)(13), 뱅크(0) 회로(14) 및 뱅크(1) 회로(15)를 포함한다.

뱅크(0) 회로(14) 및 뱅크(1) 회로(15)는 각각 복수 개의 메모리 블럭(memory block), RAS 발생기(RAS generating unit)(16), 선충전 신호(precharge signal)(PRE) 발생기(17), 제어 장치(18), 블럭 디코더(block decoder)(19), 프리디코더(predecoder)(20-1, 20-2), 워드 디코더(word decoder)(21), 1/4 디코더(22), 비트선 전송(bit line transfer)(BLT) 디코더(23), 센스 증폭기 구동 신호(S/A) 발생기(24), 열 디코더(coloum decoder)(25), 제어 회로(26), 판독/기록 버퍼(read/write buffer)(27), 기록 데이터 버퍼(write data buffer)(28) 및 코어 회로(core circuit)(29)를 포함한다.

도 5에 도시된 FCRAM의 메모리 셀은 DRAM형 셀 구조를 갖으며, 메모리 주변 회로(memory peripheral circuit)는 도 1에 도시된 것과 동일하다. 도 5에 도시된 FCRAM은 두 개의 뱅크만을 포함하나, 이에 한정되는 것이 아니고 임의의 수의 뱅크를 포함할 수 있다.

클럭 버퍼(1)는 FCRAM 외부로부터 클럭(CLK)을 공급받아 이를 클럭(CLK)에 동기하는 FCRAM의 각 부분에 공급한다. 제어 신호 버퍼(3)는 FCRAM 외부로부터 공급되는 기록 인에이블 신호(write enable signal)(/WE), 칩 인에이블 신호(chip enable signal)(/CS), 행 주소 스트로브 신호(row address strobe signal)(/RAS) 및 열 주소 스트로브 신호(column address strobe signal)(/CAS)를 버퍼한다. "/"기호는 액티브-로(active-low) 신호를 의미한다.

명령 디코더(2)는 제어 신호 버퍼(3)로부터의 신호를 디코드하고 디코드된 명령을 뱅크(0) 회로(14), 뱅크(1) 회로(15), 주소 래치 및 비교기(6, 7) 및 데이터 지연 계수기(9)에 알린다. 예를 들어, 명령은 기록 인에이블 신호, 칩 인에이블 신호(/CS), 행 주소 스트로브 신호(/RAS) 및 열 주소 스트로브 신호(/CAS)에 의해 정의될 수 있다. 행 주소 버퍼(4) 및 열 주소 버퍼(5)는 주소 신호(A0 내지 An, B0 내지 Bn)를 FCRAM의 외부로부터 공급받아 주소 래치/비교기(6, 7)에 전달한다.

주소 래치/비교기(6, 7)는 판독 및 기록 명령(W)이 공급될 때에 각기 다른 방식으로 동작한다. 기록 명령(W)이 공급되면, 주소 래치/비교기(6)가 행 주소 버퍼(4)로부터의 행 주소 신호를 래치하고, 다음 기록 명령(W)이 공급될 때, 래치된 행 주소 신호를 활용하여 기록 데이터 버퍼(28)에 홀드된 기록 데이터를 코어 회로(29)에 기록한다.

판독 명령(R)이 수신되면, 주소 래치/비교기(6)가 행 주소 버퍼(4)의 행 주소 신호와 이전 기록 명령(W)이 수신됐을 때 래치한 행 주소 신호를 비교한다. 두 행 주소 신호가 일치하면 기록 데이터 버퍼(28)에 래치된 데이터를 판독 명령(R)이 요청한 데이터로서 출력한다.

주소 래치/비교기(6)가 행 주소 버퍼(4)의 행 주소 신호와 이전 기록 명령(W)을 수신한 시점에 래치한 행 주소 신호를 비교한다. 두 행 주소 신호가 서로 불일치하면, 주소 래치/비교기(6)는 현재 수신된 판독 명령(R)에 연관된 행 주소 신호를 프리디코더(20-1)로 전달한다. 따라서, 판독 명령(R)에 의해 요청된 데이터가 코어 회로(29)로부터 판독된다.

이하에서는, 주소 래치/비교기(7)를 설명한다. 기록 명령(W)이 수신되면, 주소 래치/비교기(7)가 열 주소 버퍼(5)로부터 공급되는 열 주소 신호를 래치하고, 다음 기록 명령(W)이 수신될 때, 래치된 열 주소 신호를 활용하여 기록 데이터 버퍼(28)에 홀드된 데이터를 코어 회로(29)에 기록한다.

판독 명령(R)이 수신되면, 주소 래치/비교기(7))가 열 주소 버퍼(5)의 열 주소 신호와 이전 기록 명령(W)이 수신됐을 때 래치한 열 주소 신호를 비교한다. 두 열 주소 신호가 일치하면 기록 데이터 버퍼(28)에 래치된 데이터를 판독 명령(R)이 요청한 데이터로서 출력한다. 두 행 주소 신호가 서로 불일치하면, 주소 래치/비교기(7)는 현재 수신된 판독 명령(R)에 연관된 행 주소 신호를 프리디코더(20-2)로 전달한다. 따라서, 판독 명령(R)에 의해 요청된 데이터가 메모리 셀로부터 판독된다.

모드 레지스터(8)가 FCRAM 내부에서 사용되는 버스트 길이 정보를 출력한다. 데이터 지연 계수기(9)는 모드 레지스터(8)로부터 공급되는 버스트 길이 정보에 근거하여 데이터 지연을 측정한다. 데이터 변환기(10)는 FCRAM 외부로부터 데이터 입력 버퍼(11)을 통하여 데이터 신호를 공급받으며 직렬 형태의 데이터 신호를 병렬 형태의 데이터 신호로 변환한다. 그 다음, 직렬 데이터 신호는 기록 데이터 버퍼(28)에 공급된다. 데이터 변환기(12)는 판독/기록 버퍼(27) 또는 기록 데이터 버퍼(28)로부터 병렬 형태의 데이터를 공급받아 직렬 형태의 데이터로 변환한다. 이렇게 얻어진 직렬 데이터는 데이터 출력 버퍼(13)를 통해 FCRAM 외부로 출력된다. 데이터 변환기(10, 12)는 지연 계수기(9)가 제공하는 데이터 지연 정보에 기초한 적정한 타이밍으로 동작한다.

데이터 입력 버퍼(11) 및 데이터 출력 버퍼(13)는 각각 단자 핀을 통해 서로 분리되어 있는 버스에 연결된다(입력 및 출력의 분리 구성). 뒤에 설명하는 바와 같이, 데이터 입력 버퍼(11) 및 데이터 출력 버퍼(13)는 공통 데이터 버스에 연결될 수도 있다(입력 및 출력의 공통 구성).

이하에서는, 행 주소 버퍼(4) 및 열 주소 버퍼(5)에 버퍼된 주소 신호에 의해 선택되는 뱅크에 대하여 설명한다. 특히 뱅크(0) 회로(14)에 대한 설명이며 뱅크(1) 회로(15)에 대한 것은 생략한다.

뱅크(0) 회로(14)에서, RAS 발생기(16)는 메모리 블럭내의 메모리 셀에 저장된 데이터가 센스 증폭기로 판독되도록 지시하는 신호(RASZ)를 생성한다. PRE 발생기(17)는 신호(RASZ)가 내부 행 주소 스트로브 신호(RAS)로서 기능한 후에 미리 결정된 시간이 경과하면 선충전 신호(PRE)를 생성한다. 선충전 신호(PRE)는 RAS 발생기(16)를 리셋(reset)시키고 RAS 발생기(16)가 선충전 신호(PRE)가 외부에서 공급되는 경우처럼 선충전 동작을 수행하게 한다. PRE 발생기(17)에서 발생되는 선충전 신호(PRE)에 의해 수행되는 선충전 동작(precharge operation)은 자가 선충전(self-precharge)이다.

프리디코더(20-1)는 주소 래치/비교기(6)로부터 공급받은 행 주소 신호를 프리디코드하고, 그 결과는 블럭 디코더(19), 워드 디코더(21), 1/4 디코더(22), BLT 디코더(23) 및 S/A 발생기(24)로 공급된다.

블럭 디코더(19)는 FCRAM 내에 배치된 복수 개의 메모리 블럭 중의 하나를 선택하며, 선택된 메모리 블럭내의 워드 디코더(21), 1/4 디코더(22), BLT 디코더(23) 및 S/A 발생기(24)만 작동한다. 따라서, 데이터는 코어 회로(29)로부터 판독되고 센스 증폭기에 공급된다.

코어 회로(29)는 행과 열로 배치된 메모리 셀 배열을 포함하며, 각 메모리 셀은 도 1에 도시된 메모리 셀(501)과 동일하다. 도 1에 도시된 센스 증폭기(520)와 같은 센스 증폭기가 각 열(column)에 설치된다. 행 주소 신호에 의한 판독 동작에 의해, 행 주소 신호에 의해 선택된 워드선과 연결된 메모리 셀내의 데이터가 센스 증폭기(520)에 저장된다.

프리디코더(20-2)는 주소 래치/비교기(7)로부터 공급된 열 주소를 프리디코드하고, 그 결과가 열 디코더(25), 1/4 디코더(22), S/A 발생기(24) 및 제어 회로(26)로 공급된다. 열 디코더(25)는 열 선 선택 신호(CL)를 열 주소 신호에 의해 지정된 열에 공급한다. 선택된 열에 위치한 센스 감지기(520)가 데이터를 판독하여 판독/기록 버퍼(27)에 공급한다.

워드 디코더(21)는 제어 장치(18)의 제어를 받아서 워드선 선택 신호를 생성한다. 1/4 디코더(22)가 선택된 주 워드 디코더(main word decoder)에 속하는 4개 의 서브워드 디코더 중 하나를 종래의 계층적 워드(hierarchical word) 디코드 방식으로 선택한다. 제어 장치(18)의 제어를 받아, BLT 디코더(23)는 비트선 전송 신호를 생성하고, S/A 발생기(24)는 센스 증폭기 구동 신호(SA1, SA2)를 생성한다.

제어 회로(26)는 주소 래치/비교기(6, 7)에서 공급되는 신호에 근거하여 판독/기록 버퍼(27) 및 기록 데이터 버퍼(28)를 제어한다. 기록 명령이 수신되면, 제어 장치(26)가 판독/기록 버퍼(27)를 통해 코어 회로(29)로, 이전 기록 명령이 수신된 때에 기록 데이터 버퍼(28)에 저장된 데이터를 공급한다. 기록 데이터 버퍼(28)는 현재 공급된 기록 명령에 의해 데이터 변환기(10)로부터 공급된 데이터를 홀드한다.

판독 명령이 수신되면, 제어 장치(26)가 주소 래치/비교기(6, 7)로부터, 이전에 기록 명령이 수신된 때의 행 주소 및 열 주소가 현재의 기록 명령이 함께 수신된 행 주소 및 열 주소와 일치하는지 여부를 나타내는 신호를 공급받는다. 제어 장치는 이 신호에 의해 양 주소의 일치 여부를 판단하여, 주소가 일치하는 경우에 기록 데이터 버퍼(28)에 홀드된 데이터를 판독하고, 주소가 불일치하는 경우는 판독/기록 버퍼(27)가 정상적 판독 과정에 참여하도록 한다. 또한, 제어 장치(26)는 센스 증폭기(520)로부터 데이터를 판독하여 이 데이터를 판독/기록 버퍼(27)에 공급한다. 그 다음, 판독 데이터는 데이터 변환기(12)에 공급된다.

위에 언급한 주소 래치/비교기(6, 7), 제어 장치(26), 판독/기록 버퍼(27) 및 기록 데이터 버퍼(28)는 기록 명령과 판독 명령사이의 시간 간격을 인터뱅크 구성에서의 판독 명령과 기록 명령의 최소 허용 시간(IRC)까지 감소시키는 데 기여한 다.

이하에서는, 도 6을 참조하여 본 발명의 제1 실시예에 따른 FCRAM의 동작을 설명한다. 도 6은 기록 동작이 연속적으로 수행되는 시퀀스의 타이밍 차트이다. 클럭 사이클은 도 4에 도시된 클럭 사이클의 두 배이며, 판독 데이터 지연 및 기록 데이터 지연은 서로 동일하다.

기록 명령이 명령 디코더(2)에 공급되고 주소 신호(B)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)에 공급되면, 주소 래치/비교기(6, 7)는 이전 기록 명령이 수신된 때 래치된 주소 신호(A)를 뱅크(0) 회로(14)에 포함된 프리디코더(20-1, 20-2)에 공급하고 현재 기록 명령에 연관되고 주소 신호(B)를 래치한다.

프리디코더(20-1, 20-2)는 각각 주소 래치/비교기(6, 7)로부터 주소 신호(A)를 공급받아 프리디코드한 후 프리드코드된 주소 신호를 블럭 디코더(19), 워드 디코더(21), 1/4 디코더(22), BLT 디코더(23), S/A 발생기(24) 및 열 디코더(25)에 공급한다. 데이터 입력 버퍼(11)내의 기록 명령과 연관된 데이터(A)는 데이터 변환기(10)를 거쳐 기록 데이터 버퍼(28)로 공급된다.

프리디코드된 주소 신호(A)에 근거하여 열 주소 선택 신호(CL)가 활성화되면, 판독/기록 버퍼(27)에 홀드된 데이터가 비트선(BL, /BL)을 통해 커패시터(501)에 기억(momorize)된다. 위에 설명한 방식에 따라 기록 동작이 연속적으로 수행될 수 있다.

도 7은 FCRAM내에서 기록, 판독, 판독 및 기록 동작이 순서대로 연속적으로 수행되는 경우의 시퀀스에 대한 타이밍 차트이다. 클럭(CLK)의 사이클은 도 4에 도 시된 클럭의 두 배이며, 판독 데이터 지연 및 기록 데이터 지연은 서로 동일하다. 도 7에 도시된 기록 및 판독 명령은 동일한 뱅크를 어드레싱(address)한다.

기록 명령(B)이 명령 디코더(2)에 공급되고 주소 신호(B)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)에 공급되면, 주소 래치/비교기(6, 7)가 이전 기록 명령이 공급된 때 래치된 주소 신호(A)를 뱅크(0) 회로(14)에 포함된 프리디코더(20-1, 20-2)에 공급하고 현재 기록 명령에 연관되고 주소 신호(B)를 래치한다.

프리디코더(20-1, 20-2)는 각각 주소 래치/비교기(6, 7)로부터 주소 신호(A)를 공급받아 프리디코드한 후 이것을 블럭 디코더(19), 워드 디코더(21), 1/4 디코더(22), BLT 디코더(23), S/A 발생기(24) 및 열 디코더(25)에 공급한다. 기록 명령에 연관되고 데이터 입력 버퍼(11)에 입력된 데이터(A)가 데이터 변환기(10)을 거쳐 기록 데이터 버퍼(28)로 공급되고, 기록 데이터 버퍼(28)로부터 판독/기록 버퍼(27)로 공급된다.

열 선 선택 신호(CL)가 프리디코드된 주소 신호(A)에 근거하여 선택되면, 판독/기록 버퍼(27)에 홀드된 데이터(A)가 비트선(BL, /BL)을 통하여 커패시터(501)에 기억된다.

기록 명령(B)으로부터 두 클럭 후에 판독 명령(C)이 명령 디코더(2)로 공급되고, 주소 신호(C)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)로 공급된다. 그 다음, 주소 래치/비교기(6, 7)가 이전 기록 명령에 연관되고 주소 신호와 현재 기록 명령에 연관되고 주소 신호를 비교한다.

비교의 결과는 주소 신호(B)와 주소 신호(C)의 불일치를 나타내고, 주소 래 치/비교기(6, 7)가 현재 판독 명령(C)에 연관된 주소 신호(C)를 프리디코더(20-1, 20-2)에 공급한다. 이전 판독 명령과 동일한 뱅크를 어드레싱하는 판독 명령이 명령 디코더(2)에 공급되면, 주소 래치/비교기(6, 7)가 이전 기록 명령이 공급된 때 래치된 주소 신호를 래치한다.

프리디코더(20-1, 20-2)는 주소 신호(C)를 주소 래치/비교기(6, 7)로부터 각각 공급받아 이를 프리디코드한 후 블럭 디코더(19), 워드 디코더(21), 1/4 디코더(22), BLT 디코더(23), S/A 발생기(24) 및 열 디코더(25)에 공급한다. 기록 명령에 연관되고 데이터 입력 버퍼(11)에 입력된 데이터는 데이터 변환기(10)를 거쳐 기록 데이터 버퍼(28)에 공급된다.

프리디코드된 주소 신호(C)에 근거하여 열 선 선택 신호(CL)가 선택되면, 커패시터(501)에 저장된 데이터가 판독되어 비트선(BL, /BL)상에 나타나고, 열 게이트(column gate)로서 기능하는 NMOS 트랜지스터(510, 511)를 통해 데이터 버스선(DB, /DB)으로 출력된다. 데이터 버스선(DB, /DB)에 올려진 데이터는 데이터 출력 버퍼(13)로부터 데이터 변환기(12)를 통해 FCRAM외부로 출력된다. 기록 데이터 버퍼(28)는 이전 기록 명령에 의해 공급된 데이터(B)를 어떤 변경도 없이 계속 홀드한다.

판독 명령(C)의 두 클럭 후에 판독 명령(D)이 명령 디코더(2)에 공급되고 주소 신호(D)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)에 공급된다. 그 다음, 주소 래치/비교기(6, 7)가 이전 기록 명령(B)이 공급된 때 공급된 주소 신호(B)와 현재의 명령이 공급된 때 공급된 주소 신호(D)를 비교한다.

비교의 결과는 주소 신호(B)와 주소 신호(D)의 불일치를 나타낸다. 따라서, 현재의 판독 명령이 공급된 때 공급된 주소 신호(D)가 뱅크(0) 회로(14)에 포함되는 프리디코더(20-1, 20-2)로 공급된다. 명령 디코더(2)가 이전의 기록 명령이 어드레싱한 뱅크를 어드레싱하는 판독 명령을 공급받는 경우, 주소 래치/비교기(6, 7)는 이전 기록 명령이 공급될 때 공급된 주소 신호를 계속 래치한다.

주소 래치/비교기(6, 7)로부터 주소 신호(D)를 공급받은 프리디코더(20-1, 20-2)는 이를 프리디코드한 후 블럭 디코더(19), 워드 디코더(21), 1/4 디코더(22), BLT 디코더(23), S/A 발생기(24) 및 열 디코더(25)에 공급한다.

프리디코드된 주소 신호(D)에 근거하여 열 선 선택 신호(CL)가 인에이블되면, 커패시터(501)에 저장된 데이터가 비트선(BL, /BL)으로 읽혀지고 열 게이트로서 기능하는 NMOS 트랜지스터(510, 511)를 통해 데이터 버스선(DB, /DB)으로 읽혀진다. 데이터 버스선(DB, /DB)의 데이터(D)는 판독/기록 버퍼(27)로 공급되고 데이터 변환기(12)를 거쳐 FCRAM외부로 출력된다.

판독 명령(D)의 두 클럭 후에 기록 명령(E)이 명령 디코더(2)로 공급되고, 주소 신호(E)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)에 공급된다. 그 다음, 주소 래치/비교기(6, 7)가 이전 기록 명령이 공급된 때 래치된 주소 신호(B)를 뱅크(0) 회로(14)에 포함된 프리디코더(20-1, 20-2)에 공급하고 현재의 기록 명령(E)에 연관된 주소 신호(E)를 래치한다.

프리디코더(20-1, 20-2)는 주소 래치/비교기(6, 7)로부터 주소 신호(B)를 공급받아 주소 신호(B)를 프리디코드하고 이를 블럭 디코더(19), 워드 디코더(21), 1/4 디코더(22), BLT 디코더(23), S/A 발생기(24) 및 열 디코더(25)에 공급한다. 프리디코드된 주소 신호(B)에 근거하여 열 선 선택 신호(CL)가 인에이블되면, 판독/기록 버퍼(27)에 홀드된 데이터(A)가 비트선(BL, /BL)을 통하여 커패시터(501)에 기억된다.

도 7을 참조하여 위에 설명한 내용은 기록, 판독, 판독 및 기록 명령을 이 순서대로 연속적으로 수신하는 시퀀스에 관한 것이며, 기록 명령이 공급된 후 수신된 판독 명령이 상기 기록 명령이 공급한 주소에 의해 어드레싱되는 뱅크와 다른 뱅크를 어드레싱하는 경우를 포함하지는 않는다.

이하에서는, 기록 명령이 수신되고 이 기록 명령이 어드레싱하는 뱅크와 다른 뱅크를 어드레싱하는 판독 명령이 수신되는 경우의 시퀀스에 대하여 도 8을 참조하여 설명한다.

도 8은 연속적으로 기록, 판독, 판독 및 기록 명령이 이 순서대로 수신되는 시퀀스에 대한 타이밍 차트이다. 도 8에서, 클럭 사이클은 도 4에 도시된 클럭 사이클의 두배이고 판독 데이터 지연 및 기록 데이터 지연은 서로 동일하다.

도 8에서, 기호 "Add.B for 0"는 뱅크(0) 회로(14)를 어드레싱하는 주소 신호(B)를 의미한다. 또한, 각각의 구성 부분의 명칭 뒤에 병기된 숫자는 대응하는 구성 부분을 포함한 뱅크(0) 회로(14) 및 뱅크(1) 회로(15) 중의 하나를 의미한다. 예를 들어, "판독/기록 버퍼0"는 뱅크(0) 회로(14)에 포함된 판독/기록 버퍼를 의미한다.

명령 디코더(2)에 기록 명령(B)이 공급되고 행 주소 버퍼(4) 및 열 주소 버 퍼(5)에 뱅크(0) 회로(14)를 어드레싱하는 주소 신호(B)가 공급될 때, 주소 래치/비교기(6, 7)는 이전의 기록 명령이 공급된 때 래치된 주소 신호(A)를 뱅크(0) 회로(14)에 포함된 프리디코더(20-1, 20-2)에 공급하고 현재 기록 명령에 연관되고 주소 신호(B)를 래치한다.

뱅크(0) 회로(14)에 포함된 프리디코더(20-1, 20-2)는 주소 래치/비교기(6, 7)로부터 주소 신호(A)를 공급받아 프리디코드하고 프리디코드된 주소 신호(A)를 블럭 디코더(19), 워드 디코더(21), 1/4 디코더(22), BLT 디코더(23), S/A 발생기(24) 및 열 디코더(25)에 공급한다. 기록 명령에 연관되고 데이터 입력 버퍼(11)에 공급된 데이터(A)가 데이터 변환기(10)를 통해 뱅크(0) 회로(14)에 포함된 기록 데이터 버퍼(28)에 공급되고, 다시 기록 데이터 버퍼(28)로부터 판독/기록 버퍼(27)에 공급된다.

열 선 선택 신호(CL)가 프리디코드된 주소 신호(A)에 근거하여 인에이블되면, 판독/기록 버퍼(27)에 래치된 데이터(A)는 비트선(BL, /BL)을 거쳐 커패시터(501)에 저장된다. 기록 명령에 연관되고 데이터 입력 버퍼(11)에 기록된 데이터(B)가 데이터 변환기(10)를 통해 뱅크(0) 회로(14)에 포함된 기록 데이터 버퍼(28)에 기록된다.

기록 명령(B)의 두 클럭 뒤에 판독 명령(C)이 명령 디코더(2)에 공급되고, 뱅크(1) 회로(15)를 어드레싱하는 주소 신호(C)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)에 공급된다. 그 다음, 주소 래치/비교기(6, 7)가 뱅크(1) 회로(15)에 관여하여 이전의 기록 명령이 수신된 때 래치된 주소 신호(xx)와 현재의 판독 명령(C)과 함께 공급된 주소 신호(C)를 비교한다.

비교 결과는 주소 신호(xx)가 주소 신호(C)와 불일치함을 나타낸다. 따라서, 주소 래치/비교기(6, 7)는 현재의 판독 명령(C)이 공급된 때 공급된 주소 신호(C)를 뱅크(1) 회로(15)에 포함된 프리디코더(20-1, 20-2)에 공급한다. 또한, 주소 래치/비교기(6, 7)는 뱅크(0) 회로(14)에 관여하여 뱅크(0) 회로(14)에 포함된 프리디코더(20-1, 20-2)에 래치된 주소 신호(B)를 공급한다.

뱅크(0) 회로(14)에 포함된 프리디코더(20-1, 20-2)는 주소 래치/비교기(6, 7)로부터 주소 신호(B)를 공급받아 프리디코드하여 이 신호를 블럭 디코더(19), 워드 디코더(21), 1/4 디코더(22), BLT 디코더(23), S/A 발생기(24) 및 열 디코더(25)에 공급한다. 뱅크(0) 회로(14)에 관한 열 선 선택 신호(CL)가 프리디코드된 주소 신호(B)에 근거하여 인에이블되면, 뱅크(0) 회로(14)에 포함된 판독/기록 버퍼(27)에 홀드된 데이터(B)가 비트선(BL, /BL)을 거쳐 커패시터(501)에 저장된다.

뱅크(1) 회로(15)에 포함된 프리디코더(20-1, 20-2)는 주소 래치/비교기(6, 7)로부터 주소 신호(C)를 공급받아 주소 신호(C)를 프리디코드하고 이 신호를 블럭 디코더(19), 워드 디코더(21), 1/4 디코더(22), BLT 디코더(23), S/A 발생기(24) 및 열 디코더(25)에 공급한다.

뱅크(1) 회로(15)에 관한 열 선 선택 신호(CL)가 프리디코드된 주소 신호(C)에 근거하여 인에이블되면, 커패시터(501)에 저장된 데이터가 비트선(BL, /BL)으로 읽혀지고, 그 다음 열 게이트로서 기능하는 NMOS 트랜지스터(510, 511)를 통하여 데이터 버스선(DB, /DB)으로 읽혀진다. 데이터 버스선(DB, /DB)에 읽혀진 데이터(C)는 뱅크(1) 회로(15)에 포함된 판독/기록 버퍼(27)로 공급되고 데이터 변환기(12)를 통해 FCRAM외부로 출력된다. 그 후의 동작은 전술한 동작과 동일하다.

도 7 및 도 8에 도시된 동작은 연속적으로 기록, 판독, 판독 및 기록 명령을 순서대로 수신하는 시퀀스를 나타낸다. 그러나, 상기 동작은 뱅크를 어드레싱하는 기록 명령(W)이 수신되어 데이터가 기록되고 동일 뱅크를 어드레싱하는 판독 명령(R)이 수신되어 그 데이터를 판독하는 경우의 시퀀스를 포함하지 않는다.

이하에서는, 도 9를 참조하여 뱅크를 어드레싱하는 기록 명령(W)이 수신되어 데이터가 기록되고 동일 뱅크를 어드레싱하는 판독 명령(R)이 수신되어 그 데이터를 판독하는 경우의 시퀀스를 설명한다.

도 9는 기록, 판독, 판독 및 기록 명령이 이 순서대로 연속적으로 공급되는 경우를 도시한다. 도 9에서, 클럭 사이클은 도 4에 도시된 클럭 사이클의 두 배이고 판독 데이터 지연과 입력 데이터 지연은 서로 동일하다.

기록 명령(B)이 명령 디코더(2)로 공급되고 주소 신호(B)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)로 공급된다. 그 다음, 주소 래치/비교기(6, 7)가 뱅크(0) 회로(14)에 포함된 프리디코더(20-1, 20-2)에 이전 기록 명령이 수신된 때 래치한 주소 신호(A)를 공급하고 현재 기록 명령에 연관되고 주소 신호(B)를 래치한다.

주소 래치/비교기(6, 7)로부터 주소 신호(A)를 공급받은 프리디코더(20-1, 20-2)는 주소 신호(A)를 프리디코드하여 블럭 디코더(19), 워드 디코더(21), 1/4 디코더(22), BLT 디코더(23), S/A 발생기(24) 및 열 디코더(25)에 공급한다. 기록 명령에 연관되고 데이터 입력 버퍼(11)에 입력된 데이터 신호(A)는 기록 데이터 버퍼(28)에 공급되고, 그 다음 기록 데이터 버퍼(28)로부터 판독/기록 버퍼(27)로 공급된다.

열 선 선택 신호(CL)가 프리디코드된 주소 신호(A)에 근거하여 인에이블되면, 판독/기록 버퍼(27)에 홀드된 데이터(A)가 비트선(BL, /BL)을 거쳐 커패시터(501)에 저장된다.

기록 명령(W)의 두 클럭 후에 판독 명령(C)이 명령 디코더(2)에 공급되고 주소 신호(B)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)에 공급된다. 그 다음, 주소 래치/비교기(6, 7)가 이전 기록 명령이 수신된 때 래치된 주소 신호(B)와 현재 판독 명령에 연관된 주소 신호(B)를 비교한다.

이전 기록 명령(B)이 수신된 때 래치된 주소 신호(B)와 현재 판독 명령(C)에 연관된 주소 신호(B)가 일치하므로, 양 주소가 동일하다는 것을 나타내는 신호가 뱅크(0) 회로(14)에 포함된 제어 장치(26)에 공급된다. 제어 장치(26)는 이전 기록명령이 수신된 때에 기록 데이터 버퍼(28)에 홀드된 데이터(B)를 데이터 변환기(12) 및 데이터 출력 버퍼(13)를 통해 FCRAM외부로 출력한다. 명령 디코더(2)가 이전 기록 명령이 어드레싱하는 뱅크와 동일한 뱅크를 어드레싱하는 판독 명령을 공급받은 경우, 주소 래치/비교기(6, 7)는 이전 기록 명령이 공급된 때 래치한 주소 신호를 계속 래치한다. 기록 데이터 버퍼(28)도 이전 기록 명령에 의해 공급된 데이터(B)를 계속 홀드한다.

판독 명령(C)으로부터 두 클럭 경과 후에 판독 명령(D)이 명령 디코더(2)로 공급되고 주소 신호(D)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)로 공급된다. 그 다음, 주소 래치/비교기(6, 7)가 이전 기록 명령(B)이 공급된 때 래치된 주소 신호(B)와 현재 판독 명령(D)에 의해 공급된 주소 신호(D)를 비교한다.

주소 래치/비교기(6, 7)는 주소 신호(B)와 주소 신호(D)가 다른 것을 인식하고 현재 판독 명령(D)이 수신된 때 공급된 주소 신호(D)를 뱅크(0) 회로(14)에 포함된 프리디코더(20-1, 20-2)에 공급한다. 명령 디코더(2)가 이전 기록 명령이 어드레싱한 뱅크와 동일한 뱅크를 어드레싱하는 판독 명령을 공급받으면 주소 래치/비교기(6, 7)는 이전 기록 명령이 수신된 때 래치된 주소 신호를 계속 래치한다.

주소 래치/비교기(6, 7)로부터 주소 신호(D)를 공급받은 프리디코더(20-1, 20-2)는 주소 신호(D)를 프리디코드한 후 블럭 디코더(19), 워드 디코더(21), 1/4 디코더(22), BLT 디코더(23), S/A 발생기(24) 및 열 디코더(25)에 공급한다.

열 선 선택 신호(CL)가 프리디코드된 주소 신호(D)에 근거하여 인에이블되면, 커패시터(501)에 저장된 데이터는 비트선(BL, /BL)으로 읽혀진 다음 열 게이트로 기능하는 NMOS 트랜지스터(510, 511)를 통해 데이터 버스선(DB, /DB)으로 읽혀진다. 그 다음, 데이터 버스선(DB, /DB)으로 읽혀진 데이터(D)는 데이터 출력 버퍼(13)로부터 데이터 변환기(12)를 거쳐 FCRAM 외부로 출력된다.

판독 명령(D)으로부터 두 클럭 경과 후에 기록 명령(E)이 명령 디코더(2)로 공급되고 주소 신호(E)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)로 공급된다. 주소 래치/비교기(6, 7)가 이전 기록 명령이 수신된 때 래치된 주소 신호(B)를 뱅크(0) 회로(14)에 포함된 프리디코더(20-1, 20-2)에 공급하고 현재 기록 명령에 연관되고 주소 신호(E)를 래치한다. 주소 래치/비교기(6, 7)로부터 주소 신호(B)를 공급받은 프리디코더(20-1, 20-2)는 주소 신호(B)를 프리디코드한 후 블럭 디코더(19), 워드 디코더(21), 1/4 디코더(22), BLT 디코더(23), S/A 발생기(24) 및 열 디코더(25)에 공급한다. 열 선 선택 신호(CL)가 프리디코드된 주소 신호(B)에 근거하여 인에이블되면, 판독/기록 버퍼(27)에 홀드된 데이터(B)는 비트선(BL, /BL)을 거쳐 커패시터(501)에 저장된다.

이상에서, 기록 명령(W)에 의해 쓰여진 기록 데이터가 동일 뱅크 내에서 뒤이은 판독 명령(R)에 의해 읽혀질 때, 데이터가 코어 회로(19)의 메모리 셀로부터 판독되지 않고 기록 데이터 버퍼(28)로부터 판독되는 경우에 대하여 설명하였다. 결국, 판독 명령(R)이 기록 명령(W)에 의한 데이타의 기록 과정이 완료되기 전에 시작될 수 있으므로 판독/기록 사이클이 감소된다.

이하에서는, 도 10을 참조하여 기록 명령(W)에 기록 마스크 기능(write mask function)이 적용되는 시퀀스를 설명한다. 도 10에 연속적으로 기록(마스크 됨), 판독, 판독 및 기록 명령이 수신되는 시퀀스를 도시하였다. 도 10에 도시된 클럭 사이클은 도 4에 도시된 클럭 사이클의 두 배이고 기록 데이터 지연 및 판독 데이터 지연은 서로 동일하다.

기록 마스크 기능은 기록 데이터의 일부분을 마스크하는 것이며, 마스크된 부분은 기록되지 않는다. 이하에서는, 판독 마스크 기능(read mask function)에 대해서는 설명하지 않는다.

기록 명령(B)이 명령 디코더(2)로 공급되고 주소 신호(B)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)로 공급된다. 그 다음, 주소 래치/비교기(6, 7)가 뱅크(0) 회로(14)에 포함된 프리디코더(20-1, 20-2)로 이전 기록 명령이 수신된 때 래치된 주소 신호(A)를 공급하고 현재 기록 명령에 연관되고 주소 신호(B)를 래치한다.

주소 래치/비교기(6, 7)로부터 주소 신호(A)를 공급받은 프리디코더(20-1, 20-2)는 주소 신호(A)를 프리디코드하여 블럭 디코더(19), 워드 디코더(21), 1/4 디코더(22), BLT 디코더(23), S/A 발생기(24) 및 열 디코더(25)에 공급한다. 기록 명령에 연관되고 데이터 입력 버퍼(11)에 공급되는 데이터(A0, A1)가 데이터 변환기(10)을 통해 기록 데이터 버퍼(28)에 공급되고 이로부터 다시 판독/기록 버퍼(27)에 공급된다.

열 선 선택 신호(CL)가 프리디코드된 주소 신호(A)에 근거하여 인에이블되면, 판독/기록 버퍼(27)에 홀드된 데이터(A0, A1)는 비트선(BL, /BL)을 거쳐 커패시터(501)에 저장된다.

기록 명령(B)의 두 클럭 후에 판독 명령이 명령 디코더(2)에 공급되고 주소 신호(B)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)에 공급된다. 그 다음, 주소 래치/비교기(6, 7)가 이전 기록 명령이 수신된 때 래치된 주소 신호(B)와 현재 판독 명령(C)에 연관된 주소 신호(B)를 비교한다.

이전 기록 명령(B)이 수신된 때 래치된 주소 신호(B)와 현재 판독 명령(C)에 연관된 주소 신호(B)가 일치하므로, 양 주소가 동일하다는 것을 나타내는 신호가 뱅크(0) 회로(14)에 포함된 제어 장치(26)에 공급된다. 제어 장치(26)는 이전 기록명령에 의해 공급되고 기록 데이터 버퍼(28)에 홀드된 데이터(B0)를 데이터 출력 버퍼(13)로부터 데이터 변환기(12)를 통해 출력단으로 출력한다.

열 선 선택 신호(CL)가 프리디코드된 주소 신호(B)에 근거하여 인에이블된 때, 기록 마스크 기능에 의해 마스크된 데이터(B1)는 커패시터(501)로부터 비트선(BL, /BL)으로 읽혀진 다음 열 게이트로 기능하는 NMOS 트랜지스터(510, 511)을 통해 데이터 버스선(DB, /DB)으로 읽혀진다.

그 다음, 데이터 버스선(DB, /DB)상의 데이터(B1)는 데이터 출력 버퍼(13)로부터 데이터 변환기(12)를 통해 FCRAM 외부로 출력된다.

명령 디코더(2)가 이전 기록 명령에서 어드레싱한 뱅크와 동일한 뱅크를 어드레싱하는 판독 명령을 공급받은 경우, 주소 래치/비교기(6, 7)는 이전 기록 명령이 수신된 때 래치된 주소 신호를 계속 래치한다. 기록 데이터 버퍼(28)는 이전 기록 명령에 의해 공급된 데이터(B0)를 계속 홀드한다.

열 선 선택 신호(CL)가 프리디코드된 주소 신호(D)에 근거하여 인에이블된 때, 커패시터(501)에 저장된 데이터는 비트선(BL, /BL)으로 읽혀진 다음 열 게이트로 기능하는 NMOS 트랜지스터(510, 511)를 통해 데이터 버스선(DB, /DB)으로 읽혀진다. 그 다음, 데이터 버스선(DB, /DB)으로 읽혀진 데이터(D0, D1)는 판독/기록 버퍼(27)에 공급된 후 데이터 출력 버퍼(13)로부터 데이터 변환기(12)를 거쳐 FCRAM 외부로 출력된다.

판독 명령(D)의 두 클럭 후에 기록 명령(E)이 명령 디코더(2)로 입력되고 주소 신호(E)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)로 공급된다. 그 다음, 주소 래치/비교기(6, 7)가 뱅크(0) 회로(14)에 포함된 프리디코더(20-1, 20-2)에 이전 기록 명령이 수신된 때 래치한 주소 신호(B)를 공급하고 현재 기록 명령에 연관된 주소 신호(E)를 래치한다.

주소 래치/비교기(6, 7)로부터 주소 신호(B)를 공급받은 프리디코더(20-1, 20-2)는 주소 신호(B)를 프리디코드하여 블럭 디코더(19), 워드 디코더(21), 1/4 디코더(22), BLT 디코더(23), S/A 발생기(24) 및 열 디코더(25)에 공급한다. 열 선 선택 신호(CL)가 프리디코드된 주소 신호(B)에 근거하여 인에이블되면, 판독/기록 버퍼(27)에 홀드된 데이터(B0)가 비트선(BL, /BL)을 거쳐 커패시터(501)에 저장된다. 이 시점에서, 기록 마스크 기능에 의해 마스크된 데이터(B1)는 커패시터(501) 에 새로이 저장되는 것이 아니고, 커패시터(501)에는 현재 저장된 데이터가 계속 홀드된다.

상기의 기록 마스크 기능은 동일 주소에 포함된 데이타의 일부가 재차 기록될 때 활용된다. 기록 마스크 기능은 외부 공급 신호에 의해 제어된다. 예를 들어, 마스크된 데이터에 관하여 고 레벨로 변환되는 마스크 신호 또는 복수 개의 소정의 신호에 의해 정의된 명령 신호가 기록 마스크 기능을 제어하는 데 사용된다.

기록 마스크 기능을 제어하는 신호(이하에서는, 기록 마스크 제어 신호라 칭함)가 명령 디코더(2)로 공급되고, RAS 발생기(16) 및 제어 장치(18)를 통해 판독/기록 버퍼(27) 및 기록 데이터 버퍼(28)를 제어하는 제어 장치(26)로 공급된다.

따라서, 도 9에 도시된 바와 같이, 다음 동작이 수행될 수 있다. 기록 명령(W)에 의해 기록된 기록 데이터가 즉각적으로 판독 명령(R)에 의해 동일 뱅크내에서 판독되는 경우, 기록 마스크 기능에 의해 마스크된 데이터는 코어 회로(29)의 메모리 셀로부터 판독되고, 잔여 데이터(remaining data)는 기록 데이터 버퍼(28)로부터 판독된다. 따라서, 기록 마스크 기능이 사용되더라도 기록 명령(W)이 완료되기 전에 판독 명령(R)의 공정이 시작되는 것이 가능하다. 결국, 이 경우에도 판독/기록 사이클이 단축될 수 있다.

이하에서는, 페이지 모드(page-mode)를 포함한 동작 타이밍을 도 11을 참조하여 설명한다. 도 11은 연속적으로 기록, 기록(페이지 모드 기록) 및 기록 명령을 도 5에 도시된 FCRAM이 수신하는 시퀀스의 타이밍 차트이다. 도 11의 클럭 사이클은 도 4의 클럭 사이클의 두 배이며 판독 데이터 지연 및 기록 데이터 지연은 서로 동일하다.

페이지 모드는, 열 주소가 변경될 때, 동일한 워드선(word line)에 관계된 데이터들이 함께 판독되거나 기록되는 동작으로 정의된다. 도 11에 도시된 바와 같이, 페이지 모드가 적용된 동작이 한 클럭의 시간 간격으로 수행될 수 있다.

주소 래치/비교기(6, 7)로부터 주소 신호(A)를 공급받은 프리디코더(20-1, 20-2)는 주소 신호(A)를 프리디코드하여 블럭 디코더(19), 워드 디코더(21), 1/4 디코더(22), BLT 디코더(23), S/A 발생기(24) 및 열 디코더(25)에 공급한다. 기록 명령에 의해 데이터 입력 버퍼(11)에 입력된 주소 신호(A)는 데이터 변환기(10)를 통해 기록 데이터 버퍼(28)에 공급되고, 그 다음 기록 데이터 버퍼(28)로부터 판독/기록 버퍼(27)로 공급된다.

기록 명령(B)의 두 클럭 후에 페이지 모드 기록 명령(C)이 명령 디코더(2)로 공급되고 주소 신호(C)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)로 공급된다. 그 다음, 주소 래치/비교기(6, 7)가 이전 기록 명령(B)이 공급된 때 래치된 주소 신호(B)를 계속 홀드하고, 뱅크(0) 회로(14)에 포함된 프리디코더(20-1, 20-2)에 이전 페이지 모드 기록 명령(C)이 공급된 때 래치된 주소 신호(C)를 공급한다. 페이지 모드 기록 명령(D)에 의해 데이터 입력 버퍼(11)에 저장된 데이터(C)는 기록 데이터 버퍼(28)에 홀드되는 것이 아니라 판독/기록 버퍼(27)에 홀드된다.

주소 래치/비교기(6, 7)로부터 주소 신호(C)를 공급받은 프리디코더(20-1, 20-2)는 주소 신호(C)를 프리디코드하여 블럭 디코더(19), 워드 디코더(21), 1/4 디코더(22), BLT 디코더(23), S/A 발생기(24) 및 열 디코더(25)에 공급한다. 열 선 선택 신호(CL)가 프리디코드된 주소 신호(C)에 근거하여 인에이블되면, 판독/기록 버퍼(27)에 홀드된 데이터(C)가 비트선(BL, /BL)을 거쳐 커패시터(501)에 저장된다. 그 후, 페이지 모드 기록 명령(D, E)이 페이지 모드 종료 명령(page-mode close command)(PC)이 수신될 때까지 실행된다.

페이지 모드 종료 명령(PC)이 공급되면, FCRAM의 동작은 도 6에 도시된 연속적인 기록 동작으로 돌아간다. 기록 명령(F)이 명령 디코더(2)로 공급된다. 페이지 모드 동안에 주소 래치/비교기(6, 7)에 계속 래치된 주소 신호(B)가 뱅크(0) 회로(14)에 포함된 프리디코더(20-1, 20-2)에 공급된다. 도 6에 도시된 연속적인 동작에 의하여 기록 데이터 버퍼(28)에 홀드된 데이터(B)가 비트선(BL, /BL)을 거쳐 커패시터(501)에 저장된다.

도 11에 도시된 것처럼 페이지 모드시에는, 이전 기록 명령(W)에 연관된 기록 데이터 및 주소 신호는 기록 데이터 버퍼(28) 및 주소 래치/비교기(6, 7)에 래치된다. 따라서, 기록 명령(W)에 의한 기록 동작이 완료되기 전에 페이지 모드 기 록 명령(W)이 시작될 수 있다.

이하에서는, 본 발명의 제2 실시예를 도 12를 참조하여 설명한다. 도 12는 본 발명의 제2 실시예에 따른 반도체 메모리 디바이스의 블럭도이다. 도 12에서, 도 5에 도시된 부분은 동일한 참조 번호를 부여한다.

본 발명의 제2 실시예는 두 개의 이중 주소 래치/비교기(double address latch&comparator)(30, 31) 및 두 개의 기록 데이터 버퍼(32, 33)가 설치된 점에서 도 12에 그에 관한 디바이스가 도시된 제1 실시예와 다르다. 이러한 구조에서, 클럭 사이클이 긴 상황에서 비록 판독 지연 및 기록 지연이 길어지더라도, 판독 명령(R)과 기록 명령(W) 사이의 시간 간격을 일반적인 인터뱅크 구조에서의 최소 허용 시간(IRC)까지로 줄일 수 있다. FCRAM에서, 판독 명령(R)과 기록 명령(W) 사이의 시간 간격은 센스 증폭기의 동작 시간 간격에 기초하여 정의된다.

각각의 이중 주소 래치/비교기(30, 31)는 제1 주소 래치/비교기부 및 제2 주소 래치/비교기부로 구성된다. 이하에서는, 판독 명령 및 기록 명령의 수신시의 이중 주소 래치/비교기(30, 31)의 동작을 각각 설명한다.

기록 명령이 수신되면, 이중 주소 래치/비교기(30)는, 제1 주소 래치/비교기부에서 행 주소 버퍼(4)로부터 공급된 행 주소 신호를 래치하고, 제2 주소 래치/비교기부에서 제1 주소 래치/비교기부내에서 래치된 행 주소 신호를 래치한다. 제2 주소 래치/비교기부는 제1 주소 래치/비교기부로부터 공급된 행 주소를 래치하고 제2 주소 래치/비교기부에 래치된 행 주소 신호를 프리디코더(20-1)로 공급한다.

즉, 제2 주소 래치/비교기부에 래치된 행 주소를 활용하여 기록 데이터 버퍼(32, 33)에 홀드된 데이터를 코어 회로(29)에 기록한다.

판독 명령이 수신되면, 이중 주소 래치/비교기(30)는 행 주소 버퍼(4)로부터 공급된 행 주소와 제1 주소 래치/비교기부에 래치된 행 주소를 비교한다. 두 주소 신호가 서로 일치하면 이중 주소 래치/비교기(30)는 이에 관한 신호를 제어 장치(26)로 공급한다. 그러면, 제어 장치(26)는 기록 데이터 버퍼(32) 또는 기록 데이터 버퍼(33)에 홀드된 데이터가 출력되게 한다. 이 시점에서, 두 기록 데이터 버퍼(32, 33) 중 어느 버퍼로부터의 데이터인지에 대한 판단 정보(decision)가 뒤에 설명하는 타이밍에 따라 출력되어야 한다.

더우기, 이중 주소 래치/비교기(30)가 현재 판독 명령이 수신된 때 행 주소 버퍼(4)로부터 공급된 행 주소와 제2 주소 래치/비교기부에 래치된 행 주소 신호를 비교한다. 양 주소 신호가 불일치하면, 현재의 판독 명령이 수신된 때 공급된 주소 신호에 따라 코어 회로(29)로부터 데이터가 판독된다.

이중 주소 래치/비교기(31)의 동작도 열 주소 신호가 열 주소 버퍼(5)로부터 공급되는 것과 열 주소 신호가 프리디코더(20-2)로 공급되는 것을 제외하고는 이중 주소 래치/비교기(30)의 동작과 동일하다.

이하에서는, 본 발명의 제2 실시예에 따른 FCRAM의 동작을 도 13을 참조하여 설명한다. 도 13에 기록 명령이 연속적으로 공급될 때 수행되는 동작을 도시하였다. 도 13의 클럭 사이클은 도 4의 클럭 사이클의 두 배이며 판독 데이터 지연 및 기록 데이터 지연은 서로 동일하다.

기록 명령(B)이 명령 디코더(2)로 공급되고 주소 신호(B)가 이중 주소 래치/ 비교기(30, 31)로 공급된다. 이중 주소 래치/비교기(30, 31)가, 제1 주소 래치/비교기부(이하, 제1 부분이라 칭함)에서 이전 기록 명령이 수신된 때 제1 부분에 래치된 주소 신호(A)를 래치하고, 제1 부분(first part)에 주소 신호(B)를 래치한다. 이 시점에서, 제2 주소 래치/비교기부(이하, 제2 부분이라 칭함)에 래치된 주소 신호(xx)가 프리디코더(20-1, 20-2)로 공급된다.

이중 주소 래치/비교기(30, 31)로부터 주소 신호(xx)를 공급받은 프리디코더(20-1, 20-2)는 주소 신호(xx)를 프리디코드하여 블럭 디코더(19), 워드 디코더(21), 1/4 디코더(22), BLT 디코더(23), S/A 발생기(24) 및 열 디코더(25)에 공급한다.

기록 명령(B)이 명령 디코더(2)로 공급된 때, 기록 데이터 버퍼(33)에 홀드된 데이터(xx)가 판독/기록 버퍼(27)로 공급된다. 이 시점에서, 기록 데이터 버퍼(32)는 데이터 변환기(10)를 통해 데이터 입력 버퍼(11)에 입력된 데이터(A)를 공급받는다.

열 선 선택 신호(CL)가 프리디코드된 주소 신호(xx)에 근거하여 선택되면, 판독/기록 버퍼(27)에 홀드된 데이터(xx)가 비트선(BL, /BL)을 거쳐 커패시터(501)에 저장된다.

기록 명령(B)의 두 클럭 후에 기록 명령(C)이 명령 디코더(2)로 공급되고 주소 신호(C)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)로 공급된다. 그 다음, 이중 주소 래치/비교기(30, 31)가, 제2 부분에서 이전 기록 명령이 수신된 때 제1 부분에 래치된 주소 신호(B)를 래치하고, 제1 부분에서 주소 신호(C)를 래치한다.

이 시점에서, 제2 부분에 래치된 주소 신호(A)가 뱅크(0) 회로(14)에 포함된 프리디코더(20-1, 20-2)로 공급된다.

이중 주소 래치/비교기(30, 31)로부터 주소 신호(A)를 공급받은 프리디코더(20-1, 20-2)는 주소 신호(A)를 프리디코드하여 블럭 디코더(19), 워드 디코더(21), 1/4 디코더(22), BLT 디코더(23), S/A 발생기(24) 및 열 디코더(25)에 공급한다.

기록 데이터 버퍼(32)는 데이터 입력 버퍼(11)로부터 공급받은 데이터(A)를 계속 홀드하고, 데이터(A)는 판독/기록 버퍼(27)에도 홀드된다. 이 시점에서, 데이터 입력 버퍼(11)에 입력된 데이터(B)가 데이터 변환기(10)를 통해 기록 데이터 버퍼(33)에 공급된다. 열 선 선택 신호(CL)가 프리디코드된 주소 신호(A)에 근거하여 인에이블되면, 판독/기록 버퍼(27)에 래치된 데이터(B)가 비트선(BL, /BL)을 거쳐 커패시터(501)에 저장된다.

위에 설명한 바와 같이, 본 발명의 제2 실시예에 따르면, 기록 데이터 버퍼(32, 33)는 명령 디코더(3)에 공급된 기록 명령에 대응하는 주소 신호를 교대로 공급받을 수 있다. 상기의 시퀀스를 반복함으로써, 연속적인 기록 동작이 수행될 수 있다.

도 14는 기록, 판독, 기록 및 판독 명령의 이 순서대로의 연속적인 실행에 대한 시퀀스의 타이밍 차트이다. 도 14의 클럭 사이클은 도 4의 클럭 사이클의 두 배이며 판독 데이터 지연 및 기록 데이터 지연은 서로 동일하다.

기록 명령(B)이 명령 디코더(2)로 공급되고 주소 신호(B)가 이중 주소 래치/ 비교기(30, 31)로 공급된다. 이중 주소 래치/비교기(30, 31)가, 제1 주소 래치/비교기부에서 이전 기록 명령이 수신된 때 제1 부분에 래치된 주소 신호(A)를 래치하고, 제1 부분에서 주소 신호(B)를 래치한다. 이 시점에서, 제2 부분에 래치된 주소 신호(xx)가 프리디코더(20-1, 20-2)로 공급된다.

이중 주소 래치/비교기(30, 31)로부터 주소 신호(xx)를 공급받은 프리디코더(20-1, 20-2)는 주소 신호(xx)를 프리디코드하여 블럭 디코더(19), 워드 디코더(21), 1/4 디코더(22), BLT 디코더(23), S/A 발생기(24) 및 열 디코더(25)에 공급한다. 기록 명령(B)이 명령 디코더(2)로 공급될 때, 기록 데이터 버퍼(33)에 래치된 데이터(xx)가 판독/기록 버퍼(27)에 래치된다.

열 선 선택 신호(CL)가 프리디코드된 주소 신호(xx)에 근거하여 인에이블되면, 판독/기록 버퍼(27)에 홀드된 데이터(xx)는 비트선(BL, /BL)을 거쳐 커패시터(501)에 저장된다. 데이터 입력 버퍼(11)로부터 공급된 데이터(A)는 데이터 변환기(10)을 통해 기록 데이터 버퍼(32)로 공급되어 이 버퍼에서 홀드된다. 기록 데이터 버퍼(33)는 이전 기록 명령에 의한 데이터(xx)를 계속 홀드한다.

기록 명령(B)의 두 클럭 후에 판독 명령(C)이 명령 디코더(2)로 공급되고 주소 신호(C)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)로 공급된다. 그 다음, 이중 주소 래치/비교기(30, 31)가, 이전 기록 명령(B)이 수신된 때 제1 부분에 래치된 주소 신호(B)와 현재 판독 명령(C)에 의해 공급된 주소 신호(C)를 비교한다.

주소 신호(B) 및 주소 신호(C)가 서로 불일치하므로, 이중 주소 래치/비교기(30, 31)는 현재 판독 명령(C)이 공급된 때 공급된 주소 신호(C)를 뱅 크(0) 회로(14)에 포함된 프리디코더(20-1, 20-2)에 공급한다. 이중 주소 래치/비교기(30, 31)는 이전 기록 명령이 래치된 때 래치된 주소 신호를 계속 래치한다.

이중 주소 래치/비교기(30, 31)로부터 주소 신호(C)를 공급받은 프리디코더(20-1, 20-2)는 주소 신호(C)를 프리디코드하여 블럭 디코더(19), 워드디코더(21), 1/4 디코더(22), BLT 디코더(23), S/A 발생기(24) 및 열 디코더(25)에 공급한다.

열 선 선택 신호(CL)가 프리디코드된 주소 신호(C)에 근거하여 인에이블되면, 판독/기록 버퍼(27)에 홀드된 데이터(C)는 비트선(BL, /BL)을 거쳐 커패시터(501)에 저장되고, 열 게이트로서 기능하는 NMOS 트랜지스터(510, 511)을 통해 데이터 버스선(DB, /DB)으로 판독된다. 그 다음, 데이터 버스선(DB, /DB)으로 읽혀진 데이터(C)가 판독/기록 버퍼(27)에 공급되고, 데이터 출력 버퍼(13)로부터 데이터 변환기(12)를 거쳐 FCRAM 외부로 출력된다. 데이터 입력 버퍼(11)로부터 공급된 데이터(B)는 데이터 변환기(10)를 통해 기록 데이터 버퍼(33)로 입력되어 홀드된다. 기록 데이터 버퍼(32)는 이전 기록 명령에 의해 공급된 데이터(A)를 계속 홀드한다.

판독 명령(C)의 두 클럭 후에 기록 명령(D)이 명령 디코더(2)로 공급되고 주소 신호(D)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)로 공급된다. 그 다음, 이중 주소 래치/비교기(30, 31)가, 제2 부분에서 이전 기록 명령이 수신된 때 제1 부분에 래치된 주소 신호를 래치하고, 제1 부분에 주소 신호(D)를 래치한다.

이중 주소 래치/비교기(30, 31)로부터 주소 신호(A)를 공급받은 프리디코더(20-1, 20-2)는 주소 신호(A)를 프리디코드하여 블럭 디코더(19), 워드 디코더(21), 1/4 디코더(22), BLT 디코더(23), S/A 발생기(24) 및 열 디코더(25)에 공급한다. 기록 명령(D)이 명령 디코더에 공급된 때, 기록 데이터 버퍼(32)에 홀드된 데이터(A)는 판독/기록 버퍼(27)에도 홀드된다.

열 선 선택 신호(CL)가 프리디코드된 주소 신호(A)에 근거하여 인에이블되면, 판독/기록 버퍼(27)에 홀드된 데이터(A)는 비트선(BL, /BL)을 거쳐 커패시터(501)에 저장된다. 상기 동작을 반복함으로써, 연속적인 기록, 판독, 기록 및 판독의 동작이 수행될 수 있다.

도 14에 도시된 시퀀스는 기록 명령(W)이 공급되는 동작 및 이 기록 명령(W)에 의해 기록된 기록 데이터는 판독 명령(R)에 의해 동일한 뱅크로부터 즉각 판독되는 경우를 포함하지 않고 있다.

도 15는 기록 명령(W)이 공급되고 이 명령에 의해 기록된 데이터가 즉각적으로 판독 명령(R)에 의해 동일한 뱅크에서 판독되는 시퀀스에 대한 타이밍 차트이다. 도 15의 클럭 사이클은 도 4의 클럭 사이클의 두 배이고 판독 데이터 지연 및 기록 데이터 지연은 서로 동일하다.

기록 명령(B)이 명령 디코더(2)로 공급되고 주소 신호(B)가 이중 주소 래치/비교기(30, 31)로 공급된다. 그 다음, 이중 주소 래치/비교기(30, 31)가, 제2 부분에서 이전 기록 명령이 수신된 때 제1 부분에 래치된 주소 신호(A)를 래치하고, 제1 부분(first part)에 주소 신호(B)를 래치한다. 이 시점에서, 제2 부분에 래치된 주소 신호(xx)가 뱅크(0) 회로(14)에 포함된 프리디코더(20-1, 20-2)로 공급된다.

이중 주소 래치/비교기(30, 31)로부터 주소 신호(xx)를 공급받은 프리디코더(20-1, 20-2)는 주소 신호(xx)를 프리디코드하여 블럭 디코더(19), 워드 디코더(21), 1/4 디코더(22), BLT 디코더(23), S/A 발생기(24) 및 열 디코더(25)에 공급한다. 기록 명령(B)이 명령 디코더(2)로 공급된 때 기록 데이터 버퍼(33)에 홀드된 데이터(xx)가 판독/기록 버퍼(27)로 공급된다.

열 선 선택 신호(CL)가 프리디코드된 주소 신호(xx)에 근거하여 인에이블되면, 판독/기록 버퍼(27)에 홀드된 데이터(xx)는 비트선(BL, /BL)을 거쳐 커패시터(501)에 저장된다. 데이터 입력 버퍼(11)로부터 공급된 데이터(A)는 데이터 변환기(10)를 통해 기록 데이터 버퍼(32)에 입력되어 홀드된다. 기록 데이터 버퍼(33)는 이전 기록 명령에 의해 공급된 데이터를 계속 홀드한다.

기록 명령(B)의 두 클럭 후에 판독 명령(C)이 명령 디코더(2)로 공급되고 주소 신호(B)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)로 공급된다. 그 다음, 이중 주소 래치/비교기(30, 31)가, 이전 기록 명령(B)이 수신된 때 제1 부분에 래치된 주소 신호(B)와 현재 판독 명령(C)에 의해 공급된 주소 신호(B)를 비교한다.

비교된 두 주소 신호가 서로 일치하므로, 이중 주소 래치/비교기(30, 31)는 두 주소 신호가 일치함을 나타내는 신호를 뱅크(0) 회로(14)에 포함된 제어 장치(26)로 출력한다.

제어 장치(26)는 이전 기록 명령(B)에 근거하여 기록 데이터 버퍼(33)에 홀드된 데이터(B)를 데이터 출력 버퍼(13)로부터 데이터 변환기(12)를 통해 FCRAM 외부로 출력한다. 판독 명령이 명령 디코더(2)로 입력될 때, 이중 주소 신호 래치 및 비교기(30, 31)는 이전 기록 명령이 공급된 때 래치된 주소 신호를 계속 래치한다.

데이터 입력 버퍼(11)로부터 공급된 데이터(B)는 데이터 변환기(10)를 통해 기록 데이터 버퍼(33)로 공급되어 홀드된다. 기록 데이터 버퍼(32)는 이전 기록 명령에 의해 공급된 데이터(A)를 계속 홀드한다. 후속의 동작은 도 11에 도시된 바와 같으며 이에 대한 설명을 생략한다.

본 발명의 제2 실시예에 따르면, 기록 명령(W)이 공급되고 이에 따라 기록된 데이터를 뒤이은 판독 명령(R)이 동일한 뱅크에서 즉각적으로 판독하는 경우에, 데이터는 코어 회로(19)로부터 판독되는 것이 아니라 기록 데이터 버퍼(32, 33)로부터 판독된다. 따라서, 판독 명령(R)으로부터 일어나는 과정은 기록 명령에 의한 기록 과정이 완료되기 전에 시작될 수 있다. 결국, 클럭 사이클이 긴 경우에 판독 데이터 지연 및 기록 데이터 지연이 길어지더라도, 판독 명령(R)과 기록 명령(W) 사이의 시간 간격이 일반적인 인터뱅크 구성에서 가능한 최소 허용 시간(IRC)까지 감소될 수 있다.

이하에서는, 본 발명의 제3 실시예에 따른 반도체 메모리 디바이스를 도 16을 참조하여 설명한다. 도 16에서, 도 12에 도시된 것과 동일한 부분은 동일한 참조 번호를 부여한다.

도 16에 도시된 구조는 두 개의 3중 주소 래치/비교기(triple address latch&comparator)(35, 36) 및 세 개의 기록 데이터 버퍼(32, 33, 37)를 가진 점에서 도 12에 도시된 것과 다르다.

위의 구조에서, 클럭 사이클이 길어 판독 데이터 지연 및 기록 데이터 지연이 길어지더라도, 판독 명령(R)과 기록 명령(W) 사이의 시간 간격이 일반적인 인터뱅크 구성에서 가능한 최소 허용 시간(IRC)까지 감소될 수 있다.

각 3중 주소 래치/비교기(35, 36)는 제1 주소 래치/비교기부(이하, 제1 부분이라 칭함),제2 주소 래치/비교기부(이하, 제2 부분이라 칭함) 및 제3 주소 래치/비교기부(이하, 제3 부분이라 칭함)로 구성된다. 이하에서는, 기록 및 판독 명령이 공급될 때의 각 3중 주소 래치/비교기(35, 36)의 동작에 대해 설명한다.

기록 명령이 공급되면, 3중 주소 래치/비교기(35)는, 제 1부분에서 행 주소 버퍼(4)로부터 공급된 행 주소 신호를 래치하고, 제 2부분에서 제1 부분에 래치된 주소 신호를 래치한다. 제 2부분은 제1 부분으로부터의 행 주소 신호를 래치하고 제3 부분은 제2 부분에 래치된 행 주소 신호를 래치한다.

제3 부분은 제2 부분으로부터 공급된 행 주소 신호를 래치하고 래치하던 행 주소 신호를 프리디코더(20-1)로 공급한다. 제3 부분에 래치된 행 주소 신호를 사용하여 기록 데이터 버퍼(32, 33, 37)에 저장된 데이터가 코어 회로(19)에 기록된다.

판독 명령이 공급되면, 3중 주소 래치/비교기(35)가 행 주소 버퍼(4)로부터 공급된 행 주소 신호와 제1 부분에 래치된 행 주소 신호를 비교한다. 비교된 두 신호가 서로 일치하면, 3중 주소 래치/비교기(35)는 주소 신호의 일치를 나타내는 신 호를 제어 장치(26)에 공급한다. 제어 장치(26)는 기록 데이터 버퍼(32, 33, 37) 중 하나의 버퍼에 저장된 데이터를 출력한다. 이 시점에서 기록 데이터 버퍼(32, 33, 37) 중 어느 버퍼로부터 데이터가 출력되는가에 대한 판단 정보가 후술하는 타이밍에 맞추어 출력되어야 한다.

또한, 3중 주소 래치/비교기(35)가 현재 판독 명령에 의해 행 주소 버퍼(4)로부터 공급된 행 주소 신호와 제3 부분에 래치된 행 주소 신호를 비교하여 두 신호가 서로 다르면, 데이터는 현재 판독 명령이 공급된 때 공급된 행 주소 신호에 따라 코어 회로(29)로부터 판독된다.

3중 주소 래치/비교기(36)의 동작은 열 주소 버퍼(5) 및 프리디코더(20-2)로부터 열 주소 신호를 공급받는다는 것을 제외하고 3중 주소 래치/비교기(35)와 동일하다.

도 17은 도 16에 도시된 디바이스의 연속적인 기록 동작에 대한 타이밍 차트이다. 도 17의 클럭 사이클은 도 4의 클럭 사이클의 두 배이며, 판독 데이터 지연 및 기록 데이터 지연은 서로 일치한다.

기록 명령(B)이 명령 디코더(2)로 공급되고 주소 신호(B)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)로 공급된다. 3중 주소 래치/비교기(35, 36)는, 제2 부분에서 이전 기록 명령이 공급된 때 제1 부분에 래치된 주소 신호를 래치하고, 제1 부분에서 주소 신호(B)를 래치한다. 이전 기록 명령이 공급된 때 제2 부분에 래치된 주소 신호(xx)는 제3 부분에 래치되고, 제3 부분에 래치된 주소 신호(xxx)가 뱅크(0) 회로(14)에 포함된 프리디코더(20-1, 20-2)에 공급된다.

3중 주소 래치/비교기(35, 36)로부터 주소 신호(xxx)를 공급받은 프리디코더(20-1, 20-2)는 주소 신호(xxx)를 프리디코드하여 블럭 디코더(19), 워드 디코더(21), 1/4 디코더(22), BLT 디코더(23), S/A 발생기(24) 및 열 디코더(25)에 공급한다. 기록 명령(B)이 명령 디코더(2)로 공급될 때 기록 데이터 버퍼(37)에 래치된 데이터(xxx)가 판독/기록 버퍼(27)에 홀드된다.

열 선 선택 신호(CL)가 프리디코드된 주소 신호(xxx)에 근거하여 인에이블되면, 판독/기록 버퍼(27)에 래치된 데이터(xxx)는 비트선(BL, /BL)을 거쳐 커패시터(501)에 저장된다. 데이터 입력 버퍼(11)로부터 공급된 데이터(xx)는 데이터 변환기(10)를 통해 기록 데이터 버퍼(32)로 공급되어 이 버퍼에서 홀드된다. 기록 데이터 버퍼(33)는 이전 기록 명령에 의한 데이터(xxxx)를 계속 홀드한다.

기록 명령(B)의 두 클럭 후에 기록 명령(C)이 명령 디코더(2)로 공급되고 주소 신호(C)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)로 공급된다. 3중 주소 래치/비교기(35, 36)는, 제2 부분에서 이전 기록 명령이 공급된 때 제1 부분에 래치된 주소 신호(B)를 래치하고, 제1 부분에서 주소 신호(C)를 래치한다.

이전 기록 명령이 공급된 때 제2 부분에 래치된 주소 신호(A)는 제3 부분에 래치되고, 제3 부분에 래치된 주소 신호(xx)가 뱅크(0) 회로(14)에 포함된 프리디코더(20-1, 20-2)에 공급된다.

3중 주소 래치/비교기(35, 36)로부터 주소 신호(xx)를 공급받은 프리디코더(20-1, 20-2)는 주소 신호(xx)를 프리디코드하여 블럭 디코더(19), 워드 디코더(21), 1/4 디코더(22), BLT 디코더(23), S/A 발생기(24) 및 열 디코더(25)에 공급한다. 기록 명령이 명령 디코더(2)로 공급될 때, 기록 데이터 버퍼(37)에 래치된 데이터(xx)가 판독/기록 버퍼(27)에 홀드된다.

열 선 선택 신호(CL)가 프리디코드된 주소 신호(xx)에 근거하여 인에이블되면, 판독/기록 버퍼(27)에 래치된 데이터(xx)는 비트선(BL, /BL)을 거쳐 커패시터(501)에 저장된다. 데이터 입력 버퍼(11)로부터 공급된 데이터는 데이터 변환기(10)를 통해 기록 데이터 버퍼(33)로 공급되어 이 버퍼에서 홀드된다. 기록 데이터 버퍼(37)는 이전 기록 명령에 의한 데이터(xxx)를 계속 홀드한다. 상기 동작을 반복함으로써, 연속적인 기록 명령을 수행할 수 있다.

본 발명의 제3 실시예에 따르면, 기록 명령(W)이 공급되고 이에 따라 기록된 기록 데이터를 뒤이은 판독 명령(R)이 동일한 뱅크에서 즉각적으로 판독하는 경우에, 데이터는 코어 회로(19)로부터 판독되는 것이 아니라 기록 데이터 버퍼(32, 33, 37)로부터 판독된다. 따라서, 판독 명령(R)으로부터 일어나는 과정은 기록 명령에 의한 기록 과정이 완료되기 전에 시작될 수 있다.

결국, 클럭 사이클이 긴 경우에 판독 데이터 지연 및 기록 데이터 지연이 길어지더라도, 판독 명령(R)과 기록 명령(W) 사이의 시간 간격이 일반적인 인터뱅크 구성에서 가능한 최소 허용 시간(IRC)까지 감소될 수 있다.

위에 기재된 설명은 FCRAM에 관한 것이지만 FCRAM의 메모리 셀의 주변 회로 구성은 SDRAM의 것과 동일하므로 본 발명은 SDRAM에 적용되는 경우를 포함한다.

도 18은 도 5에 도시된 반도체 메모리 디바이스내의 연속적인 페이지 모드 기록 동작에 대한 타이밍 차트이다. 도 18의 클럭 사이클은 도 4의 클럭 사이클의 두 배이며 판독 데이터 지연 및 기록 데이터 지연은 '1'이다.

도 18을 참조하여 설명하면, 기록 명령(B)이 명령 디코더(2)로 공급되고 주소 신호(B)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)로 공급된다. 그 다음, 뱅크(0) 회로(14)에 포함된 프리디코더(20-1, 20-2)에 주소 신호(B)가 공급된다.

행 주소 버퍼(4) 및 열 주소 버퍼(5)로부터 주소 신호(B)를 공급받은 프리디코더(20-1, 20-2)는 주소 신호(B)를 프리디코드하여 블럭 디코더(19), 워드 디코더(21), 1/4 디코더(22), BLT 디코더(23), S/A 발생기(24) 및 열 디코더(25)에 공급한다. 기록 명령(B)에 의해 데이터 입력 버퍼(11)에 공급된 데이터(B)가 데이터 변환기(10)를 통해 판독/기록 버퍼(27)에 래치된다.

열 선 선택 신호(CL)가 프리디코드된 주소 신호(B)에 근거하여 인에이블되면, 판독/기록 버퍼(27)에 래치된 데이터(B)는 비트선(BL, /BL)을 거쳐 커패시터(501)에 저장된다.

기록 명령(B)의 두 클럭 후에 페이지 모드 기록 명령(C)이 명령 디코더(2)로 공급되고 주소 신호(C)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)로 공급된다. 주소 래치/비교기(6, 7)가 현재의 페이지 모드 기록 명령(C)과 함께 공급된 주소 신호(C)를 래치한다. 현재의 페이지 모드 기록 명령(C)은 디바이스의 모드를 일반 모드(nomal mode)에서 페이지 모드로 전환하는 처음 명령이며, 페이지 모드 종료 명령이 수신될 때까지 대응하는 워드선(word line)이 계속 활성화된다. 상기 기간 중에, 열은 하나씩 선택적으로 활성화(enable)된다.

페이지 모드 기록 명령(C)의 한 클럭 후에 페이지 모드 기록 명령(D)이 명령 디코더(2)로 공급되고 주소 신호(D)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)로 공급된다. 그 다음, 주소 래치/비교기(6, 7)가 이전 페이지 모드 기록 명령(C)이 공급된 때 래치된 주소 신호(C)를 뱅크(0) 회로(14)에 포함된 프리디코더(20-1, 20-2)로 공급하고 현재 페이지 모드 기록 명령(D)을 래치한다.

주소 래치/비교기(6, 7)로부터 주소 신호(C)를 공급받은 프리디코더(20-1, 20-2)는 주소 신호(C)를 프리디코드하여 블럭 디코더(19), 워드 디코더(21), 1/4 디코더(22), BLT 디코더(23), S/A 발생기(24) 및 열 디코더(25)에 공급한다. 더우기, 페이지 모드 기록 명령(C)에 연관되고 데이터 입력 버퍼(11)에 입력된 데이터(C)가 데이터 변환기(10)를 통해 기록 데이터 버퍼(28)에 공급되고, 다시 기록 데이터 버퍼(28)로부터 판독/기록 버퍼(27)에 공급된다.

열 선 선택 신호(CL)가 프리디코드된 주소 신호(C)에 근거하여 인에이블되면, 판독/기록 버퍼(27)에 래치된 데이터는 비트선(BL, /BL)을 거쳐 커패시터(501)에 저장된다.

페이지 모드 기록 명령(D)의 한 클럭 후에 페이지 모드 기록 명령(E)이 명령 디코더(2)로 공급되고 주소 신호(E)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)로 공급된다. 그 다음, 주소 래치/비교기(6, 7)가 이전 페이지 모드 기록 명령(D)이 공급된 때 래치된 주소 신호(D)를 뱅크(0) 회로(14)에 포함된 프리디코더(20-1, 20-2)로 공급하고 현재 페이지 모드 기록 명령(E)을 래치한다.

주소 래치/비교기(6, 7)로부터 주소 신호(D)를 공급받은 프리디코더(20-1, 20-2)는 주소 신호(D)를 프리디코드하여 블럭 디코더(19), 워드 디코더(21), 1/4 디코더(22), BLT 디코더(23), S/A 발생기(24) 및 열 디코더(25)에 공급한다. 더우기, 페이지 모드 기록 명령(D)에 연관되어 데이터 입력 버퍼(11)에 입력된 데이터가 데이터 변환기(10)를 통해 기록 데이터 버퍼(28)에 공급되고, 다시 기록 데이터 버퍼(28)로부터 판독/기록 버퍼(27)에 공급된다.

열 선 선택 신호(CL)가 프리디코드된 주소 신호(D)에 근거하여 인에이블되면, 판독/기록 버퍼(27)에 래치된 데이터(D)가 비트선(BL, /BL)을 거쳐 커패시터(501)에 저장된다.

페이지 모드 기록 명령(E)의 한 클럭 후에 페이지 모드 종료 명령(PC)이 명령 디코더(2)로 공급된다. 그 다음, 주소 래치/비교기(6, 7)가 이전 페이지 모드 기록 명령(E)이 공급된 때 래치된 주소 신호(E)를 프리디코더(20-1, 20-2)로 공급한다.

주소 래치/비교기(6, 7)로부터 주소 신호(E)를 공급받은 프리디코더(20-1, 20-2)는 주소 신호(E)를 프리디코드하여 블럭 디코더(19), 워드 디코더(21), 1/4 디코더(22), BLT 디코더(23), S/A 발생기(24) 및 열 디코더(25)에 공급한다. 페이지 모드 기록 명령(E)에 연관되어 데이터 입력 버퍼(11)에 입력된 데이터(C)가 데이터 변환기(10)를 통해 기록 데이터 버퍼(28)에 공급되고, 다시 기록 데이터 버퍼(28)로부터 판독/기록 버퍼(27)에 공급된다.

열 선 선택 신호(CL)가 프리디코드된 주소 신호(E)에 근거하여 인에이블되면, 판독/기록 버퍼(27)에 래치된 데이터(E)는 비트선(BL, /BL)을 거쳐 커패시터(501)에 저장된다. 그 다음, 디바이스는 페이지 모드로부터 일반 모드로 전환하고, 기록 명령(G)이 위에 설명한 기록 명령(B)과 동일한 방식으로 처리된다.

도 19는 페이지 모드 기록 명령 및 페이지 모드 판독 명령이 연속적으로 공급되는 경우의 시퀀스에 대한 타이밍 차트이다. 도 19의 클럭 사이클은 도 4의 클럭 사이클의 두 배이며 판독 데이터 지연 및 기록 데이터 지연은 '1'이다.

도 18을 참조하여 설명하면, 기록 명령(B)이 명령 디코더(2)로 공급되고, 주소 신호(B)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)로 공급된다. 그 다음, 뱅크(0) 회로(14)에 포함된 프리디코더(20-1, 20-2)에 주소 신호(B)가 공급된다.

행 주소 버퍼(4) 및 열 주소 버퍼(5)로부터 주소 신호(B)를 공급받은 프리디코더(20-1, 20-2)는 주소 신호(B)를 프리디코드하여 블럭 디코더(19), 워드 디코더(21), 1/4 디코더(22), BLT 디코더(23), S/A 발생기(24) 및 열 디코더(25)에 공급한다. 기록 명령(B)에 의하여 데이터 입력 버퍼(11)에 입력된 데이터(B)가 데이터 변환기(10)를 통해 판독/기록 버퍼(27)에 공급된다.

기록 명령(B)의 두 클럭 후에 페이지 모드 기록 명령(C)이 명령 디코더(2)로 공급되고 주소 신호(C)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)로 공급된다. 주소 래치/비교기(6, 7)는 현재의 페이지 모드 기록 명령(C)과 함께 공급된 주소 신호(C)를 래치한다. 현재의 페이지 모드 기록 명령(C)은 디바이스의 모드를 일반 모드에서 페이지 모드로 전환하는 처음 명령이며, 페이지 모드 종료 명령이 수신될 때까지 대응하는 워드선이 계속 활성화된다.

페이지 모드 기록 명령(C)의 한 클럭 후에 페이지 모드 판독 명령(D)이 명령 디코더(2)로 공급되고 주소 신호(D)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)로 공급된다. 그 다음, 주소 래치/비교기(6, 7)가 이전 페이지 모드 기록 명령(C)이 공급된 때 래치된 주소 신호(C)와 현재 페이지 모드 판독 명령에 연관되어 래치된 주소 신호(D)를 비교한다.

주소 신호(C) 및 주소 신호(D)가 서로 불일치하므로, 현재 페이지 모드 판독 명령(D)이 공급된 때 수신된 주소 신호(D)가 프리디코더(20-1, 20-2)에 공급된다. 주소 래치/비교기(6, 7)는 이전 페이지 모드 기록 명령(C)이 공급된 때 래치된 주소 신호(C)를 계속 래치한다.

주소 래치/비교기(6, 7)로부터 주소 신호(D)를 공급받은 프리디코더(20-1, 20-2)는 주소 신호(D)를 프리디코드하여 블럭 디코더(19), 워드 디코더(21), 1/4 디코더(22), BLT 디코더(23), S/A 발생기(24) 및 열 디코더(25)에 공급한다. 또한, 페이지 모드 기록 명령(C)에 연관되어 데이터 입력 버퍼(11)에 입력된 데이터(C)가 데이터 변환기(10)를 통해 기록 데이터 버퍼(28)에 공급된다.

열 선 선택 신호(CL)가 프리디코드된 주소 신호(D)에 근거하여 인에이블되면, 커패시터(501)에 저장된 데이터는 비트선(BL, /BL)으로 판독된 다음, 데이터 버스선(DB, /DB)으로 판독된다. 그 다음, 데이터 버스선(DB, /DB)으로 읽혀진 데이터가 판독/기록 버퍼(27)에 공급되고, 데이터 출력 버퍼(13)로부터 데이터 변환기(12)를 거쳐 FCRAM 외부로 출력된다. 기록 데이터 버퍼(28)는 이전 페이지 모드 기록 명령(C)에 의해 공급된 데이터(C)를 계속 홀드한다.

페이지 모드 판독 명령(D)의 한 클럭 후에 페이지 모드 기록 명령(E)이 명령 디코더(2)로 공급되고 주소 신호(E)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)로 공급된다. 주소 래치/비교기(6, 7)는 이전 페이지 모드 기록 명령(C)이 공급된 때 래치된 주소 신호(C)를 프리디코더(20-1, 20-2)에 공급하고 현재의 페이지 모드 기록 명령(E)을 래치한다.

주소 래치/비교기(6, 7)로부터 주소 신호(C)를 공급받은 프리디코더(20-1, 20-2)는 주소 신호(C)를 프리디코드하여 블럭 디코더(19), 워드 디코더(21), 1/4 디코더(22), BLT 디코더(23), S/A 발생기(24) 및 열 디코더(25)에 공급한다.

열 선 선택 신호(CL)가 프리디코드된 주소 신호(C)에 근거하여 인에이블되면, 기록 데이터 버퍼(28)에 래치된 데이터는 판독/기록 버퍼(27)에 공급되고, 그 다음, 비트선(BL, /BL)을 거쳐 커패시터(501)에 저장된다.

주소 래치/비교기(6, 7)로부터 주소 신호(E)를 공급받은 프리디코더(20-1, 20-2)는 주소 신호(E)를 프리디코드하여 블럭 디코더(19), 워드 디코더(21), 1/4 디코더(22), BLT 디코더(23), S/A 발생기(24) 및 열 디코더(25)에 공급한다. 페이지 모드 기록 명령(E)에 연관되고 데이터 입력 버퍼(11)에 입력된 데이터가 데이터 변환기(10)를 통해 기록 데이터 버퍼(28)에 공급되고, 다시 기록 데이터 버퍼(28)로부터 판독/기록 버퍼(27)에 공급된다.

열 선 선택 신호(CL)가 프리디코드된 주소 신호(E)에 근거하여 인에이블되면, 판독/기록 버퍼(27)에 래치된 데이터(E)는 비트선(BL, /BL)을 거쳐 커패시터(501)에 저장된다. 그 다음, 디바이스는 페이지 모드로부터 일반 모드로 전환하고, 후속되는 기록 명령(F, G)이 위에 설명한 기록 명령(B)과 동일한 방식으로 처리된다.

이하에서는, 페이지 모드 기록 명령이 공급되고 이에 의해 기록된 데이터를 페이지 모드 판독 명령이 즉각적으로 판독하는 시퀀스에 대해 설명한다.

도 20은 도 5에 도시된 FCRAM에서 페이지 모드 기록 명령 및 페이지 모드 판독 명령이 연속적으로 수신되는 경우의 타이밍 차트이다. 도 20의 클럭 사이클은 도 4의 클럭 사이클의 두 배이며 판독 데이터 지연 및 기록 데이터 지연은 '1'이다.

도 18을 참조하여 위에 설명한 바와 같이, 기록 명령(B)이 명령 디코더(2)로 공급되고 열 선 선택 신호(CL)가 프리디코드된 주소 신호(B)에 근거하여 인에이블된다. 그 다음, 판독/기록 버퍼(27)에 래치된 데이터(B)는 비트선(BL, /BL)을 거쳐 커패시터(501)에 저장된다.

기록 명령(B)의 두 클럭 후에 페이지 모드 기록 명령(C)이 명령 디코더(2)로 공급되고 주소 신호(C)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)로 공급된다. 주소 래치/비교기(6, 7)는 현재의 페이지 모드 기록 명령(C)과 함께 공급된 주소 신호(C)를 래치한다. 현재의 페이지 모드 기록 명령(C)은 디바이스의 모드를 일반 모드(nomal mode)에서 페이지 모드로 전환하는 처음 명령이며, 페이지 모드 종료 명령(page-mode close command)이 수신될 때까지 대응하는 워드선(word line)이 계속 활성화된다.

페이지 모드 기록 명령(C)의 한 클럭 후에 페이지 모드 판독 명령(D)이 명령 디코더(2)로 공급되고 주소 신호(C)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)로 공급된다. 그 다음, 주소 래치/비교기(6, 7)가 이전 페이지 모드 기록 명령(C)이 공급된 때 래치된 주소 신호(C)를 현재 페이지 모드 판독 명령에 연관된 주소 신호(C)와 비교한다.

두 주소 신호(C)가 서로 일치하므로, 뱅크(0) 회로(14)에 포함된 제어 회로(26)에 주소 일치를 나타내는 신호가 공급된다. 제어 회로(26)는, 이전 페이지 모드 기록 명령(C)과 함께 수신되고 데이터 변환기(10)를 통해 기록 데이터 버퍼(28)에 공급된 데이터(C)를 판독/기록 버퍼(27) 및 데이터 변환기(10)를 통해 FCRAM의 외부로 출력한다.

명령 디코더(2)가 페이지 모드 기록 명령을 수신한 후 페이지 모드 판독 명령을 수신할 때, 주소 래치/비교기(6, 7)는 페이지 모드 기록 명령이 수신된 때 래치된 주소 신호를 다음 페이지 모드 기록 명령이 수신될 때까지 계속 래치한다.

페이지 모드 판독 명령(D)의 한 클럭 후에 페이지 모드 기록 명령(E)이 명령 디코더(2)로 공급되고 주소 신호(E)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)로 공급된다. 주소 래치/비교기(6, 7)는 이전 페이지 모드 기록 명령(C)이 공급된 때 래치 된 주소 신호(C)를 프리디코더(20-1, 20-2)에 공급하고 현재 페이지 모드 기록 명령(E)을 래치한다.

열 선 선택 신호(CL)가 프리디코드된 주소 신호(C)에 근거하여 인에이블되면, 판독/기록 버퍼(27)에 래치된 데이터(C)가 비트선(BL, /BL)을 거쳐 커패시터(501)에 저장된다.

주소 래치/비교기(6, 7)로부터 주소 신호(E)를 공급받은 프리디코더(20-1, 20-2)는 주소 신호(E)를 프리디코드하여 블럭 디코더(19), 워드 디코더(21), 1/4 디코더(22), BLT 디코더(23), S/A 발생기(24) 및 열 디코더(25)에 공급한다. 페이지 모드 기록 명령(E)에 연관되어 데이터 입력 버퍼(11)에 공급된 데이터가 데이터 변환기(10)를 통해 기록 데이터 버퍼(28)에 공급되고, 다시 기록 데이터 버퍼(28)로부터 판독/기록 버퍼(27)로 공급된다.

열 선 선택 신호(CL)가 프리디코드된 주소 신호(E)에 근거하여 인에이블되면, 판독/기록 버퍼(27)에 래치된 데이터(E)가 비트선(BL, /BL)을 거쳐 커패시터(501)에 저장된다. 그 다음, 디바이스는 페이지 모드에서 일반 모드로 전환하고 기입 명령(F, G)이 위에 설명된 기록 명령(B)과 동일한 방식으로 처리된다.

이상에서 설명한 바와 같이, 페이지 모드 기록 명령에 의해 기록된 기록 데이터가 뒤이은 페이지 모드 판독 명령에 의해 동일 뱅크에서 판독되는 경우에, 데 이터가 코어 회로(29)의 메모리 셀로부터 판독되지 아니하고 기록 데이터 버퍼(28)로부터 판독되므로, 페이지 모드 기록 명령에 의한 데이터 기록 공정이 완료되기 전에 페이지 모드 판독 명령이 시작될 수 있다. 따라서, 판독/기록 사이클이 감소된다.

이하에서는, 도 12에 도시되고 위에서 설명한 두 개의 기록 데이터 버퍼(32, 33)를 가지는 반도체 메모리 디바이스에서의 연속적인 페이지 모드 기록에 관하여 도 21을 참조하여 설명한다. 도 21의 클럭 사이클은 도 4의 클럭 사이클의 두 배이며 판독 데이터 지연 및 기록 데이터 지연은 '2'이다.

기록 명령(B)의 두 클럭 후에 페이지 모드 기록 명령(C)이 명령 디코더(2)로 공급되고 주소 신호(C)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)로 공급된다. 주소 래치/비교기(30, 31)는, 제1 부분에서 현재 페이지 모드 기록 명령(C)과 함께 공급된 주소 신호(C)를 래치한다. 현재의 페이지 모드 기록 명령(C)은 디바이스의 모드를 일반 모드에서 페이지 모드로 전환하는 처음 명령이며, 페이지 모드 종료 명령이 수신될 때까지 대응하는 워드선이 계속 활성화된다.

페이지 모드 기록 명령(C)의 한 클럭 후에 페이지 모드 기록 명령(D)이 명령 디코더(2)로 공급되고 주소 신호(D)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)로 공급된다. 그 다음, 주소 래치/비교기(30, 31)가, 제2 부분에서 이전 페이지 모드 기록 명령(C)이 공급된 때 제1 부분에 래치된 주소 신호(C)를 래치하고, 제1 부분에서 현재 페이지 모드 기록 명령(D)에 연관된 주소 신호(D)를 래치한다.

페이지 모드 기록 명령(D)의 한 클럭 후에 페이지 모드 기록 명령(E)이 명령 디코더(2)로 공급되고 주소 신호(E)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)로 공급된다. 그 다음, 이중 주소 래치/비교기(30, 31)가, 제2 부분에서, 이전 페이지 모드 기록 명령(D)이 공급된 때 제1 부분에 래치된 주소 신호(D)를 래치하고, 제1 부분에서 주소 신호(E)를 래치한다. 이 시점에서, 제2 부분에 래치된 주소 신호(C)는 뱅크(0) 회로(14)에 포함된 프리디코더(20-1, 20-2)에 공급된다.

이중 주소 래치/비교기(30, 31)로부터 주소 신호(C)를 공급받은 프리디코더(20-1, 20-2)는 주소 신호(C)를 프리디코드하여 블럭 디코더(19), 워드 디코더(21), 1/4 디코더(22), BLT 디코더(23), S/A 발생기(24) 및 열 디코더(25)에 공급한다.

더우기, 페이지 모드 기록 명령(C)에 연관되고 데이터 입력 버퍼(11)에 입력된 데이터(C)가 데이터 변환기(10)를 통해 기록 데이터 버퍼(32)에 공급되고, 다시 기록 데이터 버퍼(32)로부터 판독/기록 버퍼(27)에 공급된다.

열 선 선택 신호(CL)가 프리디코드된 주소 신호(C)에 근거하여 인에이블되면, 판독/기록 버퍼(27)에 래치된 데이터(C)가 비트선(BL, /BL)을 거쳐 커패시터(501)에 저장된다

페이지 모드 기록 명령(E)의 한 클럭 후에 페이지 모드 종료 명령(PC)이 명령 디코더(2)로 공급된다. 그 다음, 주소 래치/비교기(30, 31)가, 제2 부분에서, 이전 페이지 모드 기록 명령(E)이 공급된 때 제1 부분에 래치된 주소 신호(E)를 래치한다. 이와 동시에, 제2 부분에 래치된 주소 신호(D)가 뱅크(0) 회로(14)에 포함된 프리디코더(20-1, 20-2)로 공급된다.

이중 주소 래치/비교기(30, 31)로부터 주소 신호(D)를 공급받은 프리디코더(20-1, 20-2)는 주소 신호(D)를 프리디코드하여 블럭 디코더(19), 워드 디코더(21), 1/4 디코더(22), BLT 디코더(23), S/A 발생기(24) 및 열 디코더(25)에 공급한다.

페이지 모드 기록 명령(D)에 연관되어 데이터 입력 버퍼(11)에 공급된 데이터(D)가 데이터 변환기(10)를 통해 기록 데이터 버퍼(33)에 공급되고, 다시 기록 데이터 버퍼(33)로부터 판독/기록 버퍼(27)에 공급된다.

열 선 선택 신호(CL)가 프리디코드된 주소 신호(D)에 근거하여 인에이블되면, 판독/기록 버퍼(27)에 래치된 데이터(D)는 비트선(BL, /BL)을 거쳐 커패시터(501)에 저장된다.

페이지 모드 종료 명령(PC)의 한 클럭 후에 이중 주소 래치/비교기(30, 31)는 제2 부분에 래치된 주소 신호(E)를 뱅크(0) 회로(14)에 포함된 프리디코더(20-1, 20-2)에 공급한다.

이중 주소 래치/비교기(30, 31)로부터 주소 신호(E)를 공급받은 프리디코더(20-1, 20-2)는 주소 신호(E)를 프리디코드하여 블럭 디코더(19), 워드 디코더(21), 1/4 디코더(22), BLT 디코더(23), S/A 발생기(24) 및 열 디코더(25)에 공급한다.

페이지 모드 기록 명령(E)에 기초하여 데이터 입력 버퍼(11)에 공급된 데이터(E)가 데이터 변환기(10)를 통해 기록 데이터 버퍼(32)에 공급되고, 다시 기록 데이터 버퍼(32)로부터 판독/기록 버퍼(27)에 공급된다.

열 선 선택 신호(CL)가 프리디코드된 주소 신호(E)에 근거하여 인에이블되면, 판독/기록 버퍼(27)에 래치된 데이터(E)는 비트선(BL, /BL)을 거쳐 커패시터(501)에 저장된다.

도 22는 페이지 모드 기록 명령 및 페이지 모드 판독 명령이 도 12에 도시된 FCRAM에 연속적으로 공급되는 경우의 시퀀스에 대한 타이밍 차트이다. 도 22의 클럭 사이클은 도 4의 클럭 사이클의 두 배이며 판독 데이터 지연 및 기록 데이터 지연은 '2'이다.

기록 명령(B)의 3 클럭 후에 페이지 모드 기록 명령(C)이 명령 디코더(2)로 공급되고 주소 신호(C)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)로 공급된다. 주소 래치/비교기(30, 31)는, 제1 부분에서 현재 페이지 모드 기록 명령(C)과 함께 공급된 주소 신호(C)를 래치한다. 현재의 페이지 모드 기록 명령(C)은 디바이스의 모드를 일반 모드에서 페이지 모드로 전환하는 처음 명령이며, 페이지 모드 종료 명령이 수신될 때까지 대응하는 워드선이 계속 활성화된다.

페이지 모드 기록 명령(C)의 한 클럭 후에 페이지 모드 판독 명령(D)이 명령 디코더(2)로 공급되고 주소 신호(D)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)로 공급된다. 그 다음, 주소 래치/비교기(30, 31)가 이전 페이지 모드 기록 명령(C)이 공급된 때 래치된 주소 신호(C)와 현재 페이지 모드 판독 명령에 연관되어 래치된 주소 신호(D)를 비교한다.

주소 신호(C) 및 주소 신호(D)가 서로 불일치하므로, 현재 페이지 모드 판독 명령(D)이 공급된 때 수신된 주소 신호(D)가 프리디코더(20-1, 20-2)에 공급된다. 이중 주소 래치/비교기(30, 31)는 이전 페이지 모드 기록 명령(C)이 공급된 때 래치된 주소 신호(C)를 계속 래치한다.

주소 신호(D)를 공급받은 프리디코더(20-1, 20-2)는 주소 신호(D)를 프리디코드하여 블럭 디코더(19), 워드 디코더(21), 1/4 디코더(22), BLT 디코더(23), S/A 발생기(24) 및 열 디코더(25)에 공급한다.

열 선 선택 신호(CL)가 프리디코드된 주소 신호(D)에 근거하여 인에이블되면, 커패시터(501)에 저장된 데이터는 비트선(BL, /BL)으로 판독된 다음, NMOS 트랜지스터(510, 511)를 통해 데이터 버스선(DB, /DB)으로 판독된다. 그 다음, 데이터 버스선(DB, /DB)으로 읽혀진 데이터가 판독/기록 버퍼(27)에 공급되고, 데이터 출력 버퍼(13)로부터 데이터 변환기(12)를 거쳐 FCRAM 외부로 출력된다.

페이지 모드 판독 명령(D)의 한 클럭 후에 페이지 모드 기록 명령(E)이 명령 디코더(2)로 공급되고 주소 신호(E)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)로 공급된다. 이중 주소 래치/비교기(30, 31)는 이전 페이지 모드 기록 명령(C)이 공급된 때 래치된 주소 신호(C)를 뱅크(0) 회로(14)에 포함된 프리디코더(20-1, 20-2)에 공급하고, 현재 페이지 모드 기록 명령(E)에 연관된 주소 신호(E)를 제2 부분에 래치한다.

페이지 모드 기록 명령(C)에 연관되어 데이터 입력 버퍼(11)에 공급된 데이터(C)가 데이터 변환기(10)를 통해 기록 데이터 버퍼(32)에 공급되고, 다시 기록 데이터 버퍼(32)로부터 판독/기록 버퍼(27)에 공급된다.

열 선 선택 신호(CL)가 프리디코드된 주소 신호(C)에 근거하여 인에이블되면, 판독/기록 버퍼(27)에 래치된 데이터가 비트선(BL, /BL)을 거쳐 커패시터(501)에 저장된다.

페이지 모드 기록 명령(E)의 한 클럭 후에 페이지 모드 종료 명령(PC)이 명령 디코더(2)로 공급된다. 그러면, 이중 주소 래치/비교기(30, 31)가 이전 페이지 모드 기록 명령(E)이 공급된 때 제2 부분에 래치된 주소 신호를 뱅크(0) 회로(14)에 포함된 프리디코더(20-1, 20-2)로 공급한다.

이중 주소 래치/비교기(30, 31)로부터 주소 신호(E)를 공급받은 프리디코더(20-1, 20-2)는 주소 신호(E)를 프리디코드하여 블럭 디코더(19), 워드 디코더(21), 1/4 디코더(22), BLT 디코더(23), S/A 발생기(24) 및 열 디코더(25)에 공급한다. 페이지 모드 기록 명령(E)에 연관되어 데이터 입력 버퍼(11)에 입력된 데이터(E)가 데이터 변환기(10)를 통해 기록 데이터 버퍼(33)에 공급되고, 다시 기록 데이터 버퍼(33)로부터 판독/기록 버퍼(27)에 공급된다.

열 선 선택 신호(CL)가 프리디코드된 주소 신호(E)에 근거하여 인에이블되면, 판독/기록 버퍼(27)에 래치된 데이터(E)는 비트선(BL, /BL)을 거쳐 커패시터(501)에 저장된다. 그 다음, 디바이스는 페이지 모드로부터 일반 모드로 전환하고, 기록 명령(F)이 위에 설명한 기록 명령(B)과 동일한 방식으로 처리된다.

이하에서는, 페이지 모드 기록 명령이 실행되고, 이 명령에 의해 기록된 데이터가 뒤이은 페이지 모드 판독 명령에 의해 즉시 판독되는 시퀀스를 도 23을 참조하여 설명한다.

도 23은 페이지 모드 기록 명령 및 페이지 모드 판독 명령이 연속적으로 수신되는 경우의 타이밍 차트이다. 도 23의 클럭 사이클은 도 4의 클럭 사이클의 두 배이며 판독 데이터 지연 및 기록 데이터 지연은 '2'이다.

기록 명령(B)의 3 클럭 후에 페이지 모드 기록 명령(C)이 명령 디코더(2)로 공급되고 주소 신호(C)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)로 공급된다. 주소 래치/비교기(30, 31)는 제1 부분에 현재의 페이지 모드 기록 명령(C)과 함께 공급된 주소 신호(C)를 래치한다. 현재의 페이지 모드 기록 명령(C)은 디바이스의 모드를 일반 모드에서 페이지 모드로 전환하는 처음 명령이며, 페이지 모드 종료 명령이 수신될 때까지 대응하는 워드선(word line)이 계속 활성화된다.

페이지 모드 기록 명령(C)의 한 클럭 후에 페이지 모드 판독 명령(D)이 명령 디코더(2)로 공급되고 주소 신호(C)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)로 공급된다. 그 다음, 주소 래치/비교기(30, 31)가 이전 페이지 모드 기록 명령(C)이 공급된 때 래치된 주소 신호(C)를 현재 페이지 모드 판독 명령(D)에 연관된 주소 신호(C)와 비교한다.

주 주소 신호(C)가 서로 일치하므로, 뱅크(0) 회로(14)에 포함된 제어 장치(26)에 주소 일치를 나타내는 신호가 공급된다. 제어 장치(26)는 이전 페이지 모드 기록 명령(C)과 함께 수신되어 데이터 변환기(10)를 통해 기록 데이터 버퍼(28)에 공급된 데이터(C)를 판독/기록 버퍼(27) 및 데이터 변환기(10)를 통해 FCRAM의 외부로 출력한다.

명령 디코더(2)가 페이지 모드 기록 명령을 수신한 후 페이지 모드 판독 명령을 수신할 때, 주소 래치/비교기(30, 31)는 페이지 모드 기록 명령이 수신된 때 래치된 주소 신호를 다음 페이지 모드 기록 명령이 수신될 때까지 계속 래치한다.

그 다음, 페이지 모드 판독 명령(E) 및 페이지 모드 종료 명령(PC)이 수신되고 도 22를 참조하여 설명한 것과 동일한 방식으로 실행된다.

도 21내지 도 23을 참조하여 위에 설명한 바에 따르면, 페이지 모드 기록 명령에 의해 기록된 기록 데이터가 뒤이은 페이지 모드 판독 명령에 의해 동일 뱅크에서 판독되는 경우에, 데이터가 코어 회로(29)의 메모리 셀로부터 판독되지 아니하고 기록 데이터 버퍼(28)로부터 판독되므로, 페이지 모드 기록 명령에 의해서 메모리 셀로의 데이터 기록 과정이 완료되기 전에 페이지 모드 판독 명령이 시작될 수 있다. 따라서, 판독/기록 사이클이 감소된다.

따라서, 클럭 사이클이 긴 경우에 판독 지연 및 기록 지연이 길어지더라고 복수 개의 기록 버퍼(32, 33)를 이용하여 판독/기록 사이클을 감소시킬 수 있다.

도 24는 도 16에 도시되고 세 개의 기록 데이터 버퍼(32, 33, 37)를 가지는 반도체 메모리 디바이스에서의 연속적인 페이지 모드 기록 시퀀스가 수행될 때의 타이밍 차트이다. 도 21의 클럭 사이클은 도 4의 클럭 사이클의 두 배이며 판독 데이터 지연 및 기록 데이터 지연은 '3'이다.

페이지 모드 기록 명령(B)이 명령 디코더(2)로 공급되고 연관된 주소 신호(B)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)로 공급된다. 주소 래치/비교기(30, 31)는, 제1 부분에서 주소 신호(B)를 래치한다. 현재의 페이지 모드 기록 명령(B)은 디바이스의 모드를 일반 모드에서 페이지 모드로 전환하는 처음 명령이며, 페이지 모드 종료 명령이 수신될 때까지 대응하는 워드선이 계속 활성화된다.

페이지 모드 기록 명령(B)의 한 클럭 후에 페이지 모드 기록 명령(C)이 명령 디코더(2)로 공급되고 주소 신호(C)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)로 공급된다. 주소 래치/비교기(30, 31)는, 제2 부분에서 이전 페이지 모드 기록 명령(B)이 공급된 때 제1 부분에 래치된 주소 신호(B)를 래치하고, 제1 부분에서 주소 신호(C)를 래치한다.

페이지 모드 기록 명령(C)의 한 클럭 후에 페이지 모드 기록 명령(D)이 명령 디코더(2)로 공급되고 주소 신호(D)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)로 공급된다. 그 다음, 3중 주소 래치/비교기(35, 36)가, 제2 부분에, 이전 페이지 모드 기록 명령(C)이 공급된 때 제1 부분에 래치된 주소 신호(C)를 래치하고, 제1 부분에 주소 신호(D)를 래치한다. 더우기, 이전 페이지 모드 기록 명령(C)이 수신된 때 제2 부분에 래치된 주소 신호(B)가 3중 주소 래치/비교기(35, 36)의 제3 부분에 래치된다.

페이지 모드 기록 명령(D)의 한 클럭 후에 페이지 모드 기록 명령(E)이 명령 디코더(2)로 공급되고 주소 신호(E)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)로 공급된다. 그 다음, 3중 주소 래치/비교기(35, 36)가, 제2 부분에서 이전 페이지 모드 기록 명령(D)이 공급된 때 제1 부분에 래치된 주소 신호(D)를 래치하고, 제1 부분 에서 주소 신호(E)를 래치한다. 더우기, 이전 페이지 모드 기록 명령(D)이 수신된 때 제2 부분에 래치된 주소 신호(C)가 3중 주소 래치/비교기(35, 36)의 제3 부분에 래치되고, 제3 부분에 래치된 주소 신호(B)가 프리디코더(20-1, 20-2)에 공급된다.

3중 주소 래치/비교기(35, 36)로부터 주소 신호(B)를 공급받은 프리디코더(20-1, 20-2)는 주소 신호(B)를 프리디코드하여 블럭 디코더(19), 워드 디코더(21), 1/4 디코더(22), BLT 디코더(23), S/A 발생기(24) 및 열 디코더(25)에 공급한다.

페이지 모드 기록 명령(B)에 연관되어 데이터 입력 버퍼(11)에 입력된 데이터(B)가 데이터 변환기(10)를 통해 기록 데이터 버퍼(32)에 공급되고, 다시 기록 데이터 버퍼(32)로부터 판독/기록 버퍼(27)에 공급된다.

열 선 선택 신호(CL)가 프리디코드된 주소 신호(B)에 근거하여 인에이블되면, 판독/기록 버퍼(27)에 래치된 데이터(B)가 비트선(BL, /BL)을 거쳐 커패시터(501)에 저장된다

페이지 모드 기록 명령(E)의 한 클럭 후에 페이지 모드 종료 명령(PC)이 명령 디코더(2)로 공급된다. 그 다음, 3중 주소 래치/비교기(35, 36)가, 제2 부분에서, 이전 페이지 모드 기록 명령(E)이 공급된 때 제1 부분에 래치된 주소 신호(E)를 래치한다. 이전 기록 명령(E)이 래치된 때 제2 부분에서 래치된 주소 신호(D)가 제3 부분에 래치된다. 더우기, 제3 부분에 래치된 주소 신호(C)가 뱅크(0) 회로(14)에 포함된 프리디코더(20-1, 20-2)로 공급된다.

3중 주소 래치/비교기(35, 36)로부터 주소 신호(C)를 공급받은 프리디코더(20-1, 20-2)는 주소 신호(C)를 프리디코드하여 블럭 디코더(19), 워드 디코더(21), 1/4 디코더(22), BLT 디코더(23), S/A 발생기(24) 및 열 디코더(25)에 공급한다.

페이지 모드 기록 명령(C)에 연관되어 데이터 입력 버퍼(11)에 공급된 데이터가 데이터 변환기(10)를 통해 기록 데이터 버퍼(33)에 공급되고, 다시 기록 데이터 버퍼(33)로부터 판독/기록 버퍼(27)에 공급된다.

위에 설명한 시퀀스는 3중 주소 래치/비교기(35, 36)에 래치된 주소 신호가 없을 때까지 반복된다. 이러한 방식으로 페이지 모드 기록의 연속적인 시퀀스가 이루어진다.

도 25는 페이지 모드 기록 명령 및 페이지 모드 판독 명령이 연속적으로 공급되는 경우의 시퀀스에 대한 타이밍 차트이다. 도 25의 클럭 사이클은 도 4의 클럭 사이클의 두 배이며 판독 데이터 지연 및 기록 데이터 지연은 '3'이다.

페이지 모드 기록 명령(B)이 명령 디코더(2)로 공급되고 주소 신호(B)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)로 공급된다. 그 다음, 3중 주소 래치/비교기(35, 36)가 제1 부분에서 주소 신호(B)를 래치한다. 현재의 페이지 모드 기록 명령(B)은 디바이스의 모드를 일반 모드에서 페이지 모드로 전환하는 처음 페이지 모드 명령이며, 페이지 모드 종료 명령이 수신될 때까지 대응하는 워드선을 계속 활성화시킨 다.

페이지 모드 기록 명령(B)의 한 클럭 후에 페이지 모드 판독 명령(C)이 명령 디코더(2)로 공급되고 주소 신호(C)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)로 공급된다. 그 다음, 3중 주소 래치/비교기(35, 36)가 이전 페이지 모드 기록 명령(B)이 공급된 때 래치된 주소 신호(B)와 현재 페이지 모드 판독 명령(C)에 연관되어 래치된 주소 신호(C)를 비교한다.

주소 신호(B) 및 주소 신호(C)가 서로 불일치하므로, 현재 페이지 모드 판독 명령(C)이 공급된 때 수신된 주소 신호(C)가 프리디코더(20-1, 20-2)에 공급된다. 3중 주소 래치/비교기(35, 36)는 이전 페이지 모드 기록 명령(B)이 공급된 때 래치된 주소 신호(B)를 계속 래치한다.

주소 신호(C)를 공급받은 프리디코더(20-1, 20-2)는 주소 신호(C)를 프리디코드하여 블럭 디코더(19), 워드 디코더(21), 1/4 디코더(22), BLT 디코더(23), S/A 발생기(24) 및 열 디코더(25)에 공급한다.

열 선 선택 신호(CL)가 프리디코드된 주소 신호(C)에 근거하여 인에이블되면, 커패시터(501)에 저장된 데이터는 비트선(BL, /BL)으로 판독된 다음, NMOS 트랜지스터(510, 511)를 통해 데이터 버스선(DB, /DB)으로 판독된다. 그 다음, 데이터 버스선(DB, /DB)으로 읽혀진 데이터가 판독/기록 버퍼(27)에 공급되고, 데이터 출력 버퍼(13)로부터 데이터 변환기(12)를 거쳐 FCRAM 외부로 출력된다.

페이지 모드 판독 명령(C)의 한 클럭 후에 페이지 모드 기록 명령(D)이 명령 디코더(2)로 공급되고 주소 신호(E)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)로 공급 된다. 3중 주소 래치/비교기(35, 36)는, 제2 부분에서 이전 페이지 모드 기록 명령(B)이 공급된 때 래치된 주소 신호(B)를 래치하고, 제1 부분에 주소 신호(D)를 래치한다.

이후의 시퀀스는 도 24에 도시된 것과 동일하므로 더 이상의 설명은 생략한다.

이하에서는, 페이지 모드 기록 명령이 수신되고 이에 의해 기록된 데이터를 뒤이은 페이지 모드 판독 명령이 즉각적으로 판독하는 시퀀스에 대해 도 26을 참조하여 설명한다.

도 26은 페이지 모드 기록 명령 및 페이지 모드 판독 명령이 이 순서대로 연속적으로 수신되는 경우의 타이밍 차트이다. 도 26의 클럭 사이클은 도 4의 클럭 사이클의 두 배이며 판독 데이터 지연 및 기록 데이터 지연은 '3'이다.

페이지 모드 기록 명령(B)이 명령 디코더(2)로 공급되고 연관된 주소 신호(B)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)로 공급된다. 3중 주소 래치/비교기(35, 36)는 제1 부분에 주소 신호(B)를 래치한다. 현재의 페이지 모드 기록 명령(C)은 디바이스의 모드를 일반 모드에서 페이지 모드로 전환하는 처음 명령이며, 페이지 모드 종료 명령이 수신될 때까지 대응하는 워드선을 계속 활성화시킨다.

페이지 모드 기록 명령(B)의 한 클럭 후에 페이지 모드 판독 명령(C)이 명령 디코더(2)로 공급되고 주소 신호(B)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)로 공급된다. 그 다음, 3중 주소 래치/비교기(35, 36)가 이전 페이지 모드 기록 명령(B)이 공급된 때 제1 부분에 래치된 주소 신호(B)를 현재 페이지 모드 판독 명령(C)에 연관된 주소 신호(B)와 비교한다.

두 주소 신호가 서로 일치하므로, 뱅크(0) 회로(14)에 포함된 제어 장치(26)에 주소 일치를 나타내는 신호가 공급된다. 제어 장치(26)는 이전 페이지 모드 기록 명령(B)과 함께 수신되고 데이터 변환기(10)를 통해 기록 데이터 버퍼(28)에 공급된 데이터(B)를 판독/기록 버퍼(27) 및 데이터 변환기(12)를 통해 FCRAM의 외부로 출력한다.

명령 디코더(2)가 페이지 모드 기록 명령을 수신한 후 페이지 모드 판독 명령을 수신할 때, 3중 주소 래치/비교기(35, 36)는 페이지 모드 기록 명령이 수신된 때 래치된 주소 신호를 다음 페이지 모드 기록 명령이 수신될 때까지 계속 래치한다. 기록 데이터 버퍼(32)는 이전 페이지 모드 기록 명령(B)과 함께 공급된 데이터(B)를 계속 래치한다.

페이지 모드 판독 명령(C)의 한 클럭 후에 페이지 모드 기록 명령(D)이 명령 디코더(2)로 공급되고 주소 신호(D)가 행 주소 버퍼(4) 및 열 주소 버퍼(5)로 공급된다. 그러면, 3중 주소 래치/비교기(35, 36)는, 제2 부분에서 이전 페이지 모드 기록 명령(B)이 공급된 때 제1 부분에 래치된 주소 신호(B)를 래치하고, 제1 부분에 주소 신호(D)를 래치한다.

이후의 시퀀스는 도 24에 도시된 바와 동일하며 추가 설명을 생략한다.

도 24 내지 도 26에서 도시된 시퀀스에 따르면, 기록 명령(W)에 의해 기록된 기록 데이터가 뒤이은 판독 명령(R)에 의해 동일 뱅크에서 판독되는 경우에, 데이 터가 코어 회로(29)의 메모리 셀로부터 판독되지 아니하고 기록 데이터 버퍼(32, 33, 37)중의 하나로부터 판독된다. 따라서, 페이지 모드 기록 명령에 의한 데이터 기록 공정이 완료되기 전에 페이지 모드 판독 명령이 시작될 수 있다.

따라서, 클럭 사이클이 긴 경우에 판독 지연 및 기록 지연이 길어지더라도 판독 명령(R) 및 기록 명령(W)사이의 시간 간격이 감소될 수 있다..

위에 기재된 설명은 FCRAM에 관한 것이지만, FCRAM의 메모리 셀 주변의 회로 구성은 SDRAM의 그것과 동일하므로, 본 발명은 SDRAM도 포함한다.

위에 설명한 모든 시퀀스에 있어서, 기록 데이터 지연 및 판독 데이터 지연은 서로 동일하다. 그러나, 기록 데이터 지연 및 판독 데이터 지연은 서로 다를 수 있다.

도 27은 기록 데이터 지연 및 판독 데이터 지연이 서로 다른 도 5에 도시된 FCRAM내에서 기록, 판독, 판독 및 기록 명령이 연속적으로 수신되는 시퀀스에 대한 타이밍 차트이다. 도 27의 타이밍 차트는 도 7의 타이밍 차트를 시간축을 따라 확장시켜 얻을 수 있다. 도 28은 판독 데이터 지연(CL)이 '2'이고 기록 데이터 지연(WL)이 '1'인 경우(WL = CL-1)에, 도 5에 도시된 FCRAM내에서 기록, 판독, 판독 및 기록 명령이 연속적으로 수신되는 시퀀스에 대한 타이밍 차트이다.

도 27에서, 기록 데이터 지연 및 판독 데이터 지연은 동일하게 '2'이다. 도 28에서, 판독 데이터 지연(CL)이 '2'이고 기록 데이터 지연(WL)이 '1'이다. 도 28에 도시된 동작은 기록 데이터 지연을 제외하고 도 27에 도시된 동작과 동일하다. 비록 도 28에 도시된 동작이 도 27에 도시된 것에 비하여 다소 지연되더라도, 도 28의 기록 데이터 지연 및 판독 데이터 지연의 설정이 아래에 설명하는 것처럼 유리한 결과를 낸다.

도 29는 기록 데이터 지연 및 판독 데이터 지연이 서로 동일하게 '3'인 경우에, 도 16에 도시된 FCRAM내에서 페이지 모드 기록 명령과 페이지 모드 판독 명령을 연속적으로 수신하는 시퀀스에 대한 타이밍 차트이다. 도 29에 도시된 동작은 도 25에 도시된 동작과 거의 동일하다. 도 30은 기록 데이터 지연이 '2'이고 판독 데이터 지연이 '3'인 경우에, 도 29에 도시된 것과 동일한 시퀀스에 대한 타이밍 차트이다. 도 29와 도 30을 비교하면, 도 16에 도시된 3중 주소 래치/비교기(35, 36)을 가지는 FCRAM내에서 수행되는 도 29에 도시된 동작은 도 12에 도시된 이중 주소 래치/비교기(30, 31)를 가지는 FCRAM에 의해서도 달성될 수 있음을 알 수 있다.

기록 데이터 지연과 판독 데이터 지연이 서로 다르도록 설정하면 데이터 입력 버퍼 및 데이터 출력 버퍼에 연결된 버스의 사용에 있어서 유연성을 강화할 수 있다. 기록 데이터 지연과 판독 데이터 지연이 서로 동일한 경우에는 입력 데이터 및 출력 데이터가 각각의 버스에 동시에 나타날 수 있다. 예를 들어, 도 19에서 나타나듯이 입력 데이터(E)와 출력 데이터(D)가 서로 겹칠 수 있다. 위에 기술한 상황이 발생할 가능성이 있다면, 입력 버퍼(11) 및 출력 버퍼(13)에 각각 연결되는 입력 및 출력 데이터 버스를 분리되도록 설치할 필요가 있다. 반면에, 기록 데이터 지연 및 판독 데이터 지연이 서로 다르게 설정되면, 도 31에 도시된 것처럼 입력 및 출력 데이터 버스를 통합하여 입력 버퍼(11) 및 출력 버퍼(13)에 공통으로 접속 되는 공통 데이터 버스(100)를 사용하는 것이 가능하다.

도 32는, 기록 데이터 지연이 '1'이고 판독 데이터 지연이 '3'인 경우에 있어서, 도 29 및 도 30에 도시된 것과 동일한 시퀀스에 대한 타이밍 차트이다. 기록 지연 및 판독 지연에 대한 이러한 설정은 도 5에 도시된 주소 래치/비교기(6, 7)를 가지는 FCRAM으로, 도 29 및 도 30에 도시된 것과 동일한 동작을 달성할 수 있게 한다.

도 5, 도 12 및 도 16에 도시된 구조에서, 각 뱅크는 각각 기록 데이터 버퍼(28, 32, 33, 37)를 가진다. 또한, 기록 데이터 버퍼(28, 32, 33, 37)가 두 뱅크에 공통으로 설치될 수 있다.

본 발명은 실시예에 개시된 사항으로 한정되지 아니하며 본 발명의 범위 내에서 변형과 수정이 가능함은 물론이다.

본 발명에 따르면, 판독 데이터 지연과 기록 데이터 지연이 서로 동일한 경우에 감소된 판독/기록 사이클을 갖는 반도체 메모리 디바이스를 구현할 수 있다.

Claims

기록 명령에 연관된 제1 주소 신호를 래치하고, 상기 제1 주소 신호를 판독 명령에 연관된 제2 주소 신호와 비교하는 주소 래치 및 비교기부(6, 7, 30, 31, 35, 36)와,

상기 기록 명령에 연관된 데이터 신호를 홀드하는 기록 데이터 버퍼부(28, 32, 33, 37)를 포함하는 것으로서,

상기 기록 데이터 버퍼부(28, 32, 33, 37)에 홀드된 데이터 신호가, 상기 제1 주소 신호와 상기 제2 주소 신호가 서로 일치하는 경우, 상기 판독 명령에 의해 요청되는 데이터 신호로서 판독되는 것을 특징으로 하는 클럭에 의해 동기되어 동작되는 반도체 메모리 디바이스.
제1항에 있어서, 상기 기록 명령과 이에 후속하는 판독 명령 사이의 제1 시간 간격이 상기 기록 명령과 이에 후속하는 기록 명령 사이의 제2 시간 간격과 서로 동일한 반도체 메모리 디바이스.
제1항에 있어서, 상기 주소 래치 및 비교기부(6, 7, 30, 31, 35, 36)가 상기 기록 명령에 연관된 주소 신호를 후속 기록 명령이 수신될 때까지 계속 홀드하는 것인 반도체 메모리 디바이스.
제1항에 있어서, 상기 주소 래치 및 비교기부(6, 7, 30, 31, 35, 36)가 상기 기록 명령에 연관된 주소 신호를 상기 기록 명령에 의해 어드레싱된 뱅크(14, 15)와 다른 뱅크(14, 15)를 어드레싱하는 판독 명령이 수신될 때까지 계속 홀드하는 것인 반도체 메모리 디바이스.
제1항에 있어서, 상기 주소 래치 및 비교기부(6, 7, 30, 31, 35, 36)가 상기 제1 주소 신호와 상기 제2 주소 신호가 서로 일치하다는 것을 검출하면, 상기 기록 데이터 버퍼부(28, 32, 33, 37)에 홀드된 데이터 신호가 상기 판독 명령에 의해 요청된 데이터 신호로서 판독되는 것인 반도체 메모리 디바이스.
제1항에 있어서, 상기 기록 명령에 연관된 데이터 신호가 마스크된 부분을 포함하고 있는 경우, 상기 데이터 신호 중 마스크되지 않은 부분이 상기 기록 데이터 버퍼부(28, 32, 33, 37)로부터 판독되는 것인 반도체 메모리 디바이스.
제1항에 있어서, 상기 기록 명령이 페이지 모드 기록 명령이고 상기 판독 명령이 페이지 모드 판독 명령인 반도체 메모리 디바이스.
제1항에 있어서, 상기 주소 래치 및 비교기부(6, 7, 30, 31, 35, 36)가 페이지 모드 기록 명령인 상기 기록 명령에 연관된 주소 신호를 후속의 페이지 모드 기록 명령 또는 페이지 모드 종료 명령이 수신될 때까지 계속 홀드하는 것인 반도체 메모리 디바이스.
제1항에 있어서, 기록 데이터 지연과 판독 데이터 지연이 서로 다른 반도체 메모리 디바이스.
복수 개의 기록 명령에 연관된 복수 개의 제1 주소 신호를 래치하고, 상기 제1 주소 신호를 판독 명령에 연관된 제2 주소 신호와 비교하는 주소 래치 및 비교기부(6, 7, 30, 31, 35, 36)와,

상기 복수 개의 기록 명령에 각각 연관된 복수 개의 데이터 신호를 홀드하는 기록 데이터 버퍼부(28, 32, 33, 37)를 포함하는 것으로서,

상기 제2 주소 신호가 상기 복수 개의 제1 주소 신호 중 한 신호와 일치하는 경우, 상기 기록 데이터 버퍼부(28, 32, 33, 37)에 홀드된 상기 복수 개의 데이터 신호 중 한 신호가 상기 판독 명령에 의해 요청된 데이터 신호로서 판독되는 것을 특징으로 하는 클럭에 의해 동기되어 동작하는 반도체 메모리 디바이스.
제1항 또는 제10항에 있어서, 각각 기록 데이터 버퍼부(28, 32, 33, 37)를 갖는 복수 개의 뱅크(14, 15)를 더 포함하는 것인 반도체 메모리 디바이스.