JPH1196786A - 同期型バーストマスクロム及びそのデータ読出方法 - Google Patents
同期型バーストマスクロム及びそのデータ読出方法Info
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- JPH1196786A JPH1196786A JP21311898A JP21311898A JPH1196786A JP H1196786 A JPH1196786 A JP H1196786A JP 21311898 A JP21311898 A JP 21311898A JP 21311898 A JP21311898 A JP 21311898A JP H1196786 A JPH1196786 A JP H1196786A
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- Japan
- Prior art keywords
- burst
- address
- data
- mode
- sense amplifier
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- Granted
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
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- G11C—STATIC STORES
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
- G11C7/1021—Page serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled column address stroke pulses each with its associated bit line address
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
Landscapes
- Dram (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 外部クロックに同期的にそして、バーストモ
ードで動作する高速の同期型バーストＭＲＯＭを提供す
る。 【解決手段】 バースト読出動作の間に、バースト長さ
のデータを感知して増幅する前記バースト長さより小さ
い数の感知増幅器１１１と、開始バーストアドレスに受
け入れ、バーストモードの選択に従って、開始バースト
アドレスに基づいたバーストアドレスを発生すると共
に、バースト読出動作のための制御を遂行するモードレ
ジスタ１０３，バースト制御器１０４，バーストカウン
タ１０７，バーストアドレスデコーダ１１２及び、バー
スト読出動作に前記感知増幅器が二回あるいはそれ以上
の感知動作を連続的に遂行するように感知増幅器を制御
するセンスアンプ制御回路１１０を具備する。
ードで動作する高速の同期型バーストＭＲＯＭを提供す
る。 【解決手段】 バースト読出動作の間に、バースト長さ
のデータを感知して増幅する前記バースト長さより小さ
い数の感知増幅器１１１と、開始バーストアドレスに受
け入れ、バーストモードの選択に従って、開始バースト
アドレスに基づいたバーストアドレスを発生すると共
に、バースト読出動作のための制御を遂行するモードレ
ジスタ１０３，バースト制御器１０４，バーストカウン
タ１０７，バーストアドレスデコーダ１１２及び、バー
スト読出動作に前記感知増幅器が二回あるいはそれ以上
の感知動作を連続的に遂行するように感知増幅器を制御
するセンスアンプ制御回路１１０を具備する。
Description
【０００１】
【発明の属する技術分野】本発明は外部クロックに同期
的にそして、バーストアクセスモード（burst access m
ode）で動作することができるマスクリードオンリメモ
リ（mask read only memory；ＭＲＯＭ）すなわち、同
期型バーストマスクロム（synchronous burst MROM）及
びそれのデータ読出方法に関するものである。
的にそして、バーストアクセスモード（burst access m
ode）で動作することができるマスクリードオンリメモ
リ（mask read only memory；ＭＲＯＭ）すなわち、同
期型バーストマスクロム（synchronous burst MROM）及
びそれのデータ読出方法に関するものである。
【０００２】
【従来の技術】マスクロム（以下、ＭＲＯＭという）は
ウェーハー製造段階でマスクパターン（mask pattern
s）によりデータが書き込まれるので、大量生産に非常
に適切であると共に、データを記憶するためのメモリセ
ルの基本構成として１ビット当たり１トランジスタの構
成（１ビット当たりの占有面積がメモリ素子中で一番小
さい）を持つので、大容量化及び低ビット単価に適切な
特性を持っている。このような長所のおかげで、ＭＲＯ
Ｍは主にパーソナルコンピュータ、ワードプロセッサ、
電子手帳、携帯情報端末機（personal digital assista
nt；ＰＤＡ）、ゲーム等で、フォント（font）、文字デ
ータ、固定プログラムの貯蔵のために使用されている。
ウェーハー製造段階でマスクパターン（mask pattern
s）によりデータが書き込まれるので、大量生産に非常
に適切であると共に、データを記憶するためのメモリセ
ルの基本構成として１ビット当たり１トランジスタの構
成（１ビット当たりの占有面積がメモリ素子中で一番小
さい）を持つので、大容量化及び低ビット単価に適切な
特性を持っている。このような長所のおかげで、ＭＲＯ
Ｍは主にパーソナルコンピュータ、ワードプロセッサ、
電子手帳、携帯情報端末機（personal digital assista
nt；ＰＤＡ）、ゲーム等で、フォント（font）、文字デ
ータ、固定プログラムの貯蔵のために使用されている。
【０００３】大容量ＭＲＯＭの動作速度はワードライン
（word line）とビットライン（bitline）の抵抗及び寄
生容量（parasitic capacitance）による遅延に非常に
影響を受ける。高速化を計るためにはワードライン遅延
の低減及び感知時間の短縮が必要になる。ワードライン
遅延の低減のためには、ブロック分割を増やすことと同
時に抵抗が小さいポリサイドを使用している。しかし、
このような努力にも関わらず、ＭＲＯＭの動作速度は現
在のプロセッサの動作速度と今でも大きな差を見せてい
る。
（word line）とビットライン（bitline）の抵抗及び寄
生容量（parasitic capacitance）による遅延に非常に
影響を受ける。高速化を計るためにはワードライン遅延
の低減及び感知時間の短縮が必要になる。ワードライン
遅延の低減のためには、ブロック分割を増やすことと同
時に抵抗が小さいポリサイドを使用している。しかし、
このような努力にも関わらず、ＭＲＯＭの動作速度は現
在のプロセッサの動作速度と今でも大きな差を見せてい
る。
【０００４】よく知られているように、バーストモード
は高速ランダムアクセス（high speed random access）
を提供するためのものである。バーストモードでは、バ
ーストアドレスアクセスシーケンス（burst address ac
cess sequence）のための外部カラムアドレス（externa
l column address）中のｋ（ここで、ｋは正の定数）ビ
ット（bits）を２kバーストアクセスのための一番目の
アドレスとして獲得（capture）し、そして、余りのバ
ーストアクセスのためのｋ−１のバーストアドレスを内
部的に自動的に発生する。このようなバースト動作によ
ると、サイクル毎に外部からアドレスを受け入れる必要
がないので、システムのバース負担が減少することは勿
論、内部的にアドレスが発生するので、データ電送率
（data rate）が向上する。従って、外部クロックに同
期的に、そして、バーストアクセスモードで動作するＭ
ＲＯＭ、いわば同期型バーストＭＲＯＭの動作速度は通
常的なＭＲＯＭのそれに比べて画期的に増大する。
は高速ランダムアクセス（high speed random access）
を提供するためのものである。バーストモードでは、バ
ーストアドレスアクセスシーケンス（burst address ac
cess sequence）のための外部カラムアドレス（externa
l column address）中のｋ（ここで、ｋは正の定数）ビ
ット（bits）を２kバーストアクセスのための一番目の
アドレスとして獲得（capture）し、そして、余りのバ
ーストアクセスのためのｋ−１のバーストアドレスを内
部的に自動的に発生する。このようなバースト動作によ
ると、サイクル毎に外部からアドレスを受け入れる必要
がないので、システムのバース負担が減少することは勿
論、内部的にアドレスが発生するので、データ電送率
（data rate）が向上する。従って、外部クロックに同
期的に、そして、バーストアクセスモードで動作するＭ
ＲＯＭ、いわば同期型バーストＭＲＯＭの動作速度は通
常的なＭＲＯＭのそれに比べて画期的に増大する。
【０００５】同期型バーストＭＲＯＭ、同期型バースト
ＤＲＡＭ（synchronous burst dynamic random access
memory）及び同期型バーストＳＲＡＭ（synchronous bu
rststatic random access memory）と同じように、外部
クロックに同期化され、バースト読出の間、よく知られ
た二つのバーストモード、すなわち、シーケンシャルバ
ーストモード（sequential burst mode）とインターリ
ーブドバーストモード（interleaved burst mode）を提
供しなければならない。
ＤＲＡＭ（synchronous burst dynamic random access
memory）及び同期型バーストＳＲＡＭ（synchronous bu
rststatic random access memory）と同じように、外部
クロックに同期化され、バースト読出の間、よく知られ
た二つのバーストモード、すなわち、シーケンシャルバ
ーストモード（sequential burst mode）とインターリ
ーブドバーストモード（interleaved burst mode）を提
供しなければならない。
【０００６】
【発明が解決しようとする課題】本発明の主になる目的
は外部クロックに同期的にそして、バーストモードで動
作する高速の同期型バーストＭＲＯＭを提供することで
ある。
は外部クロックに同期的にそして、バーストモードで動
作する高速の同期型バーストＭＲＯＭを提供することで
ある。
【０００７】本発明の他の目的はバースト読出の間、た
とえ少なくとも二回以上のデータ感知動作の遂行が必要
としても開始バーストアドレスと関係なく十分な感知時
間を確保することができる同期型バーストＭＲＯＭを提
供することである。
とえ少なくとも二回以上のデータ感知動作の遂行が必要
としても開始バーストアドレスと関係なく十分な感知時
間を確保することができる同期型バーストＭＲＯＭを提
供することである。
【０００８】本発明のその他の目的は同期型バーストＭ
ＲＯＭのデータ読出方法を提供することである。
ＲＯＭのデータ読出方法を提供することである。
【０００９】
【課題を解決するための手段】本発明の一つの特徴によ
ると、外部クロックに同期的でそして、バーストアクセ
スモードで動作するマスクロムは複数のメモリセルを持
つセルブロックと、バースト読出動作の間に、２k（こ
こで、ｋは２以上の定数）のバースト長さに対応する２
kのセルのデータを感知して増幅するための２i（ここ
で、ｉはｋより小さい正の定数）の感知増幅器と、カラ
ムアドレス中のｋビットを開始バーストアドレスとして
受け入れ、第１のバーストモードと第２のバーストモー
ド間の選択により、開始バーストアドレスに基づいたバ
ーストアドレスを発生すると共に、バースト読出動作を
制御を遂行するモード制御手段及び、バースト読出動作
の間に感知増幅器が２回あるいはそれ以上の感知動作を
連続的に遂行するように感知増幅器を制御するセンスア
ンプ制御手段を具備する。又、マスクロムは第１のデコ
ーディング手段、第２のデコーディング手段及びパスゲ
ート制御手段をより具備する。第１のデコーディング手
段はカラムアドレスのビットの一部をデコーディングし
て複数の第１のゲーティング制御信号を発生し、第２の
デコーディング手段はカラムアドレスビットの余りをデ
コーディングして複数の第２のゲーティング制御信号を
発生する。パスゲート手段は第１及び第２のゲーティン
グ制御信号を発生する。パスゲート手段は第１及び第２
のゲーティング制御信号を発生する。パスゲート手段は
第１及び第２のゲーティング制御信号に応答して対応す
る２k個のセル中で２iずつ順次に選択し、選択されたセ
ルのデータを感知増幅器に提供する。
ると、外部クロックに同期的でそして、バーストアクセ
スモードで動作するマスクロムは複数のメモリセルを持
つセルブロックと、バースト読出動作の間に、２k（こ
こで、ｋは２以上の定数）のバースト長さに対応する２
kのセルのデータを感知して増幅するための２i（ここ
で、ｉはｋより小さい正の定数）の感知増幅器と、カラ
ムアドレス中のｋビットを開始バーストアドレスとして
受け入れ、第１のバーストモードと第２のバーストモー
ド間の選択により、開始バーストアドレスに基づいたバ
ーストアドレスを発生すると共に、バースト読出動作を
制御を遂行するモード制御手段及び、バースト読出動作
の間に感知増幅器が２回あるいはそれ以上の感知動作を
連続的に遂行するように感知増幅器を制御するセンスア
ンプ制御手段を具備する。又、マスクロムは第１のデコ
ーディング手段、第２のデコーディング手段及びパスゲ
ート制御手段をより具備する。第１のデコーディング手
段はカラムアドレスのビットの一部をデコーディングし
て複数の第１のゲーティング制御信号を発生し、第２の
デコーディング手段はカラムアドレスビットの余りをデ
コーディングして複数の第２のゲーティング制御信号を
発生する。パスゲート手段は第１及び第２のゲーティン
グ制御信号を発生する。パスゲート手段は第１及び第２
のゲーティング制御信号を発生する。パスゲート手段は
第１及び第２のゲーティング制御信号に応答して対応す
る２k個のセル中で２iずつ順次に選択し、選択されたセ
ルのデータを感知増幅器に提供する。
【００１０】モード制御手段は選択されたバーストモー
ドのタイプを示すバーストタイプを発生し、センスアン
プ制御手段は２kのセルのデータが感知増幅器により２i
ビットずつ順次に感知される時、感知増幅器による感知
動作の回数を示すプラグを発生する。
ドのタイプを示すバーストタイプを発生し、センスアン
プ制御手段は２kのセルのデータが感知増幅器により２i
ビットずつ順次に感知される時、感知増幅器による感知
動作の回数を示すプラグを発生する。
【００１１】第２のデコーディング手段は第１のプリデ
コーディング手段、第２のプリデコーディング手段及び
メインデコーディング手段を具備する。第１のプリデコ
ーディング手段は開始バーストアドレスの最上位ビット
とカラムアドレスの少なくとも一つのビット及びフラグ
を受け入れ、受け入れた信号をデコーディングして第１
のプリデコードされたアドレス信号を発生する。第２の
プリデコーディング手段は開始バーストアドレスの下位
ｋ−１ビットとバーストタイプ信号を受け入れ、第１の
バーストモードが選択される時、受け入れた信号をデコ
ーディングして第２のプリデコードされたアドレス信号
を発生し、第２のバーストモードが選択される時、予め
設定されたアドレス信号を第２のプリデコードされたア
ドレス信号として発生する。メインデコーディング手段
は第１及び第２のプリデコーディングされたアドレス信
号に応答して第２のゲーティング制御信号を発生する。
コーディング手段、第２のプリデコーディング手段及び
メインデコーディング手段を具備する。第１のプリデコ
ーディング手段は開始バーストアドレスの最上位ビット
とカラムアドレスの少なくとも一つのビット及びフラグ
を受け入れ、受け入れた信号をデコーディングして第１
のプリデコードされたアドレス信号を発生する。第２の
プリデコーディング手段は開始バーストアドレスの下位
ｋ−１ビットとバーストタイプ信号を受け入れ、第１の
バーストモードが選択される時、受け入れた信号をデコ
ーディングして第２のプリデコードされたアドレス信号
を発生し、第２のバーストモードが選択される時、予め
設定されたアドレス信号を第２のプリデコードされたア
ドレス信号として発生する。メインデコーディング手段
は第１及び第２のプリデコーディングされたアドレス信
号に応答して第２のゲーティング制御信号を発生する。
【００１２】セルブロックは２i個のセルセクションを
持ち、各セルセクションは２iのセルセグメントを持
ち、各セルセグメント２i個のセルを持つ。又、パスゲ
ート手段は、第１のゲーティング制御信号に応答して選
択されたセルセクションのセグメント中の一つを選択
し、選択されたセグメントのセルを感知増幅器と電気的
に相互連結する第２の選択手段を具備する。
持ち、各セルセクションは２iのセルセグメントを持
ち、各セルセグメント２i個のセルを持つ。又、パスゲ
ート手段は、第１のゲーティング制御信号に応答して選
択されたセルセクションのセグメント中の一つを選択
し、選択されたセグメントのセルを感知増幅器と電気的
に相互連結する第２の選択手段を具備する。
【００１３】本発明の他の特徴によると、同期型バース
トマスクロムの一つのデコーディングスキム（decoding
scheme）で、開始バーストアドレスに対応するセルの
データ及び開始バーストアドレスの次の順番の連続され
た三つのバーストアドレスが対応するセルのデータを感
知増幅器により同時に感知させる。これで、開始バース
トアドレスと関係なく十分な感知時間の確保ができるよ
うになる。
トマスクロムの一つのデコーディングスキム（decoding
scheme）で、開始バーストアドレスに対応するセルの
データ及び開始バーストアドレスの次の順番の連続され
た三つのバーストアドレスが対応するセルのデータを感
知増幅器により同時に感知させる。これで、開始バース
トアドレスと関係なく十分な感知時間の確保ができるよ
うになる。
【００１４】本発明の他の特徴によると、外部クロック
に同期的に、そして、２k（ここで、ｋは２以上の定
数）のバースト長さのバーストアクセスモードで動作す
るマスクロムは：ｍ（ここで、ｍはｋより大きな定数）
のデータ出力パッドと、カラムアドレス中のｋビットを
開始バーストアドレスとして受け入れ、第１のバースト
モードと第２のバーストモード間の選択により開始バー
ストアドレスに基づいたバーストアドレスを発生すると
共に、バースト読出動作のための制御を遂行するモード
制御手段と、少なくとも第１グループの２k-1×ｍ個の
メモリセル及び第２グループの２k-1×ｍ個のメモリセ
ルを持つセルアレイと、各々が２k個のメモリセルに対
応すると共に、２i（ここで、ｉはｋより小さい正の定
数）個の感知増幅器を具備するｍ個のセンスアンプブロ
ックと、バースト読出動作の間に各センスアンプブロッ
ク内の感知増幅器が二回あるいはそれ以上の感知動作を
連続的に遂行するように感知増幅器を制御するセンスア
ンプ制御手段と、各々がカラムアドレスのビットの一部
をデコーディングして複数の第１のゲーティング制御信
号を発生する第１のｍ個のデコーディングブロックと、
各々がカラムアドレスビットの余りをデコーディングし
て複数の第２のゲーティング制御信号を発生する第２の
ｍ個のデコーディングブロック及び、第１及び第２のゲ
ーティング制御信号に応答して第１グループのメモリセ
ルのデータ及び第２グループのメモリセルのデータを２
回あるいはそれ以上センスアンプブロックに各々伝達す
るｍ個のパスゲートブロックを具備する。
に同期的に、そして、２k（ここで、ｋは２以上の定
数）のバースト長さのバーストアクセスモードで動作す
るマスクロムは：ｍ（ここで、ｍはｋより大きな定数）
のデータ出力パッドと、カラムアドレス中のｋビットを
開始バーストアドレスとして受け入れ、第１のバースト
モードと第２のバーストモード間の選択により開始バー
ストアドレスに基づいたバーストアドレスを発生すると
共に、バースト読出動作のための制御を遂行するモード
制御手段と、少なくとも第１グループの２k-1×ｍ個の
メモリセル及び第２グループの２k-1×ｍ個のメモリセ
ルを持つセルアレイと、各々が２k個のメモリセルに対
応すると共に、２i（ここで、ｉはｋより小さい正の定
数）個の感知増幅器を具備するｍ個のセンスアンプブロ
ックと、バースト読出動作の間に各センスアンプブロッ
ク内の感知増幅器が二回あるいはそれ以上の感知動作を
連続的に遂行するように感知増幅器を制御するセンスア
ンプ制御手段と、各々がカラムアドレスのビットの一部
をデコーディングして複数の第１のゲーティング制御信
号を発生する第１のｍ個のデコーディングブロックと、
各々がカラムアドレスビットの余りをデコーディングし
て複数の第２のゲーティング制御信号を発生する第２の
ｍ個のデコーディングブロック及び、第１及び第２のゲ
ーティング制御信号に応答して第１グループのメモリセ
ルのデータ及び第２グループのメモリセルのデータを２
回あるいはそれ以上センスアンプブロックに各々伝達す
るｍ個のパスゲートブロックを具備する。
【００１５】本発明の他の特徴によると、バーストアク
セスモードで動作する、そして、バースト読出動作の間
に少なくとも二つのデータセットからなるバースト長さ
のデータに対した少なくとも二回の感知動作を遂行する
バーストマスクロムでデータを読出する方法はデータセ
ット中で開始バーストアドレスに対応するデータが含ま
れた一つからの所定のバースト順次によりバースト長さ
のデータを次第に感知する段階及び、感知されたデータ
をバースト順次に従って所定のビットずつ出力する段階
で構成される。
セスモードで動作する、そして、バースト読出動作の間
に少なくとも二つのデータセットからなるバースト長さ
のデータに対した少なくとも二回の感知動作を遂行する
バーストマスクロムでデータを読出する方法はデータセ
ット中で開始バーストアドレスに対応するデータが含ま
れた一つからの所定のバースト順次によりバースト長さ
のデータを次第に感知する段階及び、感知されたデータ
をバースト順次に従って所定のビットずつ出力する段階
で構成される。
【００１６】
【発明の実施の形態】次は添付された図面を参照して本
発明の実施形態に対して詳細に説明する。以後の説明
で、図面中同一したり類似した参照番号及び符号は可能
な同一であり、類似した構成要素を示す。ここでは、同
期型ＭＲＯＭのアドレス及びデータピンの数、メモリセ
ルアレイの容量及びレイアウト、クロック信号の周期、
キャスレイタンシ（￣ＣＡＳ latency；ＣＬ）、バース
ト長さ（burst length；ＢＬ）、等のような特定な事項
が記述されるが、これは本発明に対する全般的な理解に
役立つためのものに過ぎず、本発明の範囲や技術的な思
想をそこに限定しようとするものではないことに注意し
なければならない。また、ここでは、ローアドレススト
ロブ信号（￣ＲＡＳ）及びカラムアドレスストロブ信号
（￣ＣＡＳ）によりロー及びカラムアドレス信号のマル
チプレクシング（multiplexing）により予め設定された
動作を遂行する同期型バーストＭＲＯＭが説明される
が、本発明はこれに限定されないことに注意しなければ
ならない。
発明の実施形態に対して詳細に説明する。以後の説明
で、図面中同一したり類似した参照番号及び符号は可能
な同一であり、類似した構成要素を示す。ここでは、同
期型ＭＲＯＭのアドレス及びデータピンの数、メモリセ
ルアレイの容量及びレイアウト、クロック信号の周期、
キャスレイタンシ（￣ＣＡＳ latency；ＣＬ）、バース
ト長さ（burst length；ＢＬ）、等のような特定な事項
が記述されるが、これは本発明に対する全般的な理解に
役立つためのものに過ぎず、本発明の範囲や技術的な思
想をそこに限定しようとするものではないことに注意し
なければならない。また、ここでは、ローアドレススト
ロブ信号（￣ＲＡＳ）及びカラムアドレスストロブ信号
（￣ＣＡＳ）によりロー及びカラムアドレス信号のマル
チプレクシング（multiplexing）により予め設定された
動作を遂行する同期型バーストＭＲＯＭが説明される
が、本発明はこれに限定されないことに注意しなければ
ならない。
【００１７】図１は本発明の一つの実施形態による同期
型バーストＭＲＯＭを示している。図１を参照すると、
同期型バーストＭＲＯＭ（以下、ＳＢ−ＭＲＯＭとい
う）は３２Ｍ（４０９６×２５６×３２）ビットＣＭＯ
Ｓセルアレイ１００，１２個のアドレスピンＡ０〜Ａ１
１）及び３２個のデータ出力ピンＤＱ３〜ＤＱ３１を具
備している。１２ビットローアドレスＲＡ０〜ＲＡ１１
及び８ビットローアドレスＣＡ０〜ＣＡ７はマルチプレ
クスされ、アドレスバッファ１０１に提供される。又、
アドレスバッファ１０１にはモードアドレスＭＡ０〜Ｍ
Ａ６が提供される。コマンド＆クロックバッファ１０２
にはクロック信号ＣＬＫ、クロックイネーブル信号ＣＫ
Ｅ、ローアドレスストロブ信号￣ＲＡＳ、カラムアドレ
スストロブ信号￣ＣＡＳ、データ出力マスク信号￣ＤＱ
Ｍ、チップ選択信号￣ＣＳ、モードレジスタ書込信号￣
ＭＲ及びワード／ダブルワード信号（ＷＯＲＤ）が提供
される。
型バーストＭＲＯＭを示している。図１を参照すると、
同期型バーストＭＲＯＭ（以下、ＳＢ−ＭＲＯＭとい
う）は３２Ｍ（４０９６×２５６×３２）ビットＣＭＯ
Ｓセルアレイ１００，１２個のアドレスピンＡ０〜Ａ１
１）及び３２個のデータ出力ピンＤＱ３〜ＤＱ３１を具
備している。１２ビットローアドレスＲＡ０〜ＲＡ１１
及び８ビットローアドレスＣＡ０〜ＣＡ７はマルチプレ
クスされ、アドレスバッファ１０１に提供される。又、
アドレスバッファ１０１にはモードアドレスＭＡ０〜Ｍ
Ａ６が提供される。コマンド＆クロックバッファ１０２
にはクロック信号ＣＬＫ、クロックイネーブル信号ＣＫ
Ｅ、ローアドレスストロブ信号￣ＲＡＳ、カラムアドレ
スストロブ信号￣ＣＡＳ、データ出力マスク信号￣ＤＱ
Ｍ、チップ選択信号￣ＣＳ、モードレジスタ書込信号￣
ＭＲ及びワード／ダブルワード信号（ＷＯＲＤ）が提供
される。
【００１８】クロックイネーブル信号ＣＫＥは次のクロ
ックサイクルからの動作を凍結（freeze）するためにク
ロック信号（ＣＬＫ）をマスキングする。又、クロック
イネーブル信号（ＣＫＥ）は待機モード（stand-by mod
e）の間のパワーダウン（power down）のために入力バ
ッファ１０１，１０２をディスエーブルさせる。同一な
クロックサイクルでチップ選択信号￣ＣＳ、ローアドレ
スストロブ信号￣ＲＡＳ、カラムアドレスストロブ信号
￣ＣＡＳ及びモードレジスタ書込信号￣ＭＲが活性化さ
れる時、モードアドレスＭＡ０〜ＭＡ６がアドレスバッ
ファ１０１を通じてモードレジスタ１０３に提供され
る。これで、モードレジスタ１０３の設定が完了され
る。
ックサイクルからの動作を凍結（freeze）するためにク
ロック信号（ＣＬＫ）をマスキングする。又、クロック
イネーブル信号（ＣＫＥ）は待機モード（stand-by mod
e）の間のパワーダウン（power down）のために入力バ
ッファ１０１，１０２をディスエーブルさせる。同一な
クロックサイクルでチップ選択信号￣ＣＳ、ローアドレ
スストロブ信号￣ＲＡＳ、カラムアドレスストロブ信号
￣ＣＡＳ及びモードレジスタ書込信号￣ＭＲが活性化さ
れる時、モードアドレスＭＡ０〜ＭＡ６がアドレスバッ
ファ１０１を通じてモードレジスタ１０３に提供され
る。これで、モードレジスタ１０３の設定が完了され
る。
【００１９】モードレジスタ１０３に対した書込動作に
より、ラスレイタンシ（￣ＲＡＳ latency；ＲＬ）、キ
ャスレイタンシ（ＣＬ）、バーストタイプ（burst typ
e；ＢＴ）、バースト長さ（ＢＬ）、そして、多様な製
造社特定オプション（vendor-specific options）がプ
ログラムされる。データ出力マスク信号￣ＤＱＭが活性
化されると、クロック信号ＣＬＫのポジティブエッジ
（positive edge）から所定の時間後にデータ出力がハ
イインピダンス（high impedance）状態にマスクされ
る。チップ選択信号￣ＣＳはクロック信号ＣＬＫ，クロ
ックイネーブル信号ＣＫＥ及びデータ出力マスク信号￣
ＤＱＭを除いた全ての入力をマスキングしたりイネーブ
ルしてデバイス動作をディスエーブルさせたりイネーブ
ルさせる。
より、ラスレイタンシ（￣ＲＡＳ latency；ＲＬ）、キ
ャスレイタンシ（ＣＬ）、バーストタイプ（burst typ
e；ＢＴ）、バースト長さ（ＢＬ）、そして、多様な製
造社特定オプション（vendor-specific options）がプ
ログラムされる。データ出力マスク信号￣ＤＱＭが活性
化されると、クロック信号ＣＬＫのポジティブエッジ
（positive edge）から所定の時間後にデータ出力がハ
イインピダンス（high impedance）状態にマスクされ
る。チップ選択信号￣ＣＳはクロック信号ＣＬＫ，クロ
ックイネーブル信号ＣＫＥ及びデータ出力マスク信号￣
ＤＱＭを除いた全ての入力をマスキングしたりイネーブ
ルしてデバイス動作をディスエーブルさせたりイネーブ
ルさせる。
【００２０】図５は図１のＳＢ−ＭＲＯＭのバースト読
出動作のタイミング図である。図５を参照すると、ロー
アドレスストロブ信号￣ＲＡＳが活性化される、すなわ
ち、ロー状態になる場合には、アドレスバッファ１０１
がクロック信号ＣＬＫのポジティブエッジでローアドレ
スＲＡ０〜ＲＡ１１をラッチする。又、ローアドレスス
トロブ信号￣ＲＡＳはローアクセス及びプリチャージ
（row access and precharge）をできるようにする。ロ
ーアドレスストロブ信号￣ＣＡＳが活性化される場合に
はアドレスバッファ１０１がクロック信号ＣＬＫのポジ
ティブエッジでカラムアドレスＣＡ０〜ＣＡ７をラッチ
する。
出動作のタイミング図である。図５を参照すると、ロー
アドレスストロブ信号￣ＲＡＳが活性化される、すなわ
ち、ロー状態になる場合には、アドレスバッファ１０１
がクロック信号ＣＬＫのポジティブエッジでローアドレ
スＲＡ０〜ＲＡ１１をラッチする。又、ローアドレスス
トロブ信号￣ＲＡＳはローアクセス及びプリチャージ
（row access and precharge）をできるようにする。ロ
ーアドレスストロブ信号￣ＣＡＳが活性化される場合に
はアドレスバッファ１０１がクロック信号ＣＬＫのポジ
ティブエッジでカラムアドレスＣＡ０〜ＣＡ７をラッチ
する。
【００２１】この実施形態のＳＢ−ＭＲＯＭで、カラム
アドレスストロブ信号￣ＣＡＳは読出命令（read comma
nd）として可能である。本発明に対した理解に役に立つ
ために本発明と関連された重要な用語を次のように定義
する。まず、バースト読出というのは、読出命令が入力
される時から、言い換えれば、カラムアドレスストロブ
信号￣ＣＡＳが活性化される時から所定のキャスレイタ
ンシＣＬが経過した後に各出力パッドを通じてバースト
長さＢＬのデータページ（data pages）が所定の順番に
チップの外部に出力されることを意味する。
アドレスストロブ信号￣ＣＡＳは読出命令（read comma
nd）として可能である。本発明に対した理解に役に立つ
ために本発明と関連された重要な用語を次のように定義
する。まず、バースト読出というのは、読出命令が入力
される時から、言い換えれば、カラムアドレスストロブ
信号￣ＣＡＳが活性化される時から所定のキャスレイタ
ンシＣＬが経過した後に各出力パッドを通じてバースト
長さＢＬのデータページ（data pages）が所定の順番に
チップの外部に出力されることを意味する。
【００２２】又、キャスレイタンシＣＬというのはカラ
ムアドレスストロブ信号￣ＣＡＳが活性化される時から
データ出力バッファ（data output buffer）で有効なデ
ータ（valid data）が出力する時までのクロックサイク
ル数を示し、バースト長さＢＬというのは、一回の読出
命令により連続的に出力されるデータページの数を言
う。ページとは、チップ外部に出力されるデータ束（da
ta bundle）を意味することであり、ここでは、ダブル
ワード（double word）すなわち、３２ビットデータが
一つのページとして定義される。従って、この実施形態
のＳＢ−ＭＲＯＭは３２個のデータ出力ピンＤＱ０〜Ｄ
Ｑ３１を持つ。
ムアドレスストロブ信号￣ＣＡＳが活性化される時から
データ出力バッファ（data output buffer）で有効なデ
ータ（valid data）が出力する時までのクロックサイク
ル数を示し、バースト長さＢＬというのは、一回の読出
命令により連続的に出力されるデータページの数を言
う。ページとは、チップ外部に出力されるデータ束（da
ta bundle）を意味することであり、ここでは、ダブル
ワード（double word）すなわち、３２ビットデータが
一つのページとして定義される。従って、この実施形態
のＳＢ−ＭＲＯＭは３２個のデータ出力ピンＤＱ０〜Ｄ
Ｑ３１を持つ。
【００２３】再び図１で、バースト制御器１０４はチッ
プ選択信号￣ＣＳ、ローアドレスストロブ信号￣ＲＡ
Ｓ、カラムアドレスストロブ信号￣ＣＡＳ、モードレジ
スタ書込信号￣ＭＲ、ラスレイタンシＲＬ、キャスレイ
タンシＣＬ、バーストタイプＢＴ及びバースト長さＢＬ
を受け入れデータ感知動作と関連されたいろいろな信号
（ＰＳＡＥ、ＰＤＩＳ、ＰＰＲＥ、ＰＰＺＭ、ＰＯＥ、
等）、バーストカウンタ１０７の動作を制御するための
信号（カウントイネーブル信号ＣＮＴＥ、等）選択され
たバーストモードのタイプによるバーストアドレスＢＡ
０、ＢＡ１及びＢＡ２の発生を制御するための各種の制
御信号（これらは、本発明が属する技術分野の通常専門
家にはよく知られているので、ここでは、これらについ
ての詳細な説明を省略する）を発生する。
プ選択信号￣ＣＳ、ローアドレスストロブ信号￣ＲＡ
Ｓ、カラムアドレスストロブ信号￣ＣＡＳ、モードレジ
スタ書込信号￣ＭＲ、ラスレイタンシＲＬ、キャスレイ
タンシＣＬ、バーストタイプＢＴ及びバースト長さＢＬ
を受け入れデータ感知動作と関連されたいろいろな信号
（ＰＳＡＥ、ＰＤＩＳ、ＰＰＲＥ、ＰＰＺＭ、ＰＯＥ、
等）、バーストカウンタ１０７の動作を制御するための
信号（カウントイネーブル信号ＣＮＴＥ、等）選択され
たバーストモードのタイプによるバーストアドレスＢＡ
０、ＢＡ１及びＢＡ２の発生を制御するための各種の制
御信号（これらは、本発明が属する技術分野の通常専門
家にはよく知られているので、ここでは、これらについ
ての詳細な説明を省略する）を発生する。
【００２４】アドレスバッファ１０１のローアドレスＲ
Ａ０〜ＲＡ１１及びカラムアドレスＣＡ０〜ＣＡ７はＸ
−デコーダ１０５及びＹ−デコーダ１０６に各々提供さ
れる。Ｘ−デコーダ１０５はローアドレスＲＡ０〜ＲＡ
１１に応答してロー選択信号（row selection signal
s）を発生する。Ｙ−デコーダ１０６はカラムアドレス
ＣＡ０〜ＣＡ７に応答してセルを選択するためのゲーテ
ィング制御信号（gatingcontrol signals）（Ｙ０、Ｙ
１、…、Ｙ６３）を発生する。カラムアドレス中の下位
３ビットＣＡ０、ＣＡ１及びＣＡ２は開始バーストアド
レス（initial burst address）としてバーストカウン
タ１０７に提供される。
Ａ０〜ＲＡ１１及びカラムアドレスＣＡ０〜ＣＡ７はＸ
−デコーダ１０５及びＹ−デコーダ１０６に各々提供さ
れる。Ｘ−デコーダ１０５はローアドレスＲＡ０〜ＲＡ
１１に応答してロー選択信号（row selection signal
s）を発生する。Ｙ−デコーダ１０６はカラムアドレス
ＣＡ０〜ＣＡ７に応答してセルを選択するためのゲーテ
ィング制御信号（gatingcontrol signals）（Ｙ０、Ｙ
１、…、Ｙ６３）を発生する。カラムアドレス中の下位
３ビットＣＡ０、ＣＡ１及びＣＡ２は開始バーストアド
レス（initial burst address）としてバーストカウン
タ１０７に提供される。
【００２５】再び、図５を参照すると、この実施形態
で、クロック信号ＣＬＫの周期ｔＣＫは１５ｎｓであ
り、キャスレイタンシＣＬが５であり、バースト長さＢ
Ｌが８（＝２3）である。読出命令が入力される時、言
い換えれば、カラムアドレスストロブ信号￣ＣＡＳが活
性化される時から５クロックサイクル以後にデータがク
ロックに従って八回にわたって出力されることが見られ
る。従って、この実施形態のＳＢ−ＭＲＯＭのバースト
長さＢＬが８（＝２3）であるので、バーストアクセス
のためには３ビットのバーストアドレスＢＡ０、ＢＡ１
及びＢＡ２が必要であることがよく理解できる。
で、クロック信号ＣＬＫの周期ｔＣＫは１５ｎｓであ
り、キャスレイタンシＣＬが５であり、バースト長さＢ
Ｌが８（＝２3）である。読出命令が入力される時、言
い換えれば、カラムアドレスストロブ信号￣ＣＡＳが活
性化される時から５クロックサイクル以後にデータがク
ロックに従って八回にわたって出力されることが見られ
る。従って、この実施形態のＳＢ−ＭＲＯＭのバースト
長さＢＬが８（＝２3）であるので、バーストアクセス
のためには３ビットのバーストアドレスＢＡ０、ＢＡ１
及びＢＡ２が必要であることがよく理解できる。
【００２６】前で記述したように、バースト読出はデー
タ出力順番（data output sequence）に従って二つのモ
ード、すなわち、シーケンシャルモード及びインターリ
ーブドモードで分類されるために、８のバースト長さＢ
Ｌを持つデバイスのバーストシーケンスは次の表１のよ
うである。
タ出力順番（data output sequence）に従って二つのモ
ード、すなわち、シーケンシャルモード及びインターリ
ーブドモードで分類されるために、８のバースト長さＢ
Ｌを持つデバイスのバーストシーケンスは次の表１のよ
うである。
【００２７】
【表１】
【００２８】上の表１で、一つの出力ピンＤＱｍ（ここ
で、ｍ＝０，１，…、３１）を通じて出力される八つの
データＤ０，Ｄ１，…Ｄ７は各々０，１，…、７で表示
されており、八つのデータＤ０，Ｄ１，…、Ｄ７中で最
初に出力されるデータが貯蔵されたセル、すなわち、出
発点を指定する開始バーストアドレスはＣＡ２、ＣＡ１
及びＣＡ０で表示されている。
で、ｍ＝０，１，…、３１）を通じて出力される八つの
データＤ０，Ｄ１，…Ｄ７は各々０，１，…、７で表示
されており、八つのデータＤ０，Ｄ１，…、Ｄ７中で最
初に出力されるデータが貯蔵されたセル、すなわち、出
発点を指定する開始バーストアドレスはＣＡ２、ＣＡ１
及びＣＡ０で表示されている。
【００２９】バーストカウンタ１０７は３ビットのカラ
ムアドレスＣＡ２、ＣＡ１及びＣＡ０を八つのバースト
アクセスの始めアドレスとして獲得し、そして、開始バ
ーストアドレスとバーストタイプにより、表１に図示さ
れたように、バーストアクセスの余りのためのバースト
アドレスＢＡ０〜ＢＡ２を連続的に七回にわたって発生
する。説明の便宜上、連続されたアドレスに対応する八
つのセル各々にバースト長さ（＝８）に該当する８ビッ
トデータＤ０〜Ｄ７の各ビットが貯蔵されているとす
る。表１のように、例えば、開始バーストアドレスＣＡ
２、ＣＡ１及びＣＡ０が３（＝０１１2）であると、シ
ーケンシャルモードではバースト長さのデータＤ０〜Ｄ
７がＤ３→Ｄ４→Ｄ５→Ｄ６→Ｄ７→Ｄ０→Ｄ１→Ｄ２
の順番に出力され、インターリーブドモードではＤ３→
Ｄ２→Ｄ１→Ｄ０→Ｄ７→Ｄ６→Ｄ５→Ｄ３の順番に出
力される。
ムアドレスＣＡ２、ＣＡ１及びＣＡ０を八つのバースト
アクセスの始めアドレスとして獲得し、そして、開始バ
ーストアドレスとバーストタイプにより、表１に図示さ
れたように、バーストアクセスの余りのためのバースト
アドレスＢＡ０〜ＢＡ２を連続的に七回にわたって発生
する。説明の便宜上、連続されたアドレスに対応する八
つのセル各々にバースト長さ（＝８）に該当する８ビッ
トデータＤ０〜Ｄ７の各ビットが貯蔵されているとす
る。表１のように、例えば、開始バーストアドレスＣＡ
２、ＣＡ１及びＣＡ０が３（＝０１１2）であると、シ
ーケンシャルモードではバースト長さのデータＤ０〜Ｄ
７がＤ３→Ｄ４→Ｄ５→Ｄ６→Ｄ７→Ｄ０→Ｄ１→Ｄ２
の順番に出力され、インターリーブドモードではＤ３→
Ｄ２→Ｄ１→Ｄ０→Ｄ７→Ｄ６→Ｄ５→Ｄ３の順番に出
力される。
【００３０】再び図１を参照して、Ｘ−ドライバ１０８
はＸ−デコーダ１０５からのロー選択信号により選択さ
れたワードラインを駆動する。Ｙ−パスゲート１０９は
Ｙ−デコーダ１０６からのゲーティング制御信号Ｙ０、
Ｙ１、…、Ｙ６３により選択されたセルに貯蔵されたバ
ースト長さＢＬと同一な数のデータページを選択的に通
過させる。センスアンプ制御器１１０はバースト制御器
１０４の出力信号（ＰＲＥ、ＰＺＭ、ＰＳＡＥ、ＰＤＩ
Ｓ、ＰＯＥ等）に応答してプリチャージ制御信号ＰＲ
Ｅ、イコライジング制御信号ＰＺＭ、センスアンプイネ
ーブル信号￣ＳＡＥ、ディスチャージ制御信号ＤＩＳ等
のようなセンスアンプ１１１の感知動作を制御するため
の各種制御信号、そして、データ出力動作を制御するた
めの出力イネーブル信号ＯＥを発生する。
はＸ−デコーダ１０５からのロー選択信号により選択さ
れたワードラインを駆動する。Ｙ−パスゲート１０９は
Ｙ−デコーダ１０６からのゲーティング制御信号Ｙ０、
Ｙ１、…、Ｙ６３により選択されたセルに貯蔵されたバ
ースト長さＢＬと同一な数のデータページを選択的に通
過させる。センスアンプ制御器１１０はバースト制御器
１０４の出力信号（ＰＲＥ、ＰＺＭ、ＰＳＡＥ、ＰＤＩ
Ｓ、ＰＯＥ等）に応答してプリチャージ制御信号ＰＲ
Ｅ、イコライジング制御信号ＰＺＭ、センスアンプイネ
ーブル信号￣ＳＡＥ、ディスチャージ制御信号ＤＩＳ等
のようなセンスアンプ１１１の感知動作を制御するため
の各種制御信号、そして、データ出力動作を制御するた
めの出力イネーブル信号ＯＥを発生する。
【００３１】バーストアドレスデコーダ１１２はカウン
タ１０７からのバーストアドレスＢＡ０〜ＢＡ２を受け
入れ、ラッチ選択信号ＰＤ０Ｔ０、ＰＤ０Ｔ１、ＰＳＯ
ＬＯ０〜ＰＳＯＬ７を発生する。以上の説明として分か
ることができるように、モードレジスタ１０３，バース
ト制御器１０４，バーストカウンタ１０７及びバースト
アドレスデコーダ１１２はカラムアドレス中のｋビット
を開始バーストアドレスとして受け入れ、シーケンスモ
ードとインターリーブドモード間の選択に従って、開始
バーストアドレスＣＡ０、ＣＡ１及びＣＡ２に基づいた
バーストアドレスＢＡ０、ＢＡ１及びＢＡ２を発生する
と共に、バースト読出動作のためのモード制御を遂行す
る。
タ１０７からのバーストアドレスＢＡ０〜ＢＡ２を受け
入れ、ラッチ選択信号ＰＤ０Ｔ０、ＰＤ０Ｔ１、ＰＳＯ
ＬＯ０〜ＰＳＯＬ７を発生する。以上の説明として分か
ることができるように、モードレジスタ１０３，バース
ト制御器１０４，バーストカウンタ１０７及びバースト
アドレスデコーダ１１２はカラムアドレス中のｋビット
を開始バーストアドレスとして受け入れ、シーケンスモ
ードとインターリーブドモード間の選択に従って、開始
バーストアドレスＣＡ０、ＣＡ１及びＣＡ２に基づいた
バーストアドレスＢＡ０、ＢＡ１及びＢＡ２を発生する
と共に、バースト読出動作のためのモード制御を遂行す
る。
【００３２】一方、バースト長さが８であり、データ幅
が３２である本実施形態のＳＢ−ＲＯＭからのバースト
読出のためには八つのページ（＝８×３２＝２５６ビッ
ト）のデータが一回によるページ、すなわち、３２ビッ
トずつ八回にわたって出力されなければならないので、
一回の読出動作の間に２５６ビットデータに対した感知
が必要である。これにため、毎ビットラインごとに一つ
の感知増幅器が割り当てるＤＲＡＭのように、センスア
ンプ１１１が２５６個の感知増幅器で構成させると、一
回の感知動作だけで２５６ビットデータに対した感知が
できるようになる。
が３２である本実施形態のＳＢ−ＲＯＭからのバースト
読出のためには八つのページ（＝８×３２＝２５６ビッ
ト）のデータが一回によるページ、すなわち、３２ビッ
トずつ八回にわたって出力されなければならないので、
一回の読出動作の間に２５６ビットデータに対した感知
が必要である。これにため、毎ビットラインごとに一つ
の感知増幅器が割り当てるＤＲＡＭのように、センスア
ンプ１１１が２５６個の感知増幅器で構成させると、一
回の感知動作だけで２５６ビットデータに対した感知が
できるようになる。
【００３３】しかし、感知増幅器として差動増幅器（di
fferential amplifier）を使用するＭＲＯＭ技術で、２
５６の感知増幅器を使用することはレイアウトの制限、
感知動作する時の大きな消費電流等のような問題点によ
り現実的にほとんど不可能なことが知られている。従っ
て、本実施形態では、センスアンプ１１１を１２８の感
知増幅器で構成し、この増幅器を利用して一回の読出動
作の間に２５６ビット、すなわち、８ページのデータを
感知する。その結果、一回の読出動作に二回のデータ感
知動作が必要である。これとは違い、例えば、６４個の
感知増幅器が使用される場合には、勿論一回の読出動作
の間に四回のデータ感知動作が遂行されなければならな
いことがよく理解できる。
fferential amplifier）を使用するＭＲＯＭ技術で、２
５６の感知増幅器を使用することはレイアウトの制限、
感知動作する時の大きな消費電流等のような問題点によ
り現実的にほとんど不可能なことが知られている。従っ
て、本実施形態では、センスアンプ１１１を１２８の感
知増幅器で構成し、この増幅器を利用して一回の読出動
作の間に２５６ビット、すなわち、８ページのデータを
感知する。その結果、一回の読出動作に二回のデータ感
知動作が必要である。これとは違い、例えば、６４個の
感知増幅器が使用される場合には、勿論一回の読出動作
の間に四回のデータ感知動作が遂行されなければならな
いことがよく理解できる。
【００３４】データラッチ１１３は八回のページのデー
タをラッチするために２５６のラッチ素子を具備し、バ
ーストアドレスデコーダ１１２からのラッチ選択信号Ｐ
Ｄ０Ｔ０，ＰＤ０Ｔ１、ＰＳ０Ｌ０〜ＰＳ０Ｌ７）に応
答してセンスアンプ１１１からの８ページのデータをラ
ッチすると共にラッチされたデータをページ段位でデー
タ出力バッファ１１４に提供する。データ出力バッファ
１１４は３２のバッファ素子で構成され、センスアンプ
制御器１１０からの出力制御信号ＯＥに応答してデータ
を１ページずつ出力する。バッファ１１４からのデータ
は出力パッド１１５及びデータピンＤＱ１〜ＤＱ３１を
通じて外部に出力される。
タをラッチするために２５６のラッチ素子を具備し、バ
ーストアドレスデコーダ１１２からのラッチ選択信号Ｐ
Ｄ０Ｔ０，ＰＤ０Ｔ１、ＰＳ０Ｌ０〜ＰＳ０Ｌ７）に応
答してセンスアンプ１１１からの８ページのデータをラ
ッチすると共にラッチされたデータをページ段位でデー
タ出力バッファ１１４に提供する。データ出力バッファ
１１４は３２のバッファ素子で構成され、センスアンプ
制御器１１０からの出力制御信号ＯＥに応答してデータ
を１ページずつ出力する。バッファ１１４からのデータ
は出力パッド１１５及びデータピンＤＱ１〜ＤＱ３１を
通じて外部に出力される。
【００３５】図２は図１に図示されたＳＢ−ＭＲＯＭの
バースト読出動作の間に一つの出力パッドと関連したデ
ータ出力経路上の回路を示している。たとえ図面には詳
細に図示されていないが、一つの出力パッド１１５ある
いは出力ピンＤＱｍには２５６のカラム（columns）を
持つ一つのセルブロックが対応される。図面で、参照番
号１００−１は１次感知動作の間に感知される一つのセ
ットのデータＤ０〜Ｄ３を例示し、１００−２は２次感
知動作の間に感知される他のセットのデータＤ４〜Ｄ７
を例示している。一つの出力パッド１１５’に対応する
八つの選択されたセルに貯蔵されたバースト長さのデー
タＤ０〜Ｄ７はＹ−パスゲートブロック１０９’により
二回にわたって四回に感知増幅器ＳＡ０〜ＳＡ３で構成
されるセンスアンプブロック１１１’で提供される。Ｙ
−パスゲートブロック１０９’に対しては後で詳細に説
明する。
バースト読出動作の間に一つの出力パッドと関連したデ
ータ出力経路上の回路を示している。たとえ図面には詳
細に図示されていないが、一つの出力パッド１１５ある
いは出力ピンＤＱｍには２５６のカラム（columns）を
持つ一つのセルブロックが対応される。図面で、参照番
号１００−１は１次感知動作の間に感知される一つのセ
ットのデータＤ０〜Ｄ３を例示し、１００−２は２次感
知動作の間に感知される他のセットのデータＤ４〜Ｄ７
を例示している。一つの出力パッド１１５’に対応する
八つの選択されたセルに貯蔵されたバースト長さのデー
タＤ０〜Ｄ７はＹ−パスゲートブロック１０９’により
二回にわたって四回に感知増幅器ＳＡ０〜ＳＡ３で構成
されるセンスアンプブロック１１１’で提供される。Ｙ
−パスゲートブロック１０９’に対しては後で詳細に説
明する。
【００３６】ラッチブロック１１３’はバースト長さの
データをラッチするための八つのラッチ素子Ｌ０〜Ｌ７
を具備している。ラッチブロック１１３’は八つの入力
選択トランジスタＱ２０１〜Ｑ２０８をより具備してい
る。選択トランジスタＱ２０１〜Ｑ２０８はＳバースト
アドレスデコーダ１１２からの入力選択信号ＰＤ０Ｔ０
及びＰＤ０Ｔ１に応答してセンスアンプブロック１１
１’からの各４ビットデータを一つのグループのラッチ
素子Ｌ０〜Ｌ３及び他のグループのラッチ素子Ｌ４〜Ｌ
７に交互に提供する。その上、ラッチブロック１１３’
は八つの出力選択トランジスタＱ２０９、Ｑ２１０，
…、Ｑ２１３をより具備している。選択トランジスタＱ
２０９，Ｑ２１０，…、Ｑ２１３）はバーストアドレス
デコーダ１１２からの出力選択信号ＰＳ０Ｌ０〜ＰＳ０
Ｌ７に応答してラッチ素子Ｌ０〜Ｌ７によりラッチされ
た８ビットデータＤ０〜Ｄ７を表１に示したバースト順
次に従って対応する出力バッファ素子１１４に１ビット
ずつ出力する。
データをラッチするための八つのラッチ素子Ｌ０〜Ｌ７
を具備している。ラッチブロック１１３’は八つの入力
選択トランジスタＱ２０１〜Ｑ２０８をより具備してい
る。選択トランジスタＱ２０１〜Ｑ２０８はＳバースト
アドレスデコーダ１１２からの入力選択信号ＰＤ０Ｔ０
及びＰＤ０Ｔ１に応答してセンスアンプブロック１１
１’からの各４ビットデータを一つのグループのラッチ
素子Ｌ０〜Ｌ３及び他のグループのラッチ素子Ｌ４〜Ｌ
７に交互に提供する。その上、ラッチブロック１１３’
は八つの出力選択トランジスタＱ２０９、Ｑ２１０，
…、Ｑ２１３をより具備している。選択トランジスタＱ
２０９，Ｑ２１０，…、Ｑ２１３）はバーストアドレス
デコーダ１１２からの出力選択信号ＰＳ０Ｌ０〜ＰＳ０
Ｌ７に応答してラッチ素子Ｌ０〜Ｌ７によりラッチされ
た８ビットデータＤ０〜Ｄ７を表１に示したバースト順
次に従って対応する出力バッファ素子１１４に１ビット
ずつ出力する。
【００３７】再び表１を参照すると、インターリーブド
モードで、バースト長さのデータＤ０〜Ｄ７は開始バー
ストアドレスの最上位ビットＣＡ２と関連して二つのセ
ットで区分されることができる。すなわち、開始バース
トアドレスの最上位ビットＭＳＢのＣＡ２が０である場
合にはバースト長さ８のデータＤ７〜Ｄ０の下位４ビッ
トデータＤ０〜Ｄ３が一番目から四番目に出力された
後、上位４ビットデータＤ５〜Ｄ７が五回目から八回目
に出力され、ＣＡ２が１である場合には上と反対の順番
に出力される。従って、本実施形態によるＹ−パスゲー
トブロックは一つの感知増幅器が５のキャスレイタンシ
ＣＬの間に二回の感知を遂行させるために図３に図示さ
れたような回路構成を持つ。
モードで、バースト長さのデータＤ０〜Ｄ７は開始バー
ストアドレスの最上位ビットＣＡ２と関連して二つのセ
ットで区分されることができる。すなわち、開始バース
トアドレスの最上位ビットＭＳＢのＣＡ２が０である場
合にはバースト長さ８のデータＤ７〜Ｄ０の下位４ビッ
トデータＤ０〜Ｄ３が一番目から四番目に出力された
後、上位４ビットデータＤ５〜Ｄ７が五回目から八回目
に出力され、ＣＡ２が１である場合には上と反対の順番
に出力される。従って、本実施形態によるＹ−パスゲー
トブロックは一つの感知増幅器が５のキャスレイタンシ
ＣＬの間に二回の感知を遂行させるために図３に図示さ
れたような回路構成を持つ。
【００３８】図３を参照すると、各出力パッドあるいは
一つのセルブロックに対したバースト長さのデータＤ０
〜Ｄ７のパシングと関連された八つのパストランジスタ
Ｑ３０１〜Ｑ３０８は二つのグループで分けられる。一
つのグループのトランジスタＱ３０１〜Ｑ３０４のゲー
トはゲーティング制御信号Ｙ０に連結され、他の一つの
グループのトランジスタＱ３０５〜Ｑ３０６のゲートは
ゲーティング制御信号Ｙ１に連結される。ゲーティング
制御信号Ｙ０、Ｙ１は開始バーストアドレスの最上位ビ
ットＭＳＢであるカラムアドレスビットＣＡ２をデコー
ディングすることにより得られる。
一つのセルブロックに対したバースト長さのデータＤ０
〜Ｄ７のパシングと関連された八つのパストランジスタ
Ｑ３０１〜Ｑ３０８は二つのグループで分けられる。一
つのグループのトランジスタＱ３０１〜Ｑ３０４のゲー
トはゲーティング制御信号Ｙ０に連結され、他の一つの
グループのトランジスタＱ３０５〜Ｑ３０６のゲートは
ゲーティング制御信号Ｙ１に連結される。ゲーティング
制御信号Ｙ０、Ｙ１は開始バーストアドレスの最上位ビ
ットＭＳＢであるカラムアドレスビットＣＡ２をデコー
ディングすることにより得られる。
【００３９】図４は開始バーストアドレスＣＡ２、ＣＡ
１、ＣＡ０が０（＝０００2）である時、図３のパスゲ
ートブロックを制御するためのゲーティング制御信号の
タイミング図である。読出命令により該当センスアンプ
ブロックがバースト長さのデータＤ０〜Ｄ７を感知する
時間区間（time interval）Ｔ１の１次感知区間Ｔ１１
の間には例えば、ゲーティング制御信号Ｙ０が活性状
態、すなわち、ハイレベルになることにより４ビットデ
ータＤ０〜Ｄ３が各々４（＝２2）個の感知増幅器ＳＡ
０〜ＳＡ３により同時に感知される反面、２次感知区間
Ｔ１２の間には例えばゲーティング制御信号Ｙ１が活性
化されることにより、４ビットデータＤ４〜Ｄ７が各々
感知増幅器ＳＡ０〜ＳＡ３により同時に感知される。感
知区間Ｔ１の間に、他のゲーティング制御信号Ｙ２〜Ｙ
６３は非活性状態すなわち、ローレベルに維持される。
１、ＣＡ０が０（＝０００2）である時、図３のパスゲ
ートブロックを制御するためのゲーティング制御信号の
タイミング図である。読出命令により該当センスアンプ
ブロックがバースト長さのデータＤ０〜Ｄ７を感知する
時間区間（time interval）Ｔ１の１次感知区間Ｔ１１
の間には例えば、ゲーティング制御信号Ｙ０が活性状
態、すなわち、ハイレベルになることにより４ビットデ
ータＤ０〜Ｄ３が各々４（＝２2）個の感知増幅器ＳＡ
０〜ＳＡ３により同時に感知される反面、２次感知区間
Ｔ１２の間には例えばゲーティング制御信号Ｙ１が活性
化されることにより、４ビットデータＤ４〜Ｄ７が各々
感知増幅器ＳＡ０〜ＳＡ３により同時に感知される。感
知区間Ｔ１の間に、他のゲーティング制御信号Ｙ２〜Ｙ
６３は非活性状態すなわち、ローレベルに維持される。
【００４０】再び図５を参照してこの実施形態のＳＢ−
ＭＲＯＭで、バースト読出のための感知区間がカラムア
ドレスストロブ信号￣ＣＡＳが活性化される始点、すな
わち、読出命令が入力される時から五番目データが出力
される直前までの時間区間Ｔ２にならず、時間区間Ｔ１
すなわち、約８０ｎｓ程度に制限される。これは次のよ
うな理由からである。
ＭＲＯＭで、バースト読出のための感知区間がカラムア
ドレスストロブ信号￣ＣＡＳが活性化される始点、すな
わち、読出命令が入力される時から五番目データが出力
される直前までの時間区間Ｔ２にならず、時間区間Ｔ１
すなわち、約８０ｎｓ程度に制限される。これは次のよ
うな理由からである。
【００４１】まず、インターリーブドモードでは、例え
ば、始めアドレスＣＡ２、ＣＡ１及びＣＡ０が３（ある
いは７）としてもバースト読出のための感知区間は時間
区間Ｔ２になることができる。なぜならば、図４，５そ
して、表１を参照して、五番目に出力されるデータ、す
なわち、２次感知動作により一番目に出力されるデータ
Ｄ７（あるいはＤ３）の出力始点の前までに二次感知動
作（この二次感知動作により４ビットデータＤ４〜Ｄ７
（あるいはＤ０〜Ｄ３）が感知される）が完了されれば
よいからである。その結果、インターリーブドモードか
らのバースト読出のための感知区間は時間区間Ｔ２にな
ることができる。
ば、始めアドレスＣＡ２、ＣＡ１及びＣＡ０が３（ある
いは７）としてもバースト読出のための感知区間は時間
区間Ｔ２になることができる。なぜならば、図４，５そ
して、表１を参照して、五番目に出力されるデータ、す
なわち、２次感知動作により一番目に出力されるデータ
Ｄ７（あるいはＤ３）の出力始点の前までに二次感知動
作（この二次感知動作により４ビットデータＤ４〜Ｄ７
（あるいはＤ０〜Ｄ３）が感知される）が完了されれば
よいからである。その結果、インターリーブドモードか
らのバースト読出のための感知区間は時間区間Ｔ２にな
ることができる。
【００４２】しかし、シーケンシャルモードでは、始め
アドレスＣＡ２、ＣＡ１及びＣＡ０が３（あるいは７）
であると、一番目に出力されるデータＤ３（あるいはＤ
７）は１次感知動作により感知されるデータセットＤ０
〜Ｄ３（あるいはＤ４〜Ｄ７）に属する反面、二番目に
出力されるデータＤ４（あるいはＤ０）は二次感知動作
により感知されるデータセットＤ４〜Ｄ７（あるいはＤ
０〜Ｄ３）に属する。従って、この場合には最小、二回
目で出力されるデータＤ４（あるいはＤ０）すなわち、
２次感知動作により出力されるデータの出力始点の前で
２次感知動作が完了されることが必要である。従って、
シーケンシャルモードからのバースト読出のための感知
区間はＴ１で制限される。その結果、この実施形態のＳ
Ｂ−ＭＲＯＭのバースト読出のための感知区間はＴ１に
なる。
アドレスＣＡ２、ＣＡ１及びＣＡ０が３（あるいは７）
であると、一番目に出力されるデータＤ３（あるいはＤ
７）は１次感知動作により感知されるデータセットＤ０
〜Ｄ３（あるいはＤ４〜Ｄ７）に属する反面、二番目に
出力されるデータＤ４（あるいはＤ０）は二次感知動作
により感知されるデータセットＤ４〜Ｄ７（あるいはＤ
０〜Ｄ３）に属する。従って、この場合には最小、二回
目で出力されるデータＤ４（あるいはＤ０）すなわち、
２次感知動作により出力されるデータの出力始点の前で
２次感知動作が完了されることが必要である。従って、
シーケンシャルモードからのバースト読出のための感知
区間はＴ１で制限される。その結果、この実施形態のＳ
Ｂ−ＭＲＯＭのバースト読出のための感知区間はＴ１に
なる。
【００４３】この実施形態で、キャスレイタンシＣＬが
５以上であると、二回の感知動作のための時間が８０ｎ
ｓ以上で十分に確保されることができる。しかし、キャ
スレイタンシＣＬが３程度に減少されると、約５０ｎｓ
程度の感知時間だけを確保することができる。この時間
の間に、特にシーケンシャルモードの場合、少なくとも
二回の感知動作が遂行されるには不十分な時間であるの
で、感知動作の誤りが発生される可能性がある。
５以上であると、二回の感知動作のための時間が８０ｎ
ｓ以上で十分に確保されることができる。しかし、キャ
スレイタンシＣＬが３程度に減少されると、約５０ｎｓ
程度の感知時間だけを確保することができる。この時間
の間に、特にシーケンシャルモードの場合、少なくとも
二回の感知動作が遂行されるには不十分な時間であるの
で、感知動作の誤りが発生される可能性がある。
【００４４】次は図６ないし図１５を参照して本発明の
他の実施形態について詳細に説明する。
他の実施形態について詳細に説明する。
【００４５】この実施形態では、図８及び図１５を参照
すると、例えば、シーケンシャルモードで、始めアドレ
スＣＡ２、ＣＡ１、ＣＡ０が３（あるいは７）である
と、１次感知区間Ｔ２１の間にデータＤ３，Ｄ４，Ｄ５
及びＤ６（あるいはＤ７，Ｄ０，Ｄ１及びＤ２）を感知
させた後、２次感知区間Ｔ２２の間にＤ７、Ｄ０，Ｄ１
及びＤ２（あるいはＤ３，Ｄ４，Ｄ５及びＤ６）を感知
させるデコーディングスキムを導入する。これで、この
実施形態のＳＢ−ＭＲＯＭは開始バーストアドレスと無
関係に十分な感知時間を確保することができる。
すると、例えば、シーケンシャルモードで、始めアドレ
スＣＡ２、ＣＡ１、ＣＡ０が３（あるいは７）である
と、１次感知区間Ｔ２１の間にデータＤ３，Ｄ４，Ｄ５
及びＤ６（あるいはＤ７，Ｄ０，Ｄ１及びＤ２）を感知
させた後、２次感知区間Ｔ２２の間にＤ７、Ｄ０，Ｄ１
及びＤ２（あるいはＤ３，Ｄ４，Ｄ５及びＤ６）を感知
させるデコーディングスキムを導入する。これで、この
実施形態のＳＢ−ＭＲＯＭは開始バーストアドレスと無
関係に十分な感知時間を確保することができる。
【００４６】図６には、本発明の他の実施形態によるＳ
Ｂ−ＭＲＯＭが図示されている。図６のＳＢ−ＭＲＯＭ
の回路構成はＹ−デコーダ６０６がモードレジスタ６０
３からのバーストタイプ信号ＭＤＳＴを、そして、セン
スアンプ制御器６１０からの感知動作の回数を示すプラ
グＰＳＳＦを受け入れ、ゲーティング制御信号ＹＡ０〜
ＹＡ１６及びＹＢ（０，３）〜ＹＢ（３，３）を発生す
ることと、Ｙ−パスゲート６０９の回路構成の変化を除
いては図１のＳＢ−ＭＲＯＭのそれと同一である。従っ
て、説明の簡略化のため、図１の構成要素と同一の図６
の要素についての説明は省略する。
Ｂ−ＭＲＯＭが図示されている。図６のＳＢ−ＭＲＯＭ
の回路構成はＹ−デコーダ６０６がモードレジスタ６０
３からのバーストタイプ信号ＭＤＳＴを、そして、セン
スアンプ制御器６１０からの感知動作の回数を示すプラ
グＰＳＳＦを受け入れ、ゲーティング制御信号ＹＡ０〜
ＹＡ１６及びＹＢ（０，３）〜ＹＢ（３，３）を発生す
ることと、Ｙ−パスゲート６０９の回路構成の変化を除
いては図１のＳＢ−ＭＲＯＭのそれと同一である。従っ
て、説明の簡略化のため、図１の構成要素と同一の図６
の要素についての説明は省略する。
【００４７】図７には図６のＳＢ−ＭＲＯＭのバースト
読出動作の間に一つの出力パッドと関連したデータ出力
経路上の回路が図示されている。図２と同じように、一
つの出力パッド６１５あるいは出力ピンＤＱｍには２５
６個のカラム（columns）を持つ一つのセルブロックが
対応する。図７で、参照番号６００−１はシーケンシャ
ルモードからの始めアドレスＣＡ２、ＣＡ１及びＣＡ０
が３である時、１次感知動作の間に感知される一つのセ
ットのデータＤ３，Ｄ４，Ｄ５及びＤ６を示し、１００
−２は２次感知動作の間に感知される他のセットのデー
タＤ０，Ｄ１，Ｄ２及びＤ７を示している。一つの出力
パッド６１５’に対応する八つの選択されたセルに貯蔵
されたバースト長さのデータＤ０〜Ｄ７はＹ−パスゲー
トブロック６０９’により二回にわたって四つの感知増
幅器ＳＡ０〜ＳＡ３で構成されるセンスアンプブロック
６１１’に提供される。Ｙ−パスゲートブロック６０
９’に対しては後で詳細に説明する。
読出動作の間に一つの出力パッドと関連したデータ出力
経路上の回路が図示されている。図２と同じように、一
つの出力パッド６１５あるいは出力ピンＤＱｍには２５
６個のカラム（columns）を持つ一つのセルブロックが
対応する。図７で、参照番号６００−１はシーケンシャ
ルモードからの始めアドレスＣＡ２、ＣＡ１及びＣＡ０
が３である時、１次感知動作の間に感知される一つのセ
ットのデータＤ３，Ｄ４，Ｄ５及びＤ６を示し、１００
−２は２次感知動作の間に感知される他のセットのデー
タＤ０，Ｄ１，Ｄ２及びＤ７を示している。一つの出力
パッド６１５’に対応する八つの選択されたセルに貯蔵
されたバースト長さのデータＤ０〜Ｄ７はＹ−パスゲー
トブロック６０９’により二回にわたって四つの感知増
幅器ＳＡ０〜ＳＡ３で構成されるセンスアンプブロック
６１１’に提供される。Ｙ−パスゲートブロック６０
９’に対しては後で詳細に説明する。
【００４８】ラッチブロック６１３’は、図２からと同
じように、バースト長さのデータをラッチするための八
つのラッチ素子Ｌ０〜Ｌ７を具備している。ラッチブロ
ック６１３’は八つの入力選択トランジスタＱ７０１〜
Ｑ７０８をより具備している。その上、ラッチブロック
６１３’は八つの出力選択トランジスタＱ７０９，Ｑ７
１０，…Ｑ７１３をその上具備している。選択トランジ
スタＱ７０１〜Ｑ７１３はバーストアドレスデコーダ１
１２からの入力及び出力選択信号ＰＤ０Ｔ０、ＰＤ０Ｔ
１、ＰＳ０Ｌ０〜ＰＳ０Ｌ７に応答してセンスアンプブ
ロック６１１’から出力される４ビットデータが一つの
グループのラッチ素子Ｌ０〜Ｌ３及び他のグループのラ
ッチ素子Ｌ４〜Ｌ７に交互に入力されるとともにラッチ
素子Ｌ０〜Ｌ７によりラッチされた８ビットデータＤ０
〜Ｄ７を出力バッファ素子６１４に１ビットずつ出力さ
せる。
じように、バースト長さのデータをラッチするための八
つのラッチ素子Ｌ０〜Ｌ７を具備している。ラッチブロ
ック６１３’は八つの入力選択トランジスタＱ７０１〜
Ｑ７０８をより具備している。その上、ラッチブロック
６１３’は八つの出力選択トランジスタＱ７０９，Ｑ７
１０，…Ｑ７１３をその上具備している。選択トランジ
スタＱ７０１〜Ｑ７１３はバーストアドレスデコーダ１
１２からの入力及び出力選択信号ＰＤ０Ｔ０、ＰＤ０Ｔ
１、ＰＳ０Ｌ０〜ＰＳ０Ｌ７に応答してセンスアンプブ
ロック６１１’から出力される４ビットデータが一つの
グループのラッチ素子Ｌ０〜Ｌ３及び他のグループのラ
ッチ素子Ｌ４〜Ｌ７に交互に入力されるとともにラッチ
素子Ｌ０〜Ｌ７によりラッチされた８ビットデータＤ０
〜Ｄ７を出力バッファ素子６１４に１ビットずつ出力さ
せる。
【００４９】図８は図７のＹ−パスゲートブロックの概
略的な回路図であり、図９は図８のパスゲートブロック
を制御するためのゲーティング制御信号のタイミング図
である。図８及び図９を参照して、例えば、シーケンシ
ャルモードで、始めアドレスＣＡ２、ＣＡ１及びＣＡ０
が３（あるいは７）である場合、１次感知区間Ｔ２１の
間にデータＤ３、Ｄ４、Ｄ５及びＤ６（あるいはＤ７，
Ｄ０，Ｄ１及びＤ２）の感知のためにゲーティング制御
信号Ｙ（３，ｉ）、Ｙ（０，ｊ）、Ｙ（１，ｊ）及びＹ
（２，ｊ）が活性化される。次の２次感知区間Ｔ２２の
間にはデータＤ７，Ｄ０，Ｄ１及びＤ２（あるいはＤ
３，Ｄ４，Ｄ５及びＤ６）の感知のためにゲーティング
制御信号Ｙ（０，ｉ）、Ｙ（１，ｉ）、Ｙ（２，ｉ）及
びＹ（３，ｊ）が活性化される。感知区間Ｔ２の間、他
のゲーティング制御信号Ｙ（ｉ，ｊ）は非活性化状態、
すなわち、ローレベルで維持される。
略的な回路図であり、図９は図８のパスゲートブロック
を制御するためのゲーティング制御信号のタイミング図
である。図８及び図９を参照して、例えば、シーケンシ
ャルモードで、始めアドレスＣＡ２、ＣＡ１及びＣＡ０
が３（あるいは７）である場合、１次感知区間Ｔ２１の
間にデータＤ３、Ｄ４、Ｄ５及びＤ６（あるいはＤ７，
Ｄ０，Ｄ１及びＤ２）の感知のためにゲーティング制御
信号Ｙ（３，ｉ）、Ｙ（０，ｊ）、Ｙ（１，ｊ）及びＹ
（２，ｊ）が活性化される。次の２次感知区間Ｔ２２の
間にはデータＤ７，Ｄ０，Ｄ１及びＤ２（あるいはＤ
３，Ｄ４，Ｄ５及びＤ６）の感知のためにゲーティング
制御信号Ｙ（０，ｉ）、Ｙ（１，ｉ）、Ｙ（２，ｉ）及
びＹ（３，ｊ）が活性化される。感知区間Ｔ２の間、他
のゲーティング制御信号Ｙ（ｉ，ｊ）は非活性化状態、
すなわち、ローレベルで維持される。
【００５０】図１０には、図６のＹ−デコーダ６０６の
回路構成が図示されている。図１０を参照すると、Ｙ−
デコーダ６０６はＹＡ−デコーダ１０１１及びＹＢ−デ
コーダ１０１２を具備している。ＹＡデコーダ１０１１
は上位４ビットのカラムアドレスＣＡ７〜ＣＡ４を受け
入れ、受け入れた信号をデコーディングして１６個のＹ
Ａゲーティング制御信号ＹＡ０〜ＹＡ１５を発生する。
ＹＢデコーダ１０１２は開始バーストアドレスを含む下
位４ビットのカラムアドレスＣＡ３〜ＣＡ０、モードレ
ジスタ６０３からのバーストタイプ信号ＭＤＳＴ及びセ
ンスアンプ制御器６１０からのプラグＰＳＳＦを受け入
れ、受け入れた信号をデコーディングして１６個のＹＢ
ゲーティング制御信号ＹＢ（ｉ，ｊ）、ここで、ｉ＝０
〜３、ｊ＝０〜３を発生する。ゲーティング制御信号Ｙ
Ａ０〜ＹＡ１５及びＹＢ（ｉ，ｊ）はＹ−パスゲートブ
ロック６０９’に提供される。
回路構成が図示されている。図１０を参照すると、Ｙ−
デコーダ６０６はＹＡ−デコーダ１０１１及びＹＢ−デ
コーダ１０１２を具備している。ＹＡデコーダ１０１１
は上位４ビットのカラムアドレスＣＡ７〜ＣＡ４を受け
入れ、受け入れた信号をデコーディングして１６個のＹ
Ａゲーティング制御信号ＹＡ０〜ＹＡ１５を発生する。
ＹＢデコーダ１０１２は開始バーストアドレスを含む下
位４ビットのカラムアドレスＣＡ３〜ＣＡ０、モードレ
ジスタ６０３からのバーストタイプ信号ＭＤＳＴ及びセ
ンスアンプ制御器６１０からのプラグＰＳＳＦを受け入
れ、受け入れた信号をデコーディングして１６個のＹＢ
ゲーティング制御信号ＹＢ（ｉ，ｊ）、ここで、ｉ＝０
〜３、ｊ＝０〜３を発生する。ゲーティング制御信号Ｙ
Ａ０〜ＹＡ１５及びＹＢ（ｉ，ｊ）はＹ−パスゲートブ
ロック６０９’に提供される。
【００５１】図１０に図示されたように、ＹＢデコーダ
１０１２はプラグＰＳＳＦ及び２ビットカラムアドレス
のＣＡ３及びＣＡ２をデコーディングして第１のプリデ
コーダされたアドレス信号Ａ、￣Ａ、Ｂ及び￣Ｂを発生
する第１のＹＢプリデコーダ１０２１とバーストタイプ
信号ＭＤＳＴ及び開始バーストアドレスの下位２ビット
ＣＡ１及びＣＡ０をデコーディングして第２のプリデコ
ードされたアドレス信号Ｃ、￣Ｃ、Ｄ及び￣Ｄを発生す
る第２のＹＢプリデコーダ１０２２を具備している。
１０１２はプラグＰＳＳＦ及び２ビットカラムアドレス
のＣＡ３及びＣＡ２をデコーディングして第１のプリデ
コーダされたアドレス信号Ａ、￣Ａ、Ｂ及び￣Ｂを発生
する第１のＹＢプリデコーダ１０２１とバーストタイプ
信号ＭＤＳＴ及び開始バーストアドレスの下位２ビット
ＣＡ１及びＣＡ０をデコーディングして第２のプリデコ
ードされたアドレス信号Ｃ、￣Ｃ、Ｄ及び￣Ｄを発生す
る第２のＹＢプリデコーダ１０２２を具備している。
【００５２】ＹＢプリデコーダ１０２２は開始バースト
アドレスの下位２ビットＣＡ１及びＣＡ０及びバースト
タイプ信号ＭＤＳＴを受け入れ、シーケンスモードが選
択される時、受け入れた信号をデコーディングして第２
のプリデコードされたアドレス信号Ｃ、￣Ｃ、Ｄ及び￣
Ｄを発生し、インターリーブドモードが選択される時、
予め設定されたアドレス信号を第２のプリデコードされ
たアドレス信号として発生する。その上、ＹＢデコーダ
１０１２はプリデコーダ１０２１及び１０２２の出力の
Ａ、￣Ａ、Ｂ、￣Ｂ、Ｃ、￣Ｃ、Ｄ、及び￣Ｄを受け入
れデコーディングすることによりゲーティング制御信号
ＹＢ（ｉ，ｊ）を発生するＹＢメインデコーダ１０２３
をより具備している。
アドレスの下位２ビットＣＡ１及びＣＡ０及びバースト
タイプ信号ＭＤＳＴを受け入れ、シーケンスモードが選
択される時、受け入れた信号をデコーディングして第２
のプリデコードされたアドレス信号Ｃ、￣Ｃ、Ｄ及び￣
Ｄを発生し、インターリーブドモードが選択される時、
予め設定されたアドレス信号を第２のプリデコードされ
たアドレス信号として発生する。その上、ＹＢデコーダ
１０１２はプリデコーダ１０２１及び１０２２の出力の
Ａ、￣Ａ、Ｂ、￣Ｂ、Ｃ、￣Ｃ、Ｄ、及び￣Ｄを受け入
れデコーディングすることによりゲーティング制御信号
ＹＢ（ｉ，ｊ）を発生するＹＢメインデコーダ１０２３
をより具備している。
【００５３】図１１は第１のＹＢプリデコーダ１０２１
の詳細な回路構成を示している。図１１に図示されたよ
うに、プリデコーダ１０２１はインバータ１１０１，１
１０２，１１０３，１１０５及び１１０６とＸＯＲゲー
ト１１０４で構成される。デコードされたアドレス信号
Ａ及び￣ＡのロジックレベルはカラムアドレスビットＣ
Ａ３の論理値により決定される。デコードされたアドレ
ス信号Ｂ及び￣ＢのロジックレベルはプラグＰＳＳＦ及
び開始バーストアドレスの最上位ビットＣＡ２の論理値
により決定される。図１５に図示されたように、１次感
知区間Ｔ２１の間にはプラグＰＳＳＦがローレベルの非
活性状態になる反面、２次感知区間Ｔ２２の間にはハイ
レベルの活性状態になる。
の詳細な回路構成を示している。図１１に図示されたよ
うに、プリデコーダ１０２１はインバータ１１０１，１
１０２，１１０３，１１０５及び１１０６とＸＯＲゲー
ト１１０４で構成される。デコードされたアドレス信号
Ａ及び￣ＡのロジックレベルはカラムアドレスビットＣ
Ａ３の論理値により決定される。デコードされたアドレ
ス信号Ｂ及び￣ＢのロジックレベルはプラグＰＳＳＦ及
び開始バーストアドレスの最上位ビットＣＡ２の論理値
により決定される。図１５に図示されたように、１次感
知区間Ｔ２１の間にはプラグＰＳＳＦがローレベルの非
活性状態になる反面、２次感知区間Ｔ２２の間にはハイ
レベルの活性状態になる。
【００５４】図１２には第２のＹＢプリデコーダ１０２
２の詳細な回路構成が図示されている。図１２を参照す
ると、プリデコーダ１０２２はインバータ１２０１，１
２０３，１２０４，１２０６及び１２０７とＮＡＮＤゲ
ート１２０２及び１２０５で構成される。シーケンシャ
ルモードの間にバーストタイプ信号ＭＤＳＴはローレベ
ルになる反面、インターリーブドモードの間にはハイレ
ベルになる。シーケンシャルモードの間にはバーストタ
イプ信号ＭＤＳＴがローレベルであるので、デコードさ
れたアドレス信号Ｃ及びＤの論理レベルは各々開始バー
ストアドレスの下位２ビットＣＡ１及びＣＡ０の論理レ
ベルと同一である。しかし、インターリーブドモードの
間にはバーストタイプ信号ＭＤＳＴがハイレベルである
ので、ＮＡＮＤゲート１２０２及び１２０５の各出力が
ハイレベルになる。その結果、デコードされたアドレス
信号Ｃ及びＤの各論理レベルはローレベルになる。
２の詳細な回路構成が図示されている。図１２を参照す
ると、プリデコーダ１０２２はインバータ１２０１，１
２０３，１２０４，１２０６及び１２０７とＮＡＮＤゲ
ート１２０２及び１２０５で構成される。シーケンシャ
ルモードの間にバーストタイプ信号ＭＤＳＴはローレベ
ルになる反面、インターリーブドモードの間にはハイレ
ベルになる。シーケンシャルモードの間にはバーストタ
イプ信号ＭＤＳＴがローレベルであるので、デコードさ
れたアドレス信号Ｃ及びＤの論理レベルは各々開始バー
ストアドレスの下位２ビットＣＡ１及びＣＡ０の論理レ
ベルと同一である。しかし、インターリーブドモードの
間にはバーストタイプ信号ＭＤＳＴがハイレベルである
ので、ＮＡＮＤゲート１２０２及び１２０５の各出力が
ハイレベルになる。その結果、デコードされたアドレス
信号Ｃ及びＤの各論理レベルはローレベルになる。
【００５５】言い換えれば、プリデコーダ１０２２はシ
ーケンシャルモードの間に開始バーストアドレスの下位
２ビットＣＡ１及びＣＡ０を通過される反面、インター
リーブドモードの間にはビットＣＡ１及びＣＡ０がメイ
ンデコーダ１０２３に伝達されることを防ぐことにより
デコードされたアドレス信号Ｃ及びＤがビットＣＡ１及
びＣＡ０の論理値に関係なく０の値を持たせる。
ーケンシャルモードの間に開始バーストアドレスの下位
２ビットＣＡ１及びＣＡ０を通過される反面、インター
リーブドモードの間にはビットＣＡ１及びＣＡ０がメイ
ンデコーダ１０２３に伝達されることを防ぐことにより
デコードされたアドレス信号Ｃ及びＤがビットＣＡ１及
びＣＡ０の論理値に関係なく０の値を持たせる。
【００５６】図１３は図１０で図示されたＹＢメインデ
コーダ１０２３の詳細回路図である。図１３を参照する
と、メインデコーダ１０２３は四つのデコーダセクショ
ン１３０１，１３０２，１３０３及び１３０４で構成さ
れる。セクション１３０１はＮＡＮＤゲート１３１１〜
１３１９、インバータ１３２０〜１３２５、１３２７及
び１３２８そして、ＮＯＲゲート１３２６で構成され
る。余りのセクション１３０２，１３０３及び１３０４
各々もセクション１３０１と同一な構成を持つ。しか
し、各セクションの入力端子に印加される入力信号及び
それらの出力端子から出力されるゲーティング制御信号
は図示されたように互いに相違である。セクション１３
０１はゲーティング制御信号ＹＢ（ｉ，０）、ここでｉ
＝０〜３を発生し、セクション１３０２はゲーティング
制御信号ＹＢ（ｉ，ｊ）を発生する。又、セクション１
３０３はゲーティング制御信号ＹＢ（ｉ、２）を発生
し、セクション１３０４はゲーティング制御信号ＹＢ
（ｉ，３）を発生する。
コーダ１０２３の詳細回路図である。図１３を参照する
と、メインデコーダ１０２３は四つのデコーダセクショ
ン１３０１，１３０２，１３０３及び１３０４で構成さ
れる。セクション１３０１はＮＡＮＤゲート１３１１〜
１３１９、インバータ１３２０〜１３２５、１３２７及
び１３２８そして、ＮＯＲゲート１３２６で構成され
る。余りのセクション１３０２，１３０３及び１３０４
各々もセクション１３０１と同一な構成を持つ。しか
し、各セクションの入力端子に印加される入力信号及び
それらの出力端子から出力されるゲーティング制御信号
は図示されたように互いに相違である。セクション１３
０１はゲーティング制御信号ＹＢ（ｉ，０）、ここでｉ
＝０〜３を発生し、セクション１３０２はゲーティング
制御信号ＹＢ（ｉ，ｊ）を発生する。又、セクション１
３０３はゲーティング制御信号ＹＢ（ｉ、２）を発生
し、セクション１３０４はゲーティング制御信号ＹＢ
（ｉ，３）を発生する。
【００５７】図１４は図７に図示されたＹ−パスゲート
ブロック６０９’の詳細な回路構成を示している。図１
４を参照すると、パスゲートブロック６０９’は二つの
選択ブロック６０９’−１及び６０９’ー２で区別され
る。選択ブロック６０９’−１は四つの選択セクション
１４２１，１４２２，１４２３及び１４２４で構成され
る。セクション１４２１〜１４２４各々はＹＡデコーダ
１０１１からのゲーティング制御信号ＹＡ０〜ＹＡ１５
に応答して６４個のセル中で四つのセルを選択する。
又、セクション１４２１は、図示されたように、四つの
セグメント１４３１，１４３２，１４３３及び１４３４
で構成される。セグメント１４３１〜１４３４各々はゲ
ーティング制御信号ＹＡ０〜ＹＡ１５に応答して１６個
のセル中で一つのセルを選択する。
ブロック６０９’の詳細な回路構成を示している。図１
４を参照すると、パスゲートブロック６０９’は二つの
選択ブロック６０９’−１及び６０９’ー２で区別され
る。選択ブロック６０９’−１は四つの選択セクション
１４２１，１４２２，１４２３及び１４２４で構成され
る。セクション１４２１〜１４２４各々はＹＡデコーダ
１０１１からのゲーティング制御信号ＹＡ０〜ＹＡ１５
に応答して６４個のセル中で四つのセルを選択する。
又、セクション１４２１は、図示されたように、四つの
セグメント１４３１，１４３２，１４３３及び１４３４
で構成される。セグメント１４３１〜１４３４各々はゲ
ーティング制御信号ＹＡ０〜ＹＡ１５に応答して１６個
のセル中で一つのセルを選択する。
【００５８】選択ブロック６０９’−２も四つのセクシ
ョン１４４１，１４４２，１４４３及び１４４４で構成
される。セクション１４４１はＹＢデコーダ１０１２か
らのゲーティング制御信号ＹＢ（０，ｊ）ここで、ｊ＝
１〜３）に応答してセクション１４２１により選択され
た四つのセル中で一つのセルを選択する。セクション１
４４１により選択されたセルは感知増幅器ＳＡ０と電気
的で連結される。セクション１４４２はゲーティング制
御信号ＹＢ（１，ｊ）に応答してセクション１４２２に
より選択された四つのセル中の一つが感知増幅器ＳＡ１
と電気的に連結させる。セクション１４４３はゲーティ
ング制御信号ＹＢ（２，ｊ）に応答してセクション１４
２３により選択された四つのセル中の一つを感知増幅器
ＳＡ２と電気的に連結させる。
ョン１４４１，１４４２，１４４３及び１４４４で構成
される。セクション１４４１はＹＢデコーダ１０１２か
らのゲーティング制御信号ＹＢ（０，ｊ）ここで、ｊ＝
１〜３）に応答してセクション１４２１により選択され
た四つのセル中で一つのセルを選択する。セクション１
４４１により選択されたセルは感知増幅器ＳＡ０と電気
的で連結される。セクション１４４２はゲーティング制
御信号ＹＢ（１，ｊ）に応答してセクション１４２２に
より選択された四つのセル中の一つが感知増幅器ＳＡ１
と電気的に連結させる。セクション１４４３はゲーティ
ング制御信号ＹＢ（２，ｊ）に応答してセクション１４
２３により選択された四つのセル中の一つを感知増幅器
ＳＡ２と電気的に連結させる。
【００５９】最後に、セクション１４４４はゲーティン
グ制御信号ＹＢ（３，ｊ）に応答してセクション１４２
４により選択された四つのセル中の一つを感知増幅器Ｓ
Ａ３と電気的に連結させる。このようなデコーディング
スキムにより、データセット中で開始バーストアドレス
に対応するデータが含む一つから所定のバースト順番に
従って、バースト長さのデータが感知増幅器ＳＡ０〜Ｓ
Ａ３により次第に感知される。その結果、シーケンシャ
ルモードで、たとえ、始めアドレスＣＡ２、ＣＡ１、Ｃ
Ａ０が３あるいは７としても、１次感知区間Ｔ２１の間
にデータＤ３，Ｄ４，Ｄ５及びＤ６（また、Ｄ７，Ｄ
０，Ｄ１及びＤ２）を同時に感知されてラッチブロック
６１３’に伝達させる。
グ制御信号ＹＢ（３，ｊ）に応答してセクション１４２
４により選択された四つのセル中の一つを感知増幅器Ｓ
Ａ３と電気的に連結させる。このようなデコーディング
スキムにより、データセット中で開始バーストアドレス
に対応するデータが含む一つから所定のバースト順番に
従って、バースト長さのデータが感知増幅器ＳＡ０〜Ｓ
Ａ３により次第に感知される。その結果、シーケンシャ
ルモードで、たとえ、始めアドレスＣＡ２、ＣＡ１、Ｃ
Ａ０が３あるいは７としても、１次感知区間Ｔ２１の間
にデータＤ３，Ｄ４，Ｄ５及びＤ６（また、Ｄ７，Ｄ
０，Ｄ１及びＤ２）を同時に感知されてラッチブロック
６１３’に伝達させる。
【００６０】続けて、２次感知区間Ｔ２２の間にはデー
タＤ７，Ｄ０，Ｄ１及びＤ２（あるいはＤ３，Ｄ４，Ｄ
５及びＤ６）が同時に感知され、ラッチブロック６１
３’に伝達させる。このように、ラッチされた８ビット
データＤ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７，Ｄ０，Ｄ１及び
Ｄ２（あるいはＤ７，Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，
Ｄ５及びＤ６）がこの順番に対応する出力パッド６１
５’を通じて１ビットずつ出力される。
タＤ７，Ｄ０，Ｄ１及びＤ２（あるいはＤ３，Ｄ４，Ｄ
５及びＤ６）が同時に感知され、ラッチブロック６１
３’に伝達させる。このように、ラッチされた８ビット
データＤ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７，Ｄ０，Ｄ１及び
Ｄ２（あるいはＤ７，Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，
Ｄ５及びＤ６）がこの順番に対応する出力パッド６１
５’を通じて１ビットずつ出力される。
【００６１】この実施形態によると、インターリーブド
モードは勿論、シーケンシャルモードでも、例えば、始
めアドレスＣＡ２、ＣＡ１及びＣＡ０が３あるいは７と
しても、バースト読出のための感知区間Ｔ２になること
ができる。なぜならば、五番目で出力されるデータ、す
なわち、２次感知動作により一番目に出力されるデータ
Ｄ７あるいはＤ３の出力時間以前までに２次感知動作
（この２次感知動作により４ビットデータＤ４〜Ｄ７
（あるいはＤ０〜Ｄ３）が感知される）が完了されるこ
とになるからである。従って、シーケンシャルモードか
らのバースト読出のための感知区間は時間区間Ｔ２にな
ることができる。
モードは勿論、シーケンシャルモードでも、例えば、始
めアドレスＣＡ２、ＣＡ１及びＣＡ０が３あるいは７と
しても、バースト読出のための感知区間Ｔ２になること
ができる。なぜならば、五番目で出力されるデータ、す
なわち、２次感知動作により一番目に出力されるデータ
Ｄ７あるいはＤ３の出力時間以前までに２次感知動作
（この２次感知動作により４ビットデータＤ４〜Ｄ７
（あるいはＤ０〜Ｄ３）が感知される）が完了されるこ
とになるからである。従って、シーケンシャルモードか
らのバースト読出のための感知区間は時間区間Ｔ２にな
ることができる。
【００６２】結局、この実施形態のデコーディングスキ
ムに従うと、一つの出力パッドあるいはピンと対応する
感知増幅器の数より大きなバースト長さを持つＳＢ−Ｍ
ＲＯＭで、二つのバーストモード、すなわち、シーケン
シャル及びインターリーブドモードのデータ感知時間が
キャスレイタンシＣＬより３クロックくらいより確保す
ることができるので、安定されたバースト読出ができる
ようになる。
ムに従うと、一つの出力パッドあるいはピンと対応する
感知増幅器の数より大きなバースト長さを持つＳＢ−Ｍ
ＲＯＭで、二つのバーストモード、すなわち、シーケン
シャル及びインターリーブドモードのデータ感知時間が
キャスレイタンシＣＬより３クロックくらいより確保す
ることができるので、安定されたバースト読出ができる
ようになる。
【００６３】
【発明の効果】以上のように、本発明によると、高速Ｍ
ＲＯＭが得られるので、これを使用するシステムの性能
を向上させることができる。又、本発明のＭＲＯＭで
は、開始バーストアドレスと関係なく十分な感知時間の
確保が可能であるので、小さいキャスレイタンシによる
読出動作の誤りを防止することができる。
ＲＯＭが得られるので、これを使用するシステムの性能
を向上させることができる。又、本発明のＭＲＯＭで
は、開始バーストアドレスと関係なく十分な感知時間の
確保が可能であるので、小さいキャスレイタンシによる
読出動作の誤りを防止することができる。
【図１】 本発明の一つの実施形態による同期型バース
トマスクロムを示すブロック図である。
トマスクロムを示すブロック図である。
【図２】 図１のマスクロムのバースト読出動作の間に
一つのデータ出力パッドと関連したデータ出力経路上の
回路の概略的回路図である。
一つのデータ出力パッドと関連したデータ出力経路上の
回路の概略的回路図である。
【図３】 図２のＹ−パスゲートブロックの概略的回路
図である。
図である。
【図４】 図３のパスゲートブロックを制御するための
ゲーティング制御信号のタイミング図である。
ゲーティング制御信号のタイミング図である。
【図５】 図１のマスクロムのバースト読出動作を示す
タイミング図である。
タイミング図である。
【図６】 本発明の他の実施形態による同期型バースト
マスクロムを示すブロック図である。
マスクロムを示すブロック図である。
【図７】 図６のマスクロムのバースト読出動作の間に
一つのデータ出力パッドと関連したデータ出力経路上の
回路の概略的回路図である。
一つのデータ出力パッドと関連したデータ出力経路上の
回路の概略的回路図である。
【図８】 図７のＹ−パスゲートブロックの概略的回路
図である。
図である。
【図９】 図８のパスゲートブロックを制御するための
ゲーティング制御信号のタイミング図である。
ゲーティング制御信号のタイミング図である。
【図１０】 図６のＹ−デコーダの回路構成を示すブロ
ック図である。
ック図である。
【図１１】 図１０の第１ＹＢプリデコーダの詳細回路
図である。
図である。
【図１２】 図１０の第２ＹＢプリデコーダの詳細回路
図である。
図である。
【図１３】 図１０のＹＢメインデコーダの詳細回路図
である。
である。
【図１４】 図７のＹ−パスゲートブロックの詳細回路
図である。
図である。
【図１５】 図６のマスクロムのバースト読出動作を示
すタイミング図である。
すタイミング図である。
１００，６００ セルアレイ １０１，６０１ アドレスバッファ １０２，６０２ コマンド＆クロックバッファ １０３，６０３ モードレジスタ １０４，６０４ バースト制御器 １０５，６０５ Ｘ−デコーダ １０６，６０６ Ｙ−デコーダ １０７，６０７ バーストカウンタ １０８，６０８ Ｘ−ドライバ １０９，６０９ Ｙ−パスゲート １１０，６１０ センスアンプ制御器 １１１，６１１ センスアンプ １１２，６１２ バーストアドレスデコーダ １１３，６１３ データラッチ １１４，６１４ データ出力バッファ １１５，６１５ データ出力パッド １０１１ ＹＡデコーダ １０１２ ＹＢデコーダ １０２１ 第１ＹＢプリデコーダ １０２２ 第２ＹＢプリデコーダ １０２３ ＹＢメインデコーダ 整理番号 Ｆ０５４４３Ａ１
Claims (15)
- 【請求項１】 外部クロックに同期的でそして、バース
トアクセスモードで動作するマスクロムにおいて複数の
メモリセルを持つセルブロック（６００’）と、 バースト読出動作の間に、２k（ここで、ｋは２以上の
定数）のバースト長さに対応する２kのセルのデータを
感知して増幅するための２i（ここで、ｉはｋより小さ
い正の定数）の感知増幅器（６１１’）と、 カラムアドレス中のｋビットを開始バーストアドレスと
して受け入れ、第１のバーストモードと第２のバースト
モード間の選択により、前記開始バーストアドレスに基
づいたバーストアドレスを発生すると共に、前記バース
ト読出動作の制御を遂行するモード制御手段（６０３，
６０４，６０７，６１２）と、 前記バースト読出動作の間に前記感知増幅器が２回ある
いはそれ以上の感知動作を連続的に遂行するように前記
感知増幅器を制御するセンスアンプ制御手段（６１０）
と、 前記カラムアドレスのビットの一部をデコーディングし
て複数の第１のゲーティング制御信号を発生する第１の
デコーディング手段（１０２１）と、 前記カラムアドレスビットの余りをデコーディングして
複数の第２のゲーティング制御信号を発生する第２のデ
コーディング手段（１０２２）と、 前記第１及び第２のゲーティング制御信号に応答して対
応する２k個のセル中で２iずつ順次に選択し、前記選択
されたセルのデータを前記感知増幅器に提供するパスゲ
ート手段（６０９’）を含むが、 前記パースゲート手段は前記開始バーストアドレスに対
応するセルのデータ及び前記開始バーストアドレスの次
の順番に連続された三つのバーストアドレスに対応する
セルのデータを前記感知増幅器に提供するマスクロム。 - 【請求項２】 前記モード制御手段は選択されたバース
トモードのタイプを示すバーストタイプ信号ＭＤＳＴを
発生し、 前記センスアンプ制御手段は前記２kのセルのデータが
前記感知増幅器により２iビットずつ順次に感知される
時、前記感知増幅器により感知動作の回数を示すプラグ
ＰＳＳＦを発生する請求項１に記載のマスクロム。 - 【請求項３】 前期第２のデコーディング手段は、前記
開始バーストアドレスの最上位ビットと前記カラムアド
レスの少なくとも一つのビット及び前記プラグを受け入
れ、前記受け入れた信号をデコーディングして第１のプ
リデコードされたアドレス信号Ａ， 【数１】 （以下、上記記号を”￣Ａ”と表す。他の記号も同様と
する。）Ｂ，￣Ｂを発生する第１プリデコーディング手
段（１０２１）と、 前記開始バーストアドレスの下位ｋ−１ビットと前記バ
ースト信号を受け入れ、前記第１のバーストモードが選
択される時、前記受け入れた信号をデコーディングして
第２のプリデコードされたアドレス信号Ｃ，￣Ｃ，Ｄ，
￣Ｄを発生し、前記第２のバーストモードが選択される
時、予め設定されたアドレス信号を前記第２のプリデコ
ードされたアドレス信号として発生する第２のプリデコ
ーディング手段（１０２２）及び、 前記第１及び第２のプリデコーディングされたアドレス
信号に応答して前記第２のゲーティング制御信号を発生
するメインデコーディング手段（１０２３）を含む請求
項２に記載のマスクロム。 - 【請求項４】 前記セルブロックは２iのセルセクショ
ンを持ち、前記各セルセクションは２iのセルセグメン
トを持ち、前記各セルセグメントは２iのセルを持つ請
求項３に記載のマスクロム。 - 【請求項５】 前記パスゲート手段は、 前記第１のゲーティング制御信号に応答して前記セルセ
クション中の一つを選択する第１の選択手段及び、 前記第２のゲーティング制御信号に応答して前記選択さ
れたセルセクションのセグメント中の一つを選択し、前
記選択されたセグメントのセルを前記感知増幅器と電気
的に相互連結する第２の選択手段を含む請求項４に記載
のマスクロム。 - 【請求項６】 前記第１のバーストモードはシーケンシ
ャルバーストモードであり、前記第２のバーストモード
はインターリーブドバーストモードである請求項３に記
載のマスクロム。 - 【請求項７】 外部クロックに同期的に、そして、２k
（ここで、ｋは２以上の定数）のバースト長さのバース
トアクセスモードで動作するマスクロムにおいて、 ｍ（ここで、ｍはｋより大きな定数）のデータ出力パッ
ド（６１５）と、 カラムアドレス中のｋビットを開始バーストアドレスと
して受け入れ、第１のバーストモードと第２のバースト
モード間の選択により前記開始バーストアドレスに基づ
いたバーストアドレスを発生すると共に、バースト読出
動作のための制御を遂行するモード制御手段（６０３，
６０４，６０７，６１２）と、 少なくとも第１グループの２k-1×ｍ個のメモリセル及
び第２グループの２k-1×ｍ個のメモリセルを持つセル
アレイ（６００）と、 各々が２k個のメモリセルに対応すると共に、２i（ここ
で、ｉはｋより小さい正の定数）個の感知増幅器を具備
するｍ個のセンスアンプブロック（６１１）と、 前記バースト読出動作の間に前記各センスアンプブロッ
ク内の前記感知増幅器が二回あるいはそれ以上の感知動
作を連続的に遂行するように前記感知増幅器を制御する
センスアンプ制御手段（６１０）と、 各々が前記カラムアドレスのビットの一部をデコーディ
ングして複数の第１のゲーティング制御信号を発生する
第１のｍ個のデコーディングブロックと、 各々が前記カラムアドレスビットの余りをデコーディン
グして複数の第２のゲーティング制御信号を発生する第
２のｍ個のデコーディングブロック及び、 前記第１及び第２のゲーティング制御信号に応答して前
記第１グループのメモリセルのデータ及び第２グループ
のメモリセルのデータを２回あるいはそれ以上前記セン
スアンプブロックに各々伝達するｍ個のパスゲートブロ
ックを含むマスクロム。 - 【請求項８】 前記モード制御手段は選択されたバース
トモードのタイプを示すバーストタイプ信号ＭＤＳＴを
発生し、 前記センスアンプ制御手段は前記２k個のセルの前記デ
ータが前記各センスアンプブロックの前記感知増幅器に
より２iビットずつ順次に感知される時、前記感知増幅
器による感知動作の回数を示すプラグＰＳＳＦを発生す
る請求項７に記載のマスクロム。 - 【請求項９】 前記第２のデコーディングブロック各々
は、 前記開始バーストアドレスの最上位ビットと前記カラム
アドレスの少なくとも一つビット及び前記プラグを受け
入れ、前記受け入れた信号をデコーディングして第１の
プリデコードされたアドレス信号Ａ，￣Ａ，Ｂ，￣Ｂを
発生する第１のプリデコーディング手段と、 前記開始バーストアドレスの下位ｋ−１ビットと前記バ
ーストタイプ信号を受け入れ、前記第１のバーストモー
ドが選択される時、前記受け入れた信号をデコーディン
グして第２のプリデコードされたアドレス信号Ｃ，￣
Ｃ，Ｄ，￣Ｄを発生し、前記第２のバーストモードが選
択される時、予め設定されたアドレス信号を前記第２の
プリデコードされたアドレス信号として発生する第２の
プリデコーディング手段及び、 前記第１及び第２のプリデコードされたアドレス信号に
応答して前記第２のゲーティング制御信号を発生するメ
インデコーディング手段を含む請求項７に記載のマスク
ロム。 - 【請求項１０】 前記セルアレイはｍ個のメモリセルブ
ロックを持ち、前記各セルブロックは２i個のセルセク
ションを持ち、前記各セルセクションは２i個のセルセ
グメントを持ち、前記各セルセグメントは２i個のセル
を持つ請求項８に記載のマスクロム。 - 【請求項１１】 前記各パスゲートブロックは、 前記第１のゲーティング制御信号に応答して前記セルセ
クション中の一つを選択する第１の選択手段及び、 前記第２のゲーティング制御信号に応答して前記選択さ
れたセルセクションのセグメント中の一つを選択する前
記選択されたセグメントのセルを対応するセンスアンプ
ブロックの感知増幅器と電気的に相互連結する第２の選
択手段を含む請求項１０に記載のマスクロム。 - 【請求項１２】 前記第１のバーストモードはシーケン
シャルバーストモードであり、前記第２のバーストモー
ドはインターリーブドバーストモードである請求項８に
記載のマスクロム。 - 【請求項１３】 前記第２のプリデコーディング手段は
前記開始バーストアドレスの前記下位ｋ−１ビット０で
設定する手段を含む請求項１０に記載のマスクロム。 - 【請求項１４】 バーストモードで動作する、そして、
バースト読出動作の間に少なくとも二つのデータセット
からなるバースト長さのデータに対して少なくとも二回
の感知動作を遂行するバーストマスクロムでデータを読
出する方法において、 前記データセット中で開始バーストアドレスに対応する
データが含まれた一つからの所定のバースト順番により
前記バースト長さのデータを次第に感知する段階及び、 前記感知されたデータを前記バースト順番に従って所定
のビットずつ出力する段階を含むことを特徴とするバー
ストマスクロムのデータ読出方法。 - 【請求項１５】 前記バーストモードはシーケンシャル
モードであることを特徴とする請求項１４に記載のバー
ストマスクロムのデータ読出方法。
Applications Claiming Priority (2)
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|---|---|---|---|
| KR199735818 | 1997-07-29 | ||
| KR1019970035818A KR100274591B1 (ko) | 1997-07-29 | 1997-07-29 | 동기형 버스트 매스크 롬 및 그것의 데이터 독출 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1196786A true JPH1196786A (ja) | 1999-04-09 |
| JP3758860B2 JP3758860B2 (ja) | 2006-03-22 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
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| JP (1) | JP3758860B2 (ja) |
| KR (1) | KR100274591B1 (ja) |
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- 1998-07-21 TW TW087111843A patent/TW388882B/zh not_active IP Right Cessation
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- 1998-07-29 US US09/124,340 patent/US5986918A/en not_active Expired - Fee Related
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