KR19990012427A

KR19990012427A - 동기형 버스트 매스크 롬 및 그것의 데이터 독출 방법

Info

Publication number: KR19990012427A
Application number: KR1019970035818A
Authority: KR
Inventors: 이준
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-07-29
Filing date: 1997-07-29
Publication date: 1999-02-25
Also published as: JP3758860B2; KR100274591B1; US5986918A; JPH1196786A; TW388882B

Abstract

외부 클럭에 동기적으로 그리고 버스트 억세스 모드로 동작하는 동기형 버스트 매스크 롬은 버스트 독출 동작 동안에, 버스트 길이의 데이터를 감지해서 증폭하는 상기 버스트 길이 보다 작은 수의 감지 증폭기들과, 시작 버스트 어드레스로를 받아들이고 버스트 모드의 선택에 따라서 상기 시작 버스트 어드레스에 기초한 버스트 어드레스를 발생함과 아울러 상기 버스트 독출 동작을 위한 제어를 수행하는 모드 제어 회로 및, 버스트 독출 동작 동안에 상기 감지 증폭기들이 2 회 또는 그 이상의 감지 동작들을 연속적으로 수행하도록 상기 감지 증폭기들을 제어하는 센스 앰프 제어 회로를 구비한다. 또한, 상기 매스크 롬에서는, 시작 버스트 어드레스에 대응하는 셀의 데이터 및 상기 시작 버스트 어드레스 다음 순서의 연속된 3 개의 버스트 어드레스들에 대응하는 셀들의 데이터가 감지 증폭기들에 의해 동시에 감지된다. 이로써, 시작 버스트 어드레스와 무관하게 충분한 감지 시간의 확보가 가능해 진다.

Description

동기형 버스트 매스크 롬 및 그것의 데이터 독출 방법(SYNCHRONOUS BURST MASK ROM AND METHOD FOR READING DATA THEREIN)

본 발명은 외부 클럭에 동기적으로 그리고 버스트 억세스 모드(burst access mode)로 동작할 수 있는 매스크 리드 온리 메모리(mask read only memory; MROM) 즉, 동기형 버스트 매스크 롬(synchronous burst MROM) 및 그것의 데이터 독출 방법에 관한 것이다.

매스크 롬(이하, MROM이라 함)은 웨이퍼 제조 단계에서 매스크 패턴(mask patterns)에 따라서 데이터가 기입되기 때문에 대량 생산에 아주 적합함과 아울러 데이터를 기억하기 위한 메모리 셀의 기본 구성으로서 1 비트 당 1 트랜지스터의 구성-1 비트 당 점유 면적이 메모리 소자들 중에서 가장 작음-을 가지기 때문에 대용량화 및 저 비트 단가에 적합한 특성을 가지고 있다. 이런 장점들 덕분에, MROM은 주로 퍼스널 컴퓨터, 워드프로세서, 프린터, 전자 수첩, 휴대 정보 단말기(personal digital assistant; PDA), 게임기 등에서, 폰트(font), 문자 데이터, 고정 프로그램들의 저장을 위해 사용되고 있다.

대용량 MROM의 동작 속도는 워드 라인(word line)과 비트 라인(bit line)의 저항 및 기생 용량(parasitic capacitance)에 의한 지연에 상당히 영향을 받는다. 고속화를 꾀하기 위해서는 워드 라인 지연의 저감 및 감지 시간의 단축이 필요하게 된다. 워드 라인 지연의 저감을 위해서, 블럭 분할을 늘림과 동시에 저항이 작은 폴리사이드를 사용하고 있다. 하지만, 이와 같은 노력에도 불구하고, MROM의 동작 속도는 현재의 프로세서들의 동작 속도와 여전히 큰 격차를 보이고 있다.

잘 알려져 있는 바와 같이, 버스트 모드는 고속 랜덤 억세스(high speed random access)를 제공하기 위한 것이다. 버스트 모드에서는, 버스트 어드레스 억세스 시퀀스(burst address access sequence)를 위한 외부 열 어드레스 (external column address) 중의 k(여기서, k는 양의 정수) 비트들(bits)을 2^k버스트 억세스를 위한 첫 번째 어드레스로서 획득(capture)하고 그리고 나머지 버스트 억세스를 위한 k-1 개의 버스트 어드레스들을 내부적으로 자동적으로 발생한다. 이와 같은 버스트 동작에 따르면, 매 사이클 마다 외부로부터 어드레스를 받아들일 필요가 없으므로 시스템의 버스 부담이 줄어들 수 있음은 물론, 내부적으로 어드레스들이 발생되므로 데이터 전송률(data rate)이 향상된다. 따라서, 외부 클럭에 동기적으로 그리고 버스트 억세스 모드에서 동작하는 MROM, 소위, 동기형 버스트 MROM의 동작 속도는 통상적인 MROM의 그것에 비해 획기적으로 증대될 것이다.

동기형 버스트 MROM은, 동기형 버스트 DRAM(synchronous burst dynamic random access memory) 및 동기형 버스트 SRAM(synchronous burst static random access memory)과 마찬가지로, 외부 클럭에 동기화되어서 버스트 독출 동안에 잘 알려진 2 가지의 버스트 모드 즉, 시퀀셜 버스트 모드(seqential burst mode)와 인터리브드 버스트 모드(interleaved burst mode)를 제공해야 한다.

본 발명의 주된 목적은 외부 클럭에 동기적으로 그리고 버스트 모드에서 동작하는 고속의 동기형 버스트 MROM을 제공하는 것이다.

본 발명의 다른 목적은 버스트 독출 동안 비록 적어도 2 회 이상의 데이터 감지 동작들의 수행이 필요하더라도 시작 버스트 어드레스와 무관하게 충분한 감지 시간을 확보할 수 있는 동기형 버스트 MROM을 제공하는 것이다.

본 발명의 또 다른 목적은 동기형 버스트 MROM의 데이터 독출 방법을 제공하는 것이다.

도 1은 본 발명의 일 실시예에 따른 동기형 버스트 매스크 롬을 보여주는 블럭도;

도 2는 도 1의 매스크 롬의 버스트 독출 동작 동안에 하나의 데이터 출력 패드와 관련한 데이터 출력 경로 상의 회로들의 개략적 회로도;

도 3은 도 2의 Y-패스 게이트 블럭의 개략적 회로도;

도 4는 도 3의 패스 게이트 블럭을 제어하기 위한 게이팅 제어 신호들의 타이밍도;

도 5는 도 1의 매스크 롬의 버스트 독출 동작을 보여주는 타이밍도;

도 6은 본 발명의 다른 실시예에 따른 동기형 버스트 매스크 롬을 보여주는 블럭도;

도 7은 도 6의 매스크 롬의 버스트 독출 동작 동안에 하나의 데이터 출력 패드와 관련한 데이터 출력 경로 상의 회로들의 개략적 회로도;

도 8은 도 7의 Y-패스 게이트 블럭의 개략적 회로도;

도 9는 도 8의 패스 게이트 블럭을 제어하기 위한 게이팅 제어 신호들의 타이밍도;

도 10은 도 6의 Y-디코더의 회로 구성을 보여주는 블럭도;

도 11은 도 10의 제 1 YB 프리디코더의 상세 회로도;

도 12는 도 10의 제 2 YB 프리디코더의 상세 회로도;

도 13은 도 10의 YB 메인 디코더의 상세 회로도;

도 14는 도 7의 Y-패스 게이트 블럭의 상세 회로도; 그리고

도 15는 도 6의 매스크 롬의 버스트 독출 동작을 보여주는 타이밍도이다.

*도면의 주요 부분에 대한 부호의 설명*

100 : 셀 어레이 101 : 어드레스 버퍼

102 : 커맨드클럭 버퍼 103 : 모드 레지스터

104 : 버스트 제어기 105 : X-디코더

106 : Y-디코더 107 : 버스트 카운터

108 : X-드라이버 109 : Y-패스 게이트

110 : 센스 앰프 제어기 112 : 센스 앰프

112 : 버스트 어드레스 디코더 113 : 데이터 래치

115 : 데이터 출력 버퍼 115 : 데이터 출력 패드

본 발명의 일 특징에 따르면, 외부 클럭에 동기적으로 그리고 버스트 억세스 모드에서 동작하는 매스크 롬은 복수 개의 메모리 셀들을 갖는 셀 블럭과; 버스트 독출 동작 동안에, 2^k(여기서, k는 2 이상의 정수)의 버스트 길이에 대응하는 2^k개의 셀들의 데이터를 감지해서 증폭하기 위한 2ⁱ(여기서, i는 k보다 작은 양의 정수) 개의 감지 증폭기들과; 열 어드레스 중의 k 비트들을 시작 버스트 어드레스로서 받아들이고, 제 1의 버스트 모드와 제 2의 버스트 모드 간의 선택에 따라서 상기 시작 버스트 어드레스에 기초한 버스트 어드레스를 발생함과 아울러 상기 버스트 독출 동작을 위한 제어를 수행하는 모드 제어 수단 및; 상기 버스트 독출 동작 동안에 상기 감지 증폭기들이 2 회 또는 그 이상의 감지 동작들을 연속적으로 수행하도록 상기 감지 증폭기들을 제어하는 센스 앰프 제어 수단을 구비한다. 또한, 상기 매스크 롬은 제 1의 디코딩 수단, 제 2의 디코딩 수단 및 패스 게이트 제어 수단을 더 구비한다. 상기 제 1의 디코딩 수단은 상기 열 어드레스의 비트들의 일부를 디코딩해서 복수 개의 제 1의 게이팅 제어 신호들을 발생하고, 상기 제 2의 디코딩 수단은 상기 열 어드레스 비트들의 나머지를 디코딩해서 복수 개의 제 2의 게이팅 제어 신호들을 발생한다. 상기 패스 게이트 수단은 상기 제 1 및 제 2의 게이팅 제어 신호들에 응답해서 상기 대응하는 2^k개의 셀들 중에서 2ⁱ개씩 순차로 선택하고, 상기 선택된 셀들의 데이터를 상기 감지 증폭기들로 제공한다.

상기 모드 제어 수단은 선택된 버스트 모드의 타입을 나타내는 버스트 타입 신호를 발생하고, 상기 센스 앰프 제어 수단은 상기 2^k개의 셀들의 상기 데이터가 상기 감지 증폭기들에 의해 2ⁱ비트씩 순차로 감지될 때 상기 감지 증폭기들에 의한 감지 동작들의 횟수를 나타내는 플래그를 발생한다.

상기 제 2의 디코딩 수단은 제 1의 프리디코딩 수단, 제 2의 프리디코딩 수단 및 메인 디코딩 수단을 구비한다. 상기 제 1의 프리디코딩 수단은 상기 시작 버스트 어드레스의 최상위 비트와 상기 열 어드레스의 적어도 한 비트 및 상기 플래그를 받아들이고, 상기 받아들여진 신호들을 디코딩하여 제 1의 프리디코드된 어드레스 신호들을 발생한다. 상기 제 2의 프리디코딩 수단은 상기 시작 버스트 어드레스의 하위 k-1 비트들과 상기 버스트 타입 신호를 받아들이고, 상기 제 1의 버스트 모드가 선택될 때 상기 받아들여진 신호들을 디코딩하여 제 2의 프리디코드된 어드레스 신호들을 발생하고, 상기 제 2의 버스트 모드가 선택될 때 미리 설정된 어드레스 신호들을 상기 제 2의 프리디코드된 어드레스 신호들로서 발생한다. 상기 메인 디코딩 수단은 상기 제 1 및 제 2의 프리디코드된 어드레스 신호들에 응답해서 상기 제 2의 게이팅 제어 신호들을 발생한다.

상기 셀 블럭은 2ⁱ개의 셀 섹션들을 가지며, 상기 각 셀 섹션들은 2ⁱ개의 셀 세그멘트들을 갖고, 상기 각 셀 세그멘트는 2ⁱ개의 셀들을 가진다. 또, 상기 패스 게이트 수단은, 상기 제 1의 게이팅 제어 신호들에 응답해서 상기 셀 섹션들 중의 하나를 선택하는 제 1의 선택 수단 및, 상기 제 2의 게이팅 제어 신호에 응답해서 상기 선택된 셀 섹션의 세그멘트들 중의 하나를 선택하고 상기 선택된 세그멘트의 셀들을 상기 감지 증폭기들과 전기적으로 상호 연결하는 제 2의 선택 수단을 구비한다.

본 발명의 다른 특징에 따르면, 동기형 버스트 매스크 롬의 한 디코딩 스킴(decoding scheme)에서, 시작 버스트 어드레스에 대응하는 셀의 데이터 및 상기 시작 버스트 어드레스 다음 순서의 연속된 3 개의 버스트 어드레스들에 대응하는 셀들의 데이터가 감지 증폭기들에 의해 동시에 감지되도록 한다. 이로써, 시작 버스트 어드레스와 무관하게 충분한 감지 시간의 확보가 가능해 진다.

본 발명의 또 다른 다른 특징에 따르면, 외부 클럭에 동기적으로 그리고 2^k(여기서, k는 2 이상의 정수)의 버스트 길이의 버스트 억세스 모드에서 동작하는 매스크 롬은: m(여기서, m은 k보다 큰 정수) 개의 데이터 출력 패드들과; 열 어드레스 중의 k 비트들을 시작 버스트 어드레스로서 받아들이고, 제 1의 버스트 모드와 제 2의 버스트 모드 간의 선택에 따라서 상기 시작 버스트 어드레스에 기초한 버스트 어드레스를 발생함과 아울러 버스트 독출 동작을 위한 제어를 수행하는 모드 제어 수단과; 적어도 제 1 그룹의 2^k-1×m 개의 메모리 셀들 및 제 2 그룹의 2^k-1×m 개의 메모리 셀들을 갖는 셀 어레이와; 각각이 2^k개의 메모리 셀들에 대응함과 아울러 2ⁱ(여기서, i는 k보다 작은 양의 정수) 개의 감지 증폭기들을 구비하는 m 개의 센스 앰프 블럭들과; 상기 버스트 독출 동작 동안에 상기 각 센스 앰프 블럭 내의 상기 감지 증폭기들이 2 회 또는 그 이상의 감지 동작들을 연속적으로 수행하도록 상기 감지 증폭기들을 제어하는 센스 앰프 제어 수단과; 각각이 상기 열 어드레스의 비트들의 일부를 디코딩해서 복수 개의 제 1의 게이팅 제어 신호들을 발생하는 제 1의 m 개의 디코딩 블럭들과; 각각이 상기 열 어드레스 비트들의 나머지를 디코딩해서 복수 개의 제 2의 게이팅 제어 신호들을 발생하는 제 2의 m 개의 디코딩 블럭들 및; 상기 제 1 및 제 2의 게이팅 제어 신호들에 응답해서 상기 제 1 그룹의 메모리 셀들의 데이터 및 상기 제 2 그룹의 메모리 셀들의 데이터를 2 회 또는 그 이상 상기 센스 앰프 블럭들로 각각 전달하는 m 개의 패스 게이트 블럭들을 구비한다.

본 발명의 또 다른 특징에 따르면, 버스트 억세스 모드에서 동작하는 그리고 버스트 독출 동작 동안에 적어도 2 개의 데이터 세트들로 이루어지는 버스트 길이의 데이터에 대한 적어도 2 회의 감지 동작들을 수행하는 버스트 매스크 롬에서 데이터를 독출하는 방법은 상기 데이터 세트들 중에서 시작 버스트 어드레스에 대응하는 데이터가 포함된 하나로부터 소정의 버스트 순서에 따라서 상기 버스트 길이의 데이터를 차례로 감지하는 단계 및; 상기 감지된 데이터를 상기 버스트 순서에 따라서 소정의 비트씩 출력하는 단계로 구성된다.

다음에는 첨부된 도면들을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다. 이후의 설명에서, 도면들 중 동일하거나 유사한 참조 번호 및 부호는 가능한 한 동일하거나 유사한 구성 요소를 나타낸다. 여기서는, 동기형 MROM의 어드레스 및 데이터 핀의 개수, 메모리 셀 어레이의 용량 및 레이아웃, 클럭 신호의 주기, 캐스 레이턴시( latency; CL), 버스트 길이(burst length; BL), 등과 같은 특정한 사항들이 기술되는 데, 이는 본 발명에 대한 전반적인 이해를 돕기 위한 것일 뿐 본 발명의 범위나 기술적인 사상을 거기에 한정하려는 것이 아님을 유의해야 한다. 또, 여기서는, 행 어드레스 스트로브 신호 ( ) 및 열 어드레스 스트로브 신호 ( )에 따라서 행 및 열 어드레스 신호들의 멀티플랙싱(multiplexing)에 의해 미리 설정된 동작을 수행하는 동기형 버스트 MROM이 설명되지만, 본 발명은 이에 국한되지 않음을 유의해야 한다.

도 1은 본 발명의 일 실시예에 따른 동기형 버스트 MROM을 보여주고 있다. 도 1을 참조하면, 동기형 버스트 MROM(이하, SB-MROM이라 함)은 32M(4096×256×32) 비트 CMOS 셀 어레이 (100), 12 개의 어드레스 핀 (A0∼A11) 및 32 개의 데이터 출력 핀 (DQ0∼DQ31)을 구비하고 있다. 12 비트 행 어드레스 (RA0∼RA11) 및 8 비트 열 어드레스 (CA0∼CA7)는 멀티플렉스되어서 어드레스 버퍼 (101)로 제공된다. 또, 상기 어드레스 버퍼 (101)로는 모드 어드레스 (MA0∼MA6)가 제공된다. 커맨드 클럭 버퍼 (102)로는 클럭 신호 (CLK), 클럭 인에이블 신호 (CKE), 행 어드레스 스트로브 신호 ( ), 열 어드레스 스트로브 신호 ( ), 데이터 출력 매스크 신호 ( ), 칩 선택 신호 ( ), 모드 레지스터 기입 신호 ( ) 및 워드/더블 워드 신호 (WORD)가 제공된다.

클럭 인에이블 신호 (CKE)는 다음 클럭 사이클부터의 동작을 동결(freeze)하기 위해 클럭 신호 (CLK)를 매스킹한다. 또한, 상기 클럭 인에이블 신호 (CKE)는 대기 모드(stand-by mode) 동안의 파워 다운(power down)을 위해 입력 버퍼들 (101, 102)을 디스에이블시킨다. 동일한 클럭 사이클에서 칩 선택 신호 ( ), 행 어드레스 스트로브 신호 ( ), 열 어드레스 스트로브 신호 ( ) 및 모드 레지스터 기입 신호 ( )가 활성화될 때 모드 어드레스 (MA0∼MA6)가 어드레스 버퍼 (101)을 통해 모드 레지스터 (103)으로 제공된다. 이로써, 모드 레지스터 (103)의 설정이 완료된다. 모드 레지스터 (103)에 대한 기입 동작에 의해, 래스 레이턴시( latency; RL), 캐스 레이턴시(CL), 버스트 타입(burst type; BT), 버스트 길이(BL), 그리고 다양한 제조사 명시 옵션들(vandor-specific options)이 프로그램된다. 데이터 출력 매스크 신호 ( )가 활성화되면 클럭 신호(CLK)의 포지티브 에지(positive edge)로부터 소정의 시간 후에 데이터 출력이 하이 임프던스(high impedance) 상태로 매스크된다. 칩 선택 신호 ( )는 클럭 신호 (CLK), 클럭 인에이블 신호 (CKE) 및 데이터 출력 매스크 신호 ( )를 제외한 모든 입력들을 매스킹하거나 인에이블링하여 다바이스 동작을 디스에이블시키거나 인에이블시킨다.

도 5는 도 1의 SB-MROM의 버스트 독출 동작의 타이밍도이다. 도 5를 참조하여, 행 어드레스 스트로브 신호 ( )가 활성화되는 즉, 로우 상태로 되는 경우에는, 어드레스 버퍼 (101)이 클럭 신호 (CLK)의 포지티브 에지에서 행 어드레스 (RA0∼RA11)을 래치한다. 또한, 상기 행 어드레스 스트로브 신호 ( )는 행 억세스 및 프리챠지(row access and precharge)를 가능하게 한다. 열 어드레스 스트로브 신호 ( )가 활성화되는 경우에는 어드레스 버퍼 (101)이 클럭 신호 (CLK)의 포지티브 에지에서 열 어드레스 (CA0∼CA7)을 래치한다.

이 실시예의 SB-MROM에서, 열 어드레스 스트로브 신호 ( )는 독출 명령(read command)으로서 기능한다. 본 발명에 대한 보다 나은 이해를 돕기 위해 본 발명과 관련한 중요한 용어들을 다음과 같이 정의한다. 먼저, 버스트 독출이란 상기 독출 명령이 입력되는 때로부터, 다시 말해, 열 어드레스 스트로브 신호 ( )가 활성화되는 때로부터 소정의 캐스 레이턴시(CL)가 경과한 후에 각 출력 패드를 통해 버스트 길이(BL)의 데이터 페이지들(data pages)이 소정의 순서대로 칩의 외부로 출력되는 것을 의미한다. 또, 캐스 레이턴시(CL)란 상기 열 어드레스 스트로브 신호 ( )가 활성화되는 때로부터 데이터 출력 버퍼(data ouput buffer)에서 유효한 데이터(valid data)가 출력될 때까지의 클럭 사이클 수를 나타내고, 버스트 길이(BL)란 한 번의 독출 명령에 의해 연속적으로 출력되는 데이터 페이지들의 수를 말한다. 페이지란 칩 외부로 출력되는 데이터 묶음(data bundle)을 의미하는 것으로, 여기서는, 더블 워드(double word) 즉, 32 비트 데이터가 한 페이지로서 정의된다. 따라서, 이 실시예의 SB-MROM은 32 개의 데이터 출력 핀 (DQ0∼DQ31)을 가진다.

다시 도 1로 돌아가서, 버스트 제어기 (104)는 칩 선택 신호 ( ), 행 어드레스 스트로브 신호 ( ), 열 어드레스 스트로브 신호 ( ), 모드 레지스터 기입 신호 ( ), 래스 레이턴시(RL), 캐스 레이턴시(CL), 버스트 타입(BT) 및 버스트 길이(BL)를 받아들여서 데이터 감지 동작과 관련된 여러 가지 신호들(예컨대, PSAE, PDIS, PPRE, PPZM, POE, 등), 버스트 카운터 (107)의 동작을 제어하기 위한 신호들(예컨대, 카운트 인에이블 신호 CNTE, 등), 선택된 버스트 모드의 타입에 따른 버스트 어드레스 (BA0, BA1 및 BA2)의 발생을 제어하기 위한 각종의 제어 신호들(이들은 본 발명이 속하는 기술 분야의 통상 전문가에게는 잘 알려져 있는 것들이므로 여기서는 이들에 대한 상세한 설명을 생략함)을 발생한다. 어드레스 버퍼 (101)의 행 어드레스 (RA0∼RA11) 및 열 어드레스 (CA0∼CA7)는 X-디코더 (105) 및 Y-디코더 (106)으로 각각 제공된다. X-디코더 (105)는 행 어드레스 (RA0∼RA11)에 응답해서 행 선택 신호들(row selection signals)을 발생한다. Y-디코더 (106)은 열 어드레스 (CA0∼CA7)에 응답해서 셀들을 선택하기 위한 게이팅 제어 신호들(gating control signals) (Y0, Y1, …, Y63)을 발생한다. 상기 열 어드레스 중의 하위 3 비트들 (CA0, CA1 및 CA2)는 시작 버스트 어드레스(initial burst address)로서 버스트 카운터 (107)로 제공된다.

다시 도 5를 참조하면, 이 실시예에서, 클럭 신호 (CLK)의 주기 (tCK)는 15ns이고, 캐스 레이턴시(CL)가 5이며, 버스트 길이(BL)가 8(=2³)이다. 독출 명령이 입력되는 때, 다시 말해, 열 어드레스 스트로브 신호 ( )가 활성화되는 때로부터 5 클럭 사이클 이후에 데이터가 클럭에 따라서 8 번에 걸쳐 출력됨을 볼수 있다. 따라서, 이 실시예의 SB-MROM의 상기 버스트 길이(BL)이 8(=2³)이기 때문에 버스트 억세스를 위해서는 3 비트의 버스트 어드레스 (BA0, BA1 및 BA2)가 필요하다는 것이 잘 이해될 것이다.

앞에서 기술한 바와 같이, 버스트 독출은 데이터 출력 순서(data ouput sequence)에 따라서 두 가지의 모드 즉, 시퀀셜 모드 및 인터리브드 모드로 분류되는 데, 8의 버스트 길이(BL)를 갖는 디바이스의 버스트 시퀀스는 다음의 표 1과 같다.

시작 어드레스	시퀀셜 모드	인터리브드 모드
CA2	시퀀셜 모드	인터리브드 모드	CA1	CA0
0	0	0	0	1	2	3	4	5	6	7	0	1	2	3	4	5	6	7
0	0	1	1	2	3	4	5	6	7	0	1	0	3	2	5	4	7	6
0	1	0	2	3	4	5	6	7	0	1	2	3	0	1	6	7	4	5
0	1	1	3	4	5	6	7	0	1	2	3	2	1	0	7	6	5	4
1	0	0	4	5	6	7	0	1	2	3	4	5	6	7	0	1	2	3
1	0	1	5	6	7	0	1	2	3	4	5	4	7	6	1	0	3	2
1	1	0	6	7	0	1	2	3	4	5	6	7	4	5	2	3	0	1
1	1	1	7	0	1	2	3	4	5	6	7	6	5	4	3	2	1	0

위의 표 1에서, 하나의 출력 핀 (DQm)(여기서, m=0, 1, …, 31)을 통해 출력될 8 개의 데이터 (D0, D1, …, D7)은 각각 0, 1, …, 7로 표시되어 있고, 상기 8 개의 데이터 (D0, D1, …, D7) 중에서 최초로 출력될 데이터가 저장된 셀 즉, 출발점을 지정하는 시작 버스트 어드레스는 CA2, CA1 및 CA0로 표시되어 있다.

버스트 카운터 (107)은 3 비트의 열 어드레스 (CA2, CA1 및 CA0)를 8 번의 버스트 억세스의 시작 어드레스로서 획득하고 그리고 상기 시작 버스트 어드레스와 버스트 타입에 따라서, 표 1에 도시된 바와 같이, 상기 버스트 억세스의 나머지를 위한 버스트 어드레스 (BA0∼BA2)를 연속적으로 7 번에 걸쳐 발생한다. 설명의 편의상, 연속된 어드레스에 대응하는 8 개의 셀들 각각에 버스트 길이(=8)에 해당하는 8 비트 데이터 (D0∼D7)의 각 비트들이 저장되어 있다고 하자. 표 1에서와 같이, 예를 들어, 시작 버스트 어드레스 (CA2, CA1 및 CA0)가 3(=011₂)이면, 시퀀셜 모드에서는 버스트 길이의 데이터 (D0∼D7)이 D3→D4→D5→D6→D7→D0→D1→D2 순서로 출력되고, 인터리브드 모드에서는 D3→D2→D1→D0→D7→D6→D5→D4 순서로 출력된다.

다시 도 1을 참조하여, X-드라이버 (108)은 상기 X-디코더 (105)로부터의 상기 행 선택 신호들에 의해 선택된 워드 라인을 구동한다. Y-패스 게이트 (109)는 상기 Y-디코더 (106)으로부터의 게이팅 제어 신호들 (Y0, Y1, …, Y63)에 의해 선택된 셀들에 저장된 버스트 길이(BL)와 동일한 개수의 데이터 페이지들을 선택적으로 통과시킨다. 센스 앰프 제어기 (110)는 상기 버스트 제어기 (104)의 출력 신호들 (PRE, PZM, PSAE, PDIS, POE, 등)에 응답해서 프리챠지 제어 신호 (PRE), 이퀄라이징 제어 신호 (PZM), 센스 앰프 인에이블 신호 ( ), 디스챠지 제어 신호 (DIS) 등과 같은 센스 앰프 (111)의 감지 동작을 제어하기 위한 각종 제어 신호들, 그리고 데이터 출력 동작을 제어하기 위한 출력 인에이블 신호 (OE)를 발생한다. 버스트 어드레스 디코더 (112)는 카운터 (107)로부터의 버스트 어드레스 (BA0∼BA2)를 받아들여서 래치 선택 신호들 (PDOT0, PDOT1, PSOL0∼PSOL7)을 발생한다. 이상의 설명으로부터 알 수 있는 바와 같이, 모드 레지스터 (103), 버스트 제어기 (104), 버스트 카운터 (107) 및 버스트 어드레스 디코더 (112)는 열 어드레스 중의 k 비트들을 시작 버스트 어드레스로서 받아들이고, 시퀀스 모드와 인터리브드 모드 간의 선택에 따라서 시작 버스트 어드레스 (CA0, CA1 및 CA2)에 기초한 버스트 어드레스 (BA0, BA1 및 BA2)를 발생함과 아울러 버스트 독출 동작을 위한 모드 제어를 수행한다.

한편, 버스트 길이가 8이고 데이터 폭이 ×32인 본 실시예의 SB-MROM에서의 버스트 독출을 위해서는, 8 개의 페이지들(=8×32=256 비트)의 데이터가 한 번에 한 페이지 즉, 32 비트씩 8 회에 걸쳐 출력되어야 하므로, 한 번의 독출 동작 동안에 256 비트 데이터에 대한 감지가 필요하다. 이를 위해, 매 비트 라인 마다 하나의 감지 증폭기가 할당되는 DRAM에서와 같이, 센스 앰프 (111)이 256 개의 감지 증폭기로 구성되도록 하면 1 회의 감지 동작 만으로 256 비트 데이터에 대한 감지가 가능해진다. 그러나, 감지 증폭기로서 차동 증폭기(differential amplifier)를 사용하는 MROM 기술에서, 256 개의 감지 증폭기들을 사용하는 것은 레이아웃의 제한, 감지 동작시의 큰 소비 전류 등과 같은 문제점들로 인해 현실적으로 거의 불가능한 것으로 알려져 있다. 따라서, 본 실시예에서는, 센스 앰프 (111)를 128 개의 감지 증폭기로 구성하고, 이 증폭기들을 이용하여 한 번의 독출 동작 동안에 256 비트 즉, 8 페이지의 데이터를 감지한다. 그 결과, 한 번의 독출 동작 동안에 2 번의 데이터 감지 동작이 필요하다. 이와는 다르게, 예를 들어, 64 개의 감지 증폭기가 사용되는 경우에는, 물론 한 번의 독출 동작 동안에 4 번의 데이터 감지 동작이 수행되어야 한다는 것이 잘 이해될 것이다.

데이터 래치 (113)은 8 개의 페이지들의 데이터를 래치하기 위해서 256 개의 래치 소자를 구비하며, 버스트 어드레스 디코더 (112)로부터의 래치 선택 신호들 (PDOT0, PDOT1, PSOL0∼PSOL7)에 응답하여 센스 앰프 (111)로부터의 8 페이지의 데이터를 래치함과 아울러 상기 래치된 데이터를 페이지 단위로 데이터 출력 버퍼 (114)로 제공한다. 상기 데이터 출력 버퍼 (114)는 32 개의 버퍼 소자로 구성되며, 센스 앰프 제어기 (110)으로부터의 출력 제어 신호 (OE)에 응답하여 데이터를 1 페이지씩 출력한다. 상기 버퍼 (114)로부터의 데이터는 출력 패드 (115) 및 데이터 핀 (DQ1∼DQ31)을 통해 외부로 출력된다.

도 2는 도 1에 도시된 SB-MROM의 버스트 독출 동작 동안에 하나의 출력 패드와 관련한 데이터 출력 경로 상의 회로들을 보여주고 있다. 비록 상기 도면에는 상세히 도시되어 있지 않지만 하나의 출력 패드 (115) 또는 출력 핀 (DQm)에는 256 개의 열들(columns)을 갖는 하나의 셀 블럭이 대응된다. 상기 도면에서, 참조 번호 100-1은 1 차 감지 동작 동안에 감지되는 한 세트의 데이터 (D0∼D3)를 예시하고, 100-2는 2 차 감지 동작 동안에 감지되는 다른 세트의 데이터 (D4∼D7)을 예시하고 있다. 하나의 출력 패드 (115')에 대응하는 8 개의 선택된 셀들에 저장된 버스트 길이의 데이터 (D0~D7)은 Y-패스 게이트 블럭 (109')에 의해 2 회에 걸쳐 4 개의 감지 증폭기들 (SA0∼SA3)로 구성되는 센스 앰프 블럭 (111')으로 제공된다. 상기 Y-패스 게이트 블럭 (109')에 대해서는 추후 상세히 설명한다.

래치 블럭 (113')은 버스트 길이의 데이터를 래치하기 위한 8 개의 래치 소자들 (L0∼L7)을 구비하고 있다. 상기 래치 블럭 (113')은 8 개의 입력 선택 트랜지스터들 (Q201∼Q208)을 더 구비하고 있다. 상기 선택 트랜지스터들 (Q201∼Q208)은 버스트 어드레스 디코더 (112)로부터의 입력 선택 신호들 (PDOT0 및 PDOT1)에 응답해서 센스 앰프 블럭 (111')으로부터의 각 4 비트 데이터를 한 그룹의 래치 소자들 (L0∼L3) 및 다른 그룹의 래치 소자들 (L4∼L7)로 교대로 제공한다. 나아가, 상기 래치 블럭 (113')은 8 개의 출력 선택 트랜지스터들 (Q209, Q210, …, Q213)을 더 구비하고 있다. 상기 선택 트랜지스터들 (Q209, Q210, …, Q213)은 상기 버스트 어드레스 디코더 (112)로부터의 출력 선택 신호들 (PSOL0∼PSOL7)에 응답하여 상기 래치 소자들 (L0∼L7)에 의해 래치된 8 비트 데이터 (D0∼D7)를 표 1에 나타낸 버스트 순서에 따라서 대응하는 출력 버퍼 소자 (114)로 1 비트씩 출력한다.

다시 표 1을 참조하면, 인터리브드 모드에서, 버스트 길이의 데이터 (D0∼D7)은 시작 버스트 어드레스의 최상위 비트 CA2와 관련하여 2 개의 세트로 구분될 수 있다. 즉, 시작 버스트 어드레스의 최상위 비트(MSB) CA2가 0인 경우에는 버스트 길이 8의 데이터 (D7∼D0)의 하위 4 비트 데이터 (D0∼D3)가 첫 번째에서 네 번째로 출력된 후 상위 4 비트 데이터 (D5∼D7)이 다섯 번째에서 여덟 번째로 출력되고, CA2가 1인 경우에는 위와 반대의 순서로 출력된다. 따라서, 본 실시예에 따른 Y-패스 게이트 블럭은 하나의 감지 증폭기가 5의 캐스 레이턴시(CL) 동안에 2 회의 감지를 수행하도록 하기 위해 도 3에 도시된 바와 같은 회로 구성을 가진다.

도 3을 참조하면, 각 출력 패드 또는 하나의 셀 블럭에 대한 버스트 길이의 데이터 (D0∼D7)의 패싱과 관련된 8 개의 패스 트랜지스터들 (Q301∼Q308)은 2 개의 그룹으로 나뉘어 진다. 한 그룹의 트랜지스터들 (Q301∼Q304)의 게이트들은 게이팅 제어 신호 (Y0)에 연결되고, 다른 한 그룹의 트랜지스터들 (Q305∼Q306)의 게이트들은 게이팅 제어 신호 (Y1)에 연결된다. 상기 게이팅 제어 신호들 (Y0, Y1)은 시작 버스트 어드레스의 최상위 비트(MSB)인 열 어드레스 비트 CA2를 디코딩하는 것에 의해 얻어진다.

도 4는 시작 버스트 어드레스 (CA2, CA1, CA0)가 0(=000₂)일 때 도 3의 패스 게이트 블럭을 제어하기 위한 게이팅 제어 신호들의 타이밍도이다. 독출 명령에 따라 해당 센스 앰프 블럭이 버스트 길이의 데이터 (D0∼D7)을 감지하는 시간 구간(time interval) (T1)의 1 차 감지 구간 (T11) 동안에는, 예를 들어, 게이팅 제어 신호 (Y0)가 활성 상태 즉, 하이 레벨로 됨으로써 4 비트 데이터 (D0∼D3)가 각각 4(=2²) 개의 감지 증폭기들 (SA0∼SA3)에 의해 동시에 감지되는 반면에, 2 차 감지 구간 (T12) 동안에는 예를 들어 게이팅 제어 신호 (Y1)가 활성화됨으로써 4 비트 데이터 (D4∼D7)이 각각 감지 증폭기들 (SA0∼SA3)에 의해 동시에 감지된다. 상기 감지 구간 (T1) 동안에, 다른 게이팅 제어 신호들 (Y2∼Y63)은 비활성 상태 즉, 로우 레벨로 유지된다.

다시 도 5를 참조하여, 이 실시예의 SB-MROM에서, 버스트 독출을 위한 감지 구간이 열 어드레스 스트로브 신호 ( )가 활성화되는 시점 즉, 독출 명령이 입력되는 때로부터 다섯 번째 데이터가 출력되기 바로 직전까지의 시간 구간 (T2)가 되지 못하고 시간 구간 (T1) 즉, 약 80ns 정도로 제한된다. 이것은 다음과 같은 이유 때문이다.

먼저, 인터리브드 모드에서는, 예를 들어, 시작 어드레스 (CA2, CA1 및 CA0)가 3(또는 7)이더라도 버스트 독출을 위한 감지 구간은 시간 구간 (T2)가 될 수 있다. 왜냐하면, 도 4, 5 그리고 표 1을 참조하여, 다섯 번째로 출력되는 데이터 즉, 2 차 감지 동작에 의해서 첫 번째로 출력되는 데이터 D7(또는 D3)의 출력 시점 이전까지만 2 차 감지 동작-이 감지 동작에 의해 4 비트 데이터 D4∼D7(또는 D0∼D3)가 감지됨-이 완료될 수 있으면 되기 때문이다. 그 결과, 인터리브드 모드에서의 버스트 독출을 위한 감지 구간은 시간 구간 (T2)가 될 수 있다.

그러나, 시퀀셜 모드에서는, 시작 어드레스 (CA2, CA1 및 CA0)가 3(또는 7)이면, 첫 번째로 출력되는 데이터 D3(또는 D7)은 1 차 감지 동작에 의해 감지되는 데이터 세트 D0∼D3(또는 D4∼D7)에 속하는 반면에 두 번째로 출력되는 데이터 D4(또는 D0)는 2 차 감지 동작에 의해 감지되는 데이터 세트 D4∼D7(또는 D0∼D3)에 속한다. 따라서, 이 경우에는, 최소한 두 번째로 출력되는 데이터 D4(또는 D0) 즉, 2 차 감지 동작에 의해 출력되는 데이터의 출력 시점 이전에 상기 2 차 감지 동작이 완료되는 것이 필요하다. 따라서, 시퀀셜 모드에서의 버스트 독출을 위한 감지 구간은 T1으로 제한된다. 그 결과, 이 실시예의 SB-MROM의 버스트 독출을 위한 감지 구간은 T1이 된다. 이 실시예에서, 캐스 레이턴시(CL)가 5 이상이면 2 회의 감지 동작을 위한 시간이 80 ns 이상으로 충분히 확보될 수 있다. 그러나, 상기 캐스 레이턴시(CL)가 3 정도로 감소되면 약 50 ns 정도의 감지 시간 만을 확보할 수 있다. 이 시간 동안에, 특히 시퀀셜 모드의 경우, 적어도 2 회의 감지 동작이 수행되기에는 불충분한 시간이기 때문에 감지 동작의 오류가 발생될 가능성이 있다.

다음에는 도 6 내지 도 15를 참조하여 본 발명의 다른 실시예에 대해 상세히 설명한다.

이 실시예에서는, 도 8 및 도 15를 참조하여, 예를 들어, 시퀀셜 모드에서, 시작 어드레스 (CA2, CA1, CA0)가 3(또는 7)이면 1 차 감지 구간 (T21) 동안에 데이터 D3, D4, D5 및 D6(또는 D7, D0, D1 및 D2)가 감지되도록 한 후, 2 차 감지 구간 (T22) 동안에 D7, D0, D1 및 D2(또는 D3, D4, D5 및 D6)가 감지되도록 하는 디코딩 스킴을 도입한다. 이로써, 이 실시예의 SB-MROM은 시작 버스트 어드레스와 무관하게 충분한 감지 시간을 확보할 수 있다.

도 6에는, 본 발명의 다른 실시예에 따른 SB-MROM이 도시되어 있다. 도 6의 SB-MROM의 회로 구성은 Y-디코더 (606)이 모드 레지스터 (603)로부터의 버스트 타입 신호 (MDST)를 그리고 센스 앰프 제어기 (610)로부터의 감지 동작의 횟수를 나타내는 플래그 (PSSF)를 받아들여서 게이팅 제어 신호들 (YA0∼YA16) 및 (YB(0,0)∼YB(3,3))을 발생하는 것과, Y-패스 게이트 (609)의 회로 구성의 변화를 제외하고는 도 1의 SB-MROM의 그것과 동일하다. 따라서, 설명의 간략화를 위해, 도 1의 구성 요소와 동일한 도 6의 요소들에 대한 설명은 생략한다.

도 7에는 도 6의 SB-MROM의 버스트 독출 동작 동안에 하나의 출력 패드와 관련한 데이터 출력 경로 상의 회로들이 도시되어 있다. 도 2에서와 마찬가지로, 하나의 출력 패드 (615) 또는 출력 핀 (DQm)에는 256 개의 열들(columns)을 갖는 하나의 셀 블럭이 대응된다. 도 7에서, 참조 번호 600-1은 시퀀셜 모드에서의 시작 어드레스 (CA2, CA1 및 CA0)가 3일 때 1 차 감지 동작 동안에 감지되는 한 세트의 데이터 (D3, D4, D5 및 D6)를 나타내고, 100-2는 2 차 감지 동작 동안에 감지되는 다른 세트의 데이터 (D0, D1, D2 및 D7)을 나타내고 있다. 하나의 출력 패드 (615')에 대응하는 8 개의 선택된 셀들에 저장된 버스트 길이의 데이터 (D0∼D7)은 Y-패스 게이트 블럭 (609')에 의해 2 회에 걸쳐 4 개의 감지 증폭기들 (SA0∼SA3)로 구성되는 센스 앰프 블럭 (611')으로 제공된다. 상기 Y-패스 게이트 블럭 (609')에 대해서는 추후 상세히 설명한다. 래치 블럭 (613')은, 도 2에서와 마찬가지로, 버스트 길이의 데이터를 래치하기 위한 8 개의 래치 소자들 (L0∼L7)을 구비하고 있다. 상기 래치 블럭 (613')은 8 개의 입력 선택 트랜지스터들 (Q701∼Q708)을 더 구비하고 있다. 나아가, 상기 래치 블럭 (613')은 8 개의 출력 선택 트랜지스터들 (Q709, Q710, …, Q713)을 더 구비하고 있다. 상기 선택 트랜지스터들 (Q701∼Q713)은 상기 버스트 어드레스 디코더 (112)로부터의 입력 및 출력 선택 신호들 (PDOT0, PDOT1, PSOL0∼PSOL7)에 응답하여 센스 앰프 블럭 (611')로부터 출력되는 4 비트 데이터가 한 그룹의 래치 소자들 (L0∼L3) 및 다른 그룹의 래치 소자들 (L4∼L7)로 교대로 입력되도록 함과 아울러 상기 래치 소자들 (L0∼L7)에 의해 래치된 8 비트 데이터 (D0∼D7)가 출력 버퍼 소자 (614)로 1 비트씩 출력되도록 한다.

도 8은 도 7의 Y-패스 게이트 블럭의 개략적 회로도이고, 도 9는 도 8의 패스 게이트 블럭을 제어하기 위한 게이팅 제어 신호들의 타이밍도이다. 도 8 및 도 9를 참조하여, 예를 들어, 시퀀셜 모드에서, 시작 어드레스 (CA2, CA1 및 CA0)가 3(또는 7)인 경우, 1 차 감지 구간 (T21) 동안에 데이터 D3, D4, D5 및 D6(또는 D7, D0, D1 및 D2)의 감지를 위해 게이팅 제어 신호들 Y(3,i), Y(0,j), Y(1,j) 및 Y(2,j)가 활성화된다. 다음의 2 차 감지 구간 (T22) 동안에는 데이터 D7, D0, D1 및 D2(또는 D3, D4, D5 및 D6)의 감지를 위해 게이팅 제어 신호들 (Y(0,i), Y(1,i), Y(2,i) 및 Y(3,j))가 활성화된다. 감지 구간 (T2) 동안에, 다른 게이팅 제어 신호들 (Y(i,j))는 비활성 상태 즉, 로우 레벨로 유지된다.

도 10에는, 도 6의 Y-디코더 (606)의 회로 구성이 도시되어 있다. 도 10을 참조하면, Y-디코더 (606)은 YA-디코더 (1011) 및 YB-디코더 (1012)를 구비하고 있다. 상기 YA 디코더 (1011)은 상위 4 비트의 열 어드레스 (CA7∼CA4)를 받아들이고, 받아들여진 신호들을 디코딩해서 16 개의 YA 게이팅 제어 신호들 (YA0∼YA15)를 발생한다. 상기 YB 디코더 (1012)는 시작 버스트 어드레스를 포함하는 하위 4 비트의 열 어드레스 (CA3∼CA0), 모드 레지스터 (603)으로부터의 버스트 타입 신호 (MDST) 및 센스 앰프 제어기 (610)으로부터의 플래그 (PSSF)를 받아들이고, 받아들여진 신호들을 디코딩해서 16 개의 YB 게이팅 제어 신호들 (YB(i,j), 여기서, i=0∼3, j=0∼3)를 발생한다. 상기 게이팅 제어 신호들 (YA0∼YA15) 및 (YB(i,j))는 Y-패스 게이트 블럭 (609')으로 제공된다.

도 10에 도시된 바와 같이, 상기 YB 디코더 (1012)는 상기 플래그 (PSSF) 및 2 비트 열 어드레스 (CA3 및 CA2)를 디코딩해서 제 1의 프리디코드된 어드레스 신호들 (A, , B 및 )를 발생하는 제 1의 YB 프리디코더 (1021)와 상기 버스트 타입 신호 (MDST) 및 시작 버스트 어드레스의 하위 2 비트들 (CA1 및 CA0)을 디코딩해서 제 2의 프리디코드된 어드레스 신호들 (C, , D 및 )를 발생하는 제 2의 YB 프리디코더 (1022)를 구비하고 있다. 상기 YB 프리디코더 (1022)는 시작 버스트 어드레스의 하위 2 비트들 (CA1 및 CA0) 및 버스트 타입 신호 (MDST)를 받아들이고, 시퀀스 모드가 선택될 때 상기 받아들여진 신호들을 디코딩하여 제 2의 프리디코드된 어드레스 신호들(C, , D, )을 발생하며, 인터리브드 모드가 선택될 때 미리 설정된 어드레스 신호들을 상기 제 2의 프리디코드된 어드레스 신호들로서 발생한다. 나아가, 상기 YB 디코더 (1012)는 상기 프리디코더들 (1021 및 1022)의 출력들(A, , B, , C, , D 및 )을 받아들여서 디코딩하는 것에 의해 상기 게이팅 제어 신호들 (YB(i,j))를 발생하는 YB 메인 디코더 (1023)을 더 구비하고 있다.

도 11은 제 1의 YB 프리디코더 (1021)의 상세한 회로 구성을 보여주고 있다. 도 11에 도시된 바와 같이, 상기 프리디코더 (1021)은 인버터들 (1101, 1102, 1103, 1105 및 1106)과 XOR 게이트 (1104)로 구성된다. 디코드된 어드레스 신호들 (A 및 )의 로직 레벨들은 열 어드레스 비트 (CA3)의 논리값에 의해 결정된다. 디코드된 어드레스 신호 (B 및 )의 로직 레벨들은 플래그 (PSSF) 및 시작 버스트 어드레스의 최상위 비트 (CA2)의 논리값에 의해 결정된다. 도 15에 도시된 바와 같이, 1 차 감지 구간 (T21) 동안에는 플래그 (PSSF)가 로우 레벨의 비활성 상태로 되는 반면, 2 차 감지 구간 (T22) 동안에는 하이 레벨의 활성 상태로 된다.

도 12에는 제 2의 YB 프리디코더 (1022)의 상세한 회로 구성이 도시되어 있다. 도 12를 참조하면, 상기 프리디코더 (1022)는 인버터들 (1201, 1203, 1204, 1206 및 1207)과 NAND 게이트들 (1202 및 1205)로 구성된다. 시퀀셜 모드 동안에 버스트 타입 신호 (MDST)는 로우 레벨로 되는 반면에 인트리버드 모드 동안에는 하이 레벨로 된다. 시퀀셜 모드 동안에는 버스트 타입 신호 (MDST)가 로우 레벨이므로 디코드된 어드레스 신호들 (C 및 D)의 논리 레벨들은 각각 시작 버스트 어드레스의 하위 2 비트들 (CA1 및 CA0)의 그것들과 동일하다. 그러나, 인터리브드 모드 동안에는 버스트 타입 신호 (MDST)가 하이 레벨이므로 NAND 게이트들 (1202 및 1205)의 각 출력들 하이 레벨로 된다. 그 결과, 디코드된 어드레스 신호들 (C 및 D)의 각 논리 레벨들 로우 레벨로 된다. 바꾸어 말하면, 상기 프리디코더 (1022)는 시퀀셜 모드 동안에 시작 버스트 어드레스의 하위 2 비트들 (CA1 및 CA0)를 통과시키는 반면에 인터리브드 모드 동안에는 비트들 (CA1 및 CA0)이 메인 디코더 (1023)으로 전달되는 것을 막음으로써 디코드된 어드레스 신호들 (C 및 D)이 비트들 (CA1 및 CA0)의 논리 값에 상관 없이 0의 값을 갖도록 한다.

도 13은 도 10에 도시된 YB 메인 디코더 (1023)의 상세 회로도이다. 도 13을 참조하면, 상기 메인 디코더 (1023)은 4 개의 디코더 섹션들 (1301, 1302, 1303 및 1304)로 구성된다. 섹션 (1301)은 NAND 게이트들 (1311∼1319), 인버터들 (1320∼1325, 1327 및 1328) 그리고 NOR 게이트 (1326)으로 구성된다. 나머지 섹션들 (1302, 1303 및 1304) 각각도 상기 섹션 (1301)과 동일한 구성을 가진다. 하지만, 상기 각 섹션들의 입력 단자들로 인가되는 입력 신호들 및 그들의 출력 단자들로부터 출력되는 게이팅 제어 신호들은 도시된 바와 같이 서로 상이하다. 섹션 (1301)은 게이팅 제어 신호들 (YB(i,0), 여기서 i=0∼3)을 발생하고, 섹션 (1302)는 게이팅 제어 신호들 (YB(i,1))을 발생한다. 또, 섹션 (1303)은 게이팅 제어 신호들 (YB(i,2))를 발생하고, 섹션 (1304)는 게이팅 제어 신호들 (YB(i,3))을 발생한다.

도 14는 도 7에 도시된 Y-패스 게이트 블럭 (609')의 상세한 회로 구성을 보여주고 있다. 도 14를 참조하면, 상기 패스 게이트 블럭 (609')은 2 개의 선택 블럭들 (609'-1 및 609'-2)로 구별된다. 선택 블럭 (609'-1)은 4 개의 선택 섹션들 (1421, 1422, 1423 및 1424)로 구성된다. 상기 섹션들 (1421∼1424) 각각은 YA 디코더 (1011)로부터의 게이팅 제어 신호들 (YA0∼YA15)에 응답해서 64 개의 셀들 중에서 4 개의 셀들을 선택한다. 또한, 섹션 (1421)은, 도시된 바와 같이, 4 개의 세그멘트들 (1431, 1432, 1433 및 1434)로 구성된다. 상기 세그멘트들 (1431∼1434) 각각은 상기 게이팅 제어 신호들 (YA0∼YA15)에 응답해서 16 개의 셀들 중에서 하나의 셀을 선택한다.

선택 블럭 (609'-2) 역시 4 개의 섹션들 (1441, 1442, 1443 및 1444)로 구성된다. 섹션 (1441)은 YB 디코더 (1012)로부터의 게이팅 제어 신호들 (YB(0,j), 여기서 j=1∼3)에 응답해서 섹션 (1421)에 의해 선택된 4 개의 셀들 중에서 하나의 셀을 선택한다. 상기 섹션 (1441)에 의해 선택된 셀은 감지 증폭기 (SA0)와 전기적으로 연결된다. 섹션 (1442)는 게이팅 제어 신호들 (YB(1,j))에 응답해서 섹션 (1422)에 의해 선택된 4 개의 셀들 중의 하나가 감지 증폭기 (SA1)과 전기적으로 연결되도록 한다. 섹션 (1443)은 게이팅 제어 신호들 (YB(2,j))에 응답해서 섹션 (1423)에 의해 선택된 4 개의 셀들 중의 하나가 감지 증폭기 (SA2)와 전기적으로 연결되도록 한다. 마지막으로, 섹션 (1444)는 게이팅 제어 신호들 (YB(3,j))에 응답해서 섹션 (1424)에 의해 선택된 4 개의 셀들 중의 하나가 감지 증폭기 (SA3)과 전기적으로 연결되도록 한다. 이와 같은 디코딩 스킴에 의해, 데이터 세트들 중에서 시작 버스트 어드레스에 대응하는 데이터가 포함된 하나로부터 소정의 버스트 순서에 따라서 버스트 길이의 데이터가 감지 증폭기들 (SA0∼SA3)에 의해 차례로 감지된다. 그 결과, 시퀀셜 모드에서, 비록 시작 어드레스 (CA2, CA1, CA0)가 3(또는 7)이라 하더라도, 1 차 감지 구간 (T21) 동안에 데이터 D3, D4, D5 및 D6(또는 D7, D0, D1 및 D2)가 동시에 감지되어서 래치 블럭 (613')으로 전달되도록 한다. 이어지는 2 차 감지 구간 (T22) 동안에는 데이터 D7, D0, D1 및 D2(또는 D3, D4, D5 및 D6)가 동시에 감지되어서 래치 블럭 (613')으로 전달되도록 한다. 이렇게 래치된 8 비트 데이터 D3, D4, D5, D6, D7, D0, D1 및 D2(또는 D7, D0, D1, D2, D3, D4, D5 및 D6)가 이 순서대로 대응하는 출력 패드 (615')을 통해 1 비트씩 출력된다.

이 실시예에 따르면, 인터리브드 모드는 물론 시퀀셜 모드에서도, 예를 들어, 시작 어드레스 (CA2, CA1 및 CA0)가 3(또는 7)이더라도 버스트 독출을 위한 감지 구간은 시간 구간 (T2)가 될 수 있다. 왜냐하면, 다섯 번째로 출력되는 데이터 즉, 2 차 감지 동작에 의해서 첫 번째로 출력되는 데이터 D7(또는 D3)의 출력 시점 이전까지만 2 차 감지 동작-이 감지 동작에 의해 4 비트 데이터 D4∼D7(또는 D0∼D3)가 감지됨-이 완료될 수 있으면 되기 때문이다. 따라서, 시퀀셜 모드에서의 버스트 독출을 위한 감지 구간은 시간 구간 (T2)가 될 수 있다. 결국, 이 실시예의 디코딩 스킴에 따르면, 하나의 출력 패드 또는 핀과 대응하는 감지 증폭기들의 개수보다 큰 버스트 길이를 갖는 SB-MROM에서, 두 버스트 모드 즉, 시퀀셜 및 인터리브드 모드의 데이터 감지 시간이 캐스 레이턴시(CL)보다 3 클럭 만큼 더 확보할 수 있으므로 안정된 버스트 독출이 가능해진다.

이상과 같이, 본 발명에 따르면, 고속 MROM을 얻을 수 있으므로 이를 사용하는 시스템들의 성능을 향상시킬 수 있다. 또한, 본 발명의 MROM에서는, 시작 버스트 어드레스와 무관하게 충분한 감지 시간의 확보가 가능하므로 작은 캐스 레이턴시로 인한 독출 동작의 오류를 막을 수 있다.

Claims

외부 클럭에 동기적으로 그리고 버스트 억세스 모드에서 동작하는 매스크 롬에 있어서:

복수 개의 메모리 셀들을 갖는 셀 블럭(600')과;

버스트 독출 동작 동안에, 2^k(여기서, k는 2 이상의 정수)의 버스트 길이에 대응하는 2^k개의 셀들의 데이터를 감지해서 증폭하기 위한 2ⁱ(여기서, i는 k보다 작은 양의 정수) 개의 감지 증폭기들(611')과;

열 어드레스 중의 k 비트들을 시작 버스트 어드레스로서 받아들이고, 제 1의 버스트 모드와 제 2의 버스트 모드 간의 선택에 따라서 상기 시작 버스트 어드레스에 기초한 버스트 어드레스를 발생함과 아울러 상기 버스트 독출 동작을 위한 제어를 수행하는 모드 제어 수단(603, 604, 607, 612)과;

상기 버스트 독출 동작 동안에 상기 감지 증폭기들이 2 회 또는 그 이상의 감지 동작들을 연속적으로 수행하도록 상기 감지 증폭기들을 제어하는 센스 앰프 제어 수단(610)과;

상기 열 어드레스의 비트들의 일부를 디코딩해서 복수 개의 제 1의 게이팅 제어 신호들을 발생하는 제 1의 디코딩 수단(1021)과;

상기 열 어드레스 비트들의 나머지를 디코딩해서 복수 개의 제 2의 게이팅 제어 신호들을 발생하는 제 2의 디코딩 수단(1022)과;

상기 제 1 및 제 2의 게이팅 제어 신호들에 응답해서 상기 대응하는 2^k개의 셀들 중에서 2ⁱ개씩 순차로 선택하고, 상기 선택된 셀들의 데이터를 상기 감지 증폭기들로 제공하는 패스 게이트 수단(609')을 포함하되;

상기 패스 게이트 수단은 상기 시작 버스트 어드레스에 대응하는 셀의 데이터 및 상기 시작 버스트 어드레스 다음 순서의 연속된 3 개의 버스트 어드레스들에 대응하는 셀들의 데이터를 상기 감지 증폭기들로 제공하는 매스크 롬.
제 1 항에 있어서,

상기 모드 제어 수단은 선택된 버스트 모드의 타입을 나타내는 버스트 타입 신호(MDST)를 발생하고,

상기 센스 앰프 제어 수단은 상기 2^k개의 셀들의 상기 데이터가 상기 감지 증폭기들에 의해 2ⁱ비트씩 순차로 감지될 때 상기 감지 증폭기들에 의한 감지 동작들의 횟수를 나타내는 플래그(PSSF)를 발생하는 매스크 롬.
제 2 항에 있어서,

상기 제 2의 디코딩 수단은,

상기 시작 버스트 어드레스의 최상위 비트와 상기 열 어드레스의 적어도 한 비트 및 상기 플래그를 받아들이고, 상기 받아들여진 신호들을 디코딩하여 제 1의 프리디코드된 어드레스 신호들(A, , B, )을 발생하는 제 1의 프리디코딩 수단(1021)과,

상기 시작 버스트 어드레스의 하위 k-1 비트들과 상기 버스트 타입 신호를 받아들이고, 상기 제 1의 버스트 모드가 선택될 때 상기 받아들여진 신호들을 디코딩하여 제 2의 프리디코드된 어드레스 신호들(C, , D, )을 발생하며, 상기 제 2의 버스트 모드가 선택될 때 미리 설정된 어드레스 신호들을 상기 제 2의 프리디코드된 어드레스 신호들로서 발생하는 제 2의 프리디코딩 수단(1022) 및,

상기 제 1 및 제 2의 프리디코드된 어드레스 신호들에 응답해서 상기 제 2의 게이팅 제어 신호들을 발생하는 메인 디코딩 수단(1023)을 포함하는 매스크 롬.
제 3 항에 있어서,

상기 셀 블럭은 2ⁱ개의 셀 섹션들을 가지며, 상기 각 셀 섹션들은 2ⁱ개의 셀 세그멘트들을 갖고, 상기 각 셀 세그멘트는 2ⁱ개의 셀들을 가지는 매스크 롬.
제 4 항에 있어서,

상기 패스 게이트 수단은,

상기 제 1의 게이팅 제어 신호들에 응답해서 상기 셀 섹션들 중의 하나를 선택하는 제 1의 선택 수단 및,

상기 제 2의 게이팅 제어 신호에 응답해서 상기 선택된 셀 섹션의 세그멘트들 중의 하나를 선택하고 상기 선택된 세그멘트의 셀들을 상기 감지 증폭기들과 전기적으로 상호 연결하는 제 2의 선택 수단을 포함하는 매스크 롬.
제 3 항에 있어서,

상기 제 1의 버스트 모드는 시퀀셜 버스트 모드이고, 상기 제 2의 버스트 모드는 인터리브드 버스 모드인 매스크 롬.
외부 클럭에 동기적으로 그리고 2^k(여기서, k는 2 이상의 정수)의 버스트 길이의 버스트 억세스 모드에서 동작하는 매스크 롬에 있어서:

m(여기서, m은 k보다 큰 정수) 개의 데이터 출력 패드들(615)과;

열 어드레스 중의 k 비트들을 시작 버스트 어드레스로서 받아들이고, 제 1의 버스트 모드와 제 2의 버스트 모드 간의 선택에 따라서 상기 시작 버스트 어드레스에 기초한 버스트 어드레스를 발생함과 아울러 버스트 독출 동작을 위한 제어를 수행하는 모드 제어 수단(603, 604, 607, 612)과;

적어도 제 1 그룹의 2^k-1×m 개의 메모리 셀들 및 제 2 그룹의 2^k-1×m 개의 메모리 셀들을 갖는 셀 어레이(600)와;

각각이 2^k개의 메모리 셀들에 대응함과 아울러 2ⁱ(여기서, i는 k보다 작은 양의 정수) 개의 감지 증폭기들을 구비하는 m 개의 센스 앰프 블럭들(611)과;

상기 버스트 독출 동작 동안에 상기 각 센스 앰프 블럭 내의 상기 감지 증폭기들이 2 회 또는 그 이상의 감지 동작들을 연속적으로 수행하도록 상기 감지 증폭기들을 제어하는 센스 앰프 제어 수단(610)과;

각각이 상기 열 어드레스의 비트들의 일부를 디코딩해서 복수 개의 제 1의 게이팅 제어 신호들을 발생하는 제 1의 m 개의 디코딩 블럭들과;

각각이 상기 열 어드레스 비트들의 나머지를 디코딩해서 복수 개의 제 2의 게이팅 제어 신호들을 발생하는 제 2의 m 개의 디코딩 블럭들 및;

상기 제 1 및 제 2의 게이팅 제어 신호들에 응답해서 상기 제 1 그룹의 메모리 셀들의 데이터 및 상기 제 2 그룹의 메모리 셀들의 데이터를 2 회 또는 그 이상 상기 센스 앰프 블럭들로 각각 전달하는 m 개의 패스 게이트 블럭들을 포함하는 매스크 롬.
제 7 항에 있어서,

상기 모드 제어 수단은 선택된 버스트 모드의 타입을 나타내는 버스트 타입 신호(MDST)를 발생하고,

상기 센스 앰프 제어 수단은 상기 2^k개의 셀들의 상기 데이터가 상기 각 센스 앰프 블럭의 상기 감지 증폭기들에 의해 2ⁱ비트씩 순차로 감지될 때 상기 감지 증폭기들에 의한 감지 동작들의 횟수를 나타내는 플래그(PSSF)를 발생하는 매스크 롬.
제 9 항에 있어서,

상기 제 2의 디코딩 블럭들 각각은,

상기 시작 버스트 어드레스의 최상위 비트와 상기 열 어드레스의 적어도 한 비트 및 상기 플래그를 받아들이고, 상기 받아들여진 신호들을 디코딩하여 제 1의 프리디코드된 어드레스 신호들(A, , B, )을 발생하는 제 1의 프리디코딩 수단과,

상기 시작 버스트 어드레스의 하위 k-1 비트들과 상기 버스트 타입 신호를 받아들이고, 상기 제 1의 버스트 모드가 선택될 때 상기 받아들여진 신호들을 디코딩하여 제 2의 프리디코드된 어드레스 신호들(C, , D, )을 발생하며, 상기 제 2의 버스트 모드가 선택될 때 미리 설정된 어드레스 신호들을 상기 제 2의 프리디코드된 어드레스 신호들로서 발생하는 제 2의 프리디코딩 수단 및,

상기 제 1 및 제 2의 프리디코드된 어드레스 신호들에 응답해서 상기 제 2의 게이팅 제어 신호들을 발생하는 메인 디코딩 수단을 포함하는 매스크 롬.
제 8 항에 있어서,

상기 셀 어레이는 m 개의 메모리 셀 블럭들을 갖고, 상기 각 셀 블럭은 2ⁱ개의 셀 섹션들을 가지며, 상기 각 셀 섹션들은 2ⁱ개의 셀 세그멘트들을 갖고, 상기 각 셀 세그멘트는 2ⁱ개의 셀들을 가지는 매스크 롬.
제 10 항에 있어서,

상기 각 패스 게이트 블럭은,

상기 제 1의 게이팅 제어 신호들에 응답해서 상기 셀 섹션들 중의 하나를 선택하는 제 1의 선택 수단 및,

상기 제 2의 게이팅 제어 신호에 응답해서 상기 선택된 셀 섹션의 세그멘트들 중의 하나를 선택하고 상기 선택된 세그멘트의 셀들을 대응하는 센스 앰프 블럭의 감지 증폭기들과 전기적으로 상호 연결하는 제 2의 선택 수단을 포함하는 매스크 롬.
제 8 항에 있어서,

상기 제 1의 버스트 모드는 시퀀셜 버스트 모드이고, 상기 제 2의 버스트 모드는 인터리브드 버스트 모드인 매스크 롬.
제 10 항에 있어서,

상기 제 2의 프리디코딩 수단은 상기 시작 버스트 어드레스의 상기 하위 k-1 비트들 0으로 설정하는 수단을 포함하는 매스크 롬.
버스트 모드에서 동작하는 그리고 버스트 독출 동작 동안에 적어도 2 개의 데이터 세트들로 이루어지는 버스트 길이의 데이터에 대한 적어도 2 회의 감지 동작들을 수행하는 버스트 매스크 롬의 데이터 독출 방법에 있어서:

상기 데이터 세트들 중에서 시작 버스트 어드레스에 대응하는 데이터가 포함된 하나로부터 소정의 버스트 순서에 따라서 상기 버스트 길이의 데이터를 차례로 감지하는 단계 및;

상기 감지된 데이터를 상기 버스트 순서에 따라서 소정의 비트씩 출력하는 단계를 포함하는 것을 특징으로 하는 버스트 매스크 롬의 데이터 독출 방법.
제 14 항에 있어서,

상기 버스트 모드는 시퀀셜 모드인 것을 특징으로 하는 버스트 매스크 롬의 데이터 독출 방법.